KR20230112730A - 트랜지스터 디바이스 - Google Patents

트랜지스터 디바이스 Download PDF

Info

Publication number
KR20230112730A
KR20230112730A KR1020237022836A KR20237022836A KR20230112730A KR 20230112730 A KR20230112730 A KR 20230112730A KR 1020237022836 A KR1020237022836 A KR 1020237022836A KR 20237022836 A KR20237022836 A KR 20237022836A KR 20230112730 A KR20230112730 A KR 20230112730A
Authority
KR
South Korea
Prior art keywords
region
emitter
collector
channel
base
Prior art date
Application number
KR1020237022836A
Other languages
English (en)
Inventor
데이비드 서머랜드
로저 라이트
루크 나이트
Original Assignee
서치 포 더 넥스트 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GBGB2019401.5A external-priority patent/GB202019401D0/en
Priority claimed from GB2116047.8A external-priority patent/GB2612643A/en
Application filed by 서치 포 더 넥스트 리미티드 filed Critical 서치 포 더 넥스트 리미티드
Priority claimed from PCT/GB2021/053234 external-priority patent/WO2022123261A1/en
Publication of KR20230112730A publication Critical patent/KR20230112730A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0808—Emitter regions of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66931—BJT-like unipolar transistors, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunneling transistor [RTT], bulk barrier transistor [BBT], planar doped barrier transistor [PDBT], charge injection transistor [CHINT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7302—Bipolar junction transistors structurally associated with other devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Abstract

양극성 트랜지스터는 컬렉터 영역과 이미터 영역과 동일한 반도체 유형의 채널을 포함하는 반도체 구조를 갖는다. 채널은 인터페이싱하는 베이스 영역보다 훨씬 얕다. 새로운 구조는 개선된 전류 이득을 제공한다. 또한 디바이스가 켜져 있을 때 이미터 단자와 컬렉터 단자에 걸리는 전압의 제어에 의해 주로 단극성 전도 또는 주로 양극성 전도로 선택적으로 작동할 수 있다.

Description

트랜지스터 디바이스
본 발명은 특히 종래의 측면 양극성 접합 트랜지스터(BJT)에 비해 전류 이득 특성이 개선된 새로운 트랜지스터에 관한 것이다.
BJT의 반도체 구조 및 도핑 구성은 이미터와 컬렉터 사이의 전류(제어된 전류)가 양극성 전도라고 하는 전자 및 전자 정공 전하 캐리어의 이동 결과입니다.
대조적으로 전계 효과 트랜지스터(FET) 또는 접합 전계 효과 트랜지스터(JFET)에서 소스와 드레인 단자 사이의 전류(제어된 전류)는 전적으로는 아니지만 주로 전자 또는 전자 정공의 이동에 기인하지만 둘 다에 기인하는 것은 아니고, 단극성 전도 또는 단일 반송파형 작동이라고 한다.
US6251716B1호, US200316704A1호, 및 US2009206375호는 공지된 JFET 구성의 예이므로 소스와 드레인 사이의 전류는 주로 단극성 전도에 기인한다.
본 발명의 제 1 양태에 따라, 제 1형의 반도체의 제 1 영역에 의해 제공되는 컬렉터 영역; 컬렉터 영역과 관련된 컬렉터 단자; 제 1형의 반도체의 제 2 영역에 의해 제공되는 이미터 영역; 이미터 영역과 관련된 이미터 단자; 컬렉터 영역과 이미터 영역 사이에 놓이고 이들과 인터페이싱하는 반도체의 제 3 영역에 의해 제공되는 베이스 영역; 베이스 영역과 관련된 베이스 단자를 포함하고; 상기 베이스 영역은: 제 2형의 반도체의 하위 영역; 및 제 1형의 반도체 채널을 포함하고; 상기 베이스 단자는 하위 영역과 접촉하고; 상기 하위 영역은 채널과 인터페이싱하여 제 1 다이오드 접합부를 제공하고, 이미터 영역과 컬렉터 영역 모두와 인터페이싱하여 추가 다이오드 접합부를 형성하고, 채널은 컬렉터 영역과 이미터 영역과 상호 연결하여 상기 디바이스가 제 1 조건, 즉 전압이 제 1 임계 전압보다 높은 이미터 및 컬렉터 단자에 걸리고 베이스 단자가 플로팅되거나 이미터 단자에 단락되는, 회로에서 구현될 때, 컬렉터와 이미지 단자 사이의 전류는 적어도 단극성 전도에 주로 기인하고, 상기 채널의 순 도핑 농도는 이미터 및 컬렉터 영역의 순 도핑 농도보다 낮고, 채널은 충분히 작은 제 1 다이오드 접합부로부터 멀리 연장하는 깊이를 가져서 디바이스가 제 2 조건, 즉 이미터 및 컬렉터 단자에 걸리는 전압이 제 1 임계 전압 미만이고 베이스 단자가 플로팅되거나 이미터 단자에 단락되는, 회로에서 구현될 때, 공핍 영역이 제 1 다이오드 접합부 주위에 형성되어 채널을 핀치하기에 충분하여 디바이스의 컬렉터 단자와 이미터 단자 사이에 전류가 실질적으로 흐르지 않도록 하고, 상기 디바이스가 제 3 조건의 회로에서 구현되는 경우, 즉 전압이 이미터와 컬렉터 단자에 걸리고 베이스 단자를 통해 전류를 발생시키는 것과 같이 이미터와 베이스 단자에 전압이 걸리는 경우, 컬렉터와 이미터 단자 사이의 전류는 적어도 양극성 전도에 주로 기인한다.
실질적으로 종래의 BJT 반도체 구조인 채널의 존재 덕분에, 디바이스는 이미터 및 컬렉터 단자에 걸려 인가된 전압에 따라 정상적으로 온(ON) 디바이스 또는 정상적으로 오프(OFF) 디바이스로서 작동될 수 있다.
문턱 전압의 값은 이미터 영역과 컬렉터 영역 사이에서 연장하는 채널의 길이와 관련이 있으며, 따라서 일반적으로 이미터 영역과 컬렉터 영역 사이의 이격 거리와도 관련이 있다. 결과적으로 예상되는 이미터-컬렉터 전압 범위에 대해, 채널의 길이를 선택하여 정상적으로 온 또는 정상적으로 오프로 작동하도록 트랜지스터 디바이스를 제조할 수 있다.
동일한 마스크 공정을 사용하여 회로의 모든 트랜지스터 디바이스에 대한 간격을 정의할 수 있다. 유리하게는, 이는 추가 처리 단계 없이 정상적으로 온 및 정상적으로 오프 트랜지스터를 모두 포함하는 집적 회로를 제조하는 것을 가능하게 한다. 이러한 회로는 일반적으로 보완 트랜지스터, 예를 들어, 구현하려면 더 많은 반도체 레이어 및/또는 생산 단계가 필요한 NMOS 및 PMOS를 사용해야 하는 기능을 수행하는 데 사용할 수 있다. 이러한 발전의 이점을 누릴 수 있는 응용 분야에는 논리 게이트 회로, 아날로그 비교기, 및 연산 증폭기 회로가 포함된다.
이미터와 컬렉터 단자(Vce)에 걸리는 전압이 제 1 임계값보다 큰 제 1 조건에서 작동할 때, 트랜지스터 디바이스는 일반적으로 온 디바이스로 기능하고, 채널은 베이스 단자를 통과하는 전류가 없음에도 불구하고, 컬렉터 단자와 이미터 단자 사이의 단극성 전도를 허용한다.
이미터와 컬렉터 단자에 걸린 전압이 제 1 임계값 미만인 제 2 조건에서 작동할 때, 채널의 매우 작은 깊이(채널을 제공하는 반도체 층의 작은 깊이의 함수)는 제 1 다이오드 접합부 주변에 존재하는 공핍 영역은 채널이 채널을 통과하는 전류를 방지하기에 충분히 높은 저항을 가지기에 충분하다는 것을 의미한다.
Vce가 임계값보다 크면, 이미터와 컬렉터 사이에 전류를 허용하는 공핍 영역을 극복하기에 충분히 크다고 생각할 수 있다. 채널의 길이가 증가함에 따라 공핍 영역을 극복하는 데 필요한 Vce 값도 증가한다.
채널의 매우 작은 절대 깊이와 베이스의 하위 영역에 비해 상대적으로 작은 깊이는 제 3 조건에서, 즉 이미터와 베이스 단자에 걸리는 전압(Vbe)이 베이스-이미터 다이오드 접합부의 순방향 바이어스 전압(Vft)보다 큰 경우에서 작동하는 경우, 베이스 단자를 통과하는 대부분의 전류는 채널을 통하지 않고 이미터 및 서브-베이스 영역을 통과하는 양극성 전도에 기인한다.
그럼에도 불구하고, 제 3 조건에서 동작할 때 채널의 존재는 종래의 구조를 갖는 BJT 트랜지스터와 비교하여 개선된 이득 특성을 트랜지스터에 제공한다. 이는 채널이 다이오드 접합부를 가로지르지 않고 이미터와 컬렉터 영역 사이에 전도 경로를 제공하여 상대적으로 낮은 저항을 제공하기 때문인 것으로 생각된다.
트랜지스터 디바이스가 기능하는 방식의 결과는 Vbe 값이 Vft 위로 변할 때 양극성 전도 및 단극성 전도에 기인하는 Ice의 비율이 변하고 이에 따라 트랜지스터의 전류 이득이 변한다는 것이고; 양극성 전도의 비율이 증가함에 따라 전류 이득이 떨어진다.
새로운 트랜지스터 디자인의 예상치 못한 또 다른 유리한 특징은 Vce에 대한 공지된 작동 범위에 대한 채널 길이의 선택을 통해 베이스 이미터 다이오드 접합부의 순방향 바이어스 전압 아래의 Vbe 값에서 스위치 온하는 정상적으로 오프 트랜지스터를 허용한다는 것이다.
다른 방식으로 표현하면, 이미터와 컬렉터 단자에 걸리는 전압이 제 1 임계값(Vt)과 제 2 임계값(Vt') 사이에 있는 제 4 조건에서 작동할 때, 여기서 |Vt'| < |Vt|, 정상적으로 오프 트랜지스터로 작동하는 트랜지스터 디바이스는 Vbe가 베이스 이미터 다이오드 접합부의 순방향 바이어스 전압(Vft)보다 낮을 때 스위치를 켭니다.
제 4 조건에서 작동할 때 이미터와 컬렉터 사이의 전류는 채널을 통한 단극성 전도의 결과이며 결과적으로 디바이스는 이미터와 컬렉터 사이의 최대 전류는 더 작지만 제 4 조건에서 작동할 때보다 더 높은 이득을 갖는다.
오프와 제 4 조건 사이를 전환하도록 적응된 트랜지스터 디바이스는 Vbe=0일 때 Vt보다 작은 값의 Vce가 제 1 다이오드 접합부 주변의 공핍 영역을 극복하기에는 너무 긴 채널을 갖는다. 그럼에도 불구하고, 채널은 베이스와 이미터 단자에 걸리는 작은 순방향 전압을 적용할 수 있을 정도로 짧고(Vbe 0보다 큼), 베이스 이미터 다이오드 접합부 주변의 공핍 영역을 극복하기에는 충분하지 않고(Vbe < Vft), Ibe=0은 채널을 통해 이미터와 컬렉터 사이에 전류를 허용할 정도로 제 1 다이오드 접합부 주변의 고유 공핍 영역을 약화시키기에 충분하다. 제 4 조건에서 트랜지스터 디바이스를 동작시키기 위해 요구되는 Vbe의 최소값은 그 트랜지스터 디바이스에 대한 Vce 및 Vt의 값에 의존할 것이다.
이것이 효용을 갖는 애플리케이션은 더 높은 이득을 제공하기 위해 제 1 단계 트랜지스터가 감소된 양극성 전도(즉, 더 큰 단극성 전도 - 아마도 단독 단극성 전도)를 갖는 것이 유리한 드라이버 회로를 포함하는 반면, 제 2 단계 트랜지스터는 디바이스의 표면(평면) 영역을 최소화하면서 더 높은 정격 전류를 허용하도록 증가된 양극성 전도를 갖는다.
유리하게는, 채널의 존재는 베이스-이미터 다이오드의 순방향 전압(VFT)의 절대값보다 작은 Vbe의 변화에 응답하여 트랜지스터 디바이스가 온(제 1 또는 제 4 조건에서 동작)과 오프 사이에서 스위칭하도록 허용한다. 이것은 예를 들어 동일한 구성의 두 개의 트랜지스터 디바이스, 예를 들어, 두 NPN 또는 두 PNP를 상보 쌍에 대한 기존의 요구 사항이 아니라 드라이버 회로의 양쪽(하이 및 로우)을 전환하는 데 사용되는 것을 허용한다.
채널의 적절한 깊이는 트랜지스터가 작동하도록 설계된 Vce 값 및/또는 채널의 도핑 농도에 따라 달라진다.
예를 들어, 0V와 │5V│ 사이의 전압에서 작동하도록 적응된 트랜지스터의 경우, 0.25μm 미만, 바람직하게는 0.1μm 이하의 채널 깊이가 적합할 수 있다.
그럼에도 불구하고, 주어진 작동 전압에 대해 허용된 채널의 최대 깊이는 비슷한 작동 전압에서 작동하도록 설계된 JFET에 대해 존재하는 것보다 현저히 작을 것이다.
반면에, 제 1 다이오드 접합부로부터 반대 방향으로 연장하는 하위 영역의 깊이는 채널의 깊이의 5배 이상일 수 있다. 일부 실시예에서, 하위 영역의 깊이는 채널의 깊이의 적어도 20배일 수 있다.
하위 영역은 제 1 부분 및 제 2 부분을 포함할 수 있고, 여기서: 제 1 부분은 제 2 부분보다 더 높은 순 도핑 농도를 갖고; 베이스 단자는 제 1 부분을 통해 제 2 부분에 전기적으로 연결되고; 제 2 부분은 제 1 다이오드 접합부를 제공하기 위해 채널과 인터페이싱하고, 추가 다이오드 접합부를 형성하기 위해 이미터 영역 및 컬렉터 영역 모두와 인터페이싱한다. 이것은 상대적으로 높은 도핑 영역이 옴 접촉부를 제공하기 위해 베이스 접촉부에서 사용될 수 있는 반면, 낮은 도핑 영역은 채널, 이미터 및 컬렉터 영역과 인터페이싱하는 것을 보장한다.
제 3 조건 내에서 작동할 때 주로 양극성 전도를 보장하려면 이미터 영역, 컬렉터 영역 및 베이스의 하위 영역의 순 도핑 농도와 베이스 폭이라고도 하는 이미터와 컬렉터 영역 사이의 간격을 신중하게 선택해야 합니다. 정확한 값은 Vce 및 Vbe의 예상 작동 전압 범위, 반도체 제조 공정 크기 및 사용된 재료와 같은 변수에 따라 달라진다. 이러한 변수에 대한 값을 선택하는 데 사용되는 접근법은 종래의 BJT 구조를 설계하기 위한 동일하고 일반적인 관행이므로 당업자는 쉽게 이해할 것이다.
채널의 순 도핑 농도는 하위 영역의 순 도핑 농도 이하일 수 있다(예를 들어, 0.1과 1배 사이). 이는 제 1 다이오드 접합부의 공핍 영역이 하위 영역 내에서와 비교하여 채널 내에서 우선적으로 존재하도록 보장한다. 예를 들어, 채널이 P형 반도체 재료로 구성되고 하위 영역이 N형 반도체 재료로 구성되는 경우, 채널 내의 P형 도펀트의 순 도핑 농도는 하위 영역 내의 N형 도펀트의 순 농도의 0.1배와 1배 사이일 수 있다.
하위 영역의 제 1 부분 내에서 양호한 전도 특성을 제공하기 위해, 하위 영역의 제 1 부분은 cm3당 1e16 내지 cm3당 5e17 까지의 순 도핑 농도를 가질 수 있다.
양호한 양극성 전도 특성은 또한 컬렉터 영역과 이미터 영역 사이의 상대적으로 작은 측면 분리에 의존하므로, 컬렉터 영역과 이미터 영역 사이의 측면 분리는 1.5미크론 이하일 수 있다.
이미터 및/또는 컬렉터 영역은 베이스의 하위 영역 내에 적어도 부분적으로 놓일 수 있다.
본 발명의 다른 양태에 따르면, 트랜지스터 디바이스가 제공되고, 상기 트랜지스터 디바이스는 제 1형의 반도체의 제 1 영역에 의해 제공되는 컬렉터 영역; 컬렉터 영역과 관련된 컬렉터 단자; 제 1형의 반도체의 제 2 영역에 의해 제공되는 이미터 영역; 이미터 영역과 관련된 이미터 단자; 컬렉터 영역과 이미터 영역 사이에 놓이고 이들과 인터페이싱하는 반도체의 제 3 영역에 의해 제공되는 베이스 영역; 상기 베이스 영역과 관련된 베이스 단자를 포함하고, 상기 베이스 영역은: 제 2형의 반도체의 하위 영역; 및 제 1형의 반도체 채널을 포함하고; 상기 하위 영역은 채널과 인터페이싱하여 다이오드 접합부를 제공하고 채널은 컬렉터 영역과 이미터 영역과 인터페이싱하고 이를 상호 연결하고; 채널의 순 도핑 농도는 이미터 및 컬렉터 영역의 순 도핑 농도 미만이고, 채널은 하위 영역과 비교하여 충분히 작은 다이오드 접합부로부터 연장되는 깊이를 가져서 전압이 이미터와 컬렉터 단자에 걸리고 베이스 단자가 플로팅되거나 이미지 단자에 단락되는 회로에서 디바이스가 구현될 때 디바이스의 컬렉터 단자와 이미터 단자 사이에 실질적으로 전류가 흐르지 않도록 채널을 핀치(pinch)하기에 충분한 공핍 영역이 PN 접합부 주위에 형성된다.
베이스의 하위 영역은 제 1 타입의 반도체 기판 층에 형성될 수 있다. 따라서 기판은 다수의 개별 집적 디바이스를 분리하는 기능을 제공할 수 있다.
기판, 하위 영역 및 컬렉터 및/또는 이미터 영역의 조합에 의해 형성된 기생 트랜지스터의 효과를 최소화하기 위해, 디바이스는 그 사이에 놓여서 기판으로부터 하위 영역을 분리하도록 제 2 타입의 반도체의 고 도핑 영역을 더 포함할 수 있고, 상기 고 도핑 영역은 하위 영역과 비교하여 높은 순 도핑 농도를 갖는다.
이미터 영역 및 컬렉터 영역은 적어도 부분적으로 폴리실리콘 층에 의해 제공될 수 있다. 도핑된 폴리실리콘의 패턴은 베이스 영역이 형성된 실리콘 다이의 표면 상에 놓일 수 있다.
이미터 영역은 컬렉터 영역보다 더 높은 순 도핑 농도를 가질 수 있다. 대안적으로, 이미터 영역 및 컬렉터 영역의 순 도핑 농도는 실질적으로 동일할 수 있다.
본 발명은 이제 다음 도면을 참조하여 예로서 설명될 것이다:
도 1은 트랜지스터를 구현하는 반도체 구조의 개략적인 단면도이고,
도 2는 도 1의 트랜지스터 디바이스의 동작 특성이 Vbe 및 Vce의 변화에 따라 어떻게 변하는지를 보여주는 차트이고,
도 3a는 온 상태로 구성되고 이미터와 컬렉터 사이의 전도가 주로 양극성 전도에 기인하는 트랜지스터를 도시하는 도 1의 디바이스의 개략 단면도이고,
도 3b는 오프 상태로 구성된 트랜지스터를 도시하는 도 1의 디바이스의 개략 단면도이고,
도 3c는 온 상태로 구성되고 이미터와 컬렉터 사이의 전도가 주로 단극성 전도에 기인하는 트랜지스터를 도시하는 도 1의 디바이스의 개략 단면도이고,
도 4a는 이미터와 컬렉터 사이의 전류가 주로 단극성 전도에 기인하는 온 조건으로 구성된, 간격 X가 더 짧은, 도 1과 유사하지만 트랜지스터 디바이스의 개략 단면도이고,
도 4b는 오프 상태로 구성된 트랜지스터를 도시하는 도 4a의 트랜지스터 디바이스의 개략적인 단면도이고,
도 5a는 트랜지스터 디바이스를 구현하기 위한 변형 반도체 구조의 개략적인 단면도이고,
도 5b는 도 5a에 도시된 반도체 구조에 의해 구현된 트랜지스터의 평면도이고,
도 6a 내지 도 6i는 도 5의 트랜지스터 디바이스의 제조를 위한 공정 단계를 예시하는 개략도이다.
도 1을 참조하면 새로운 트랜지스터 디바이스(1)가 도시되어 있다. 트랜지스터 디바이스(1)는 양극성 접합 트랜지스터(BJT) 디바이스에 대한 개선으로 생각되었으며 특정 양태에서 유사한 방식으로 동작한다. 이러한 이유로 디바이스(1)의 단자는 BJT 명명법을 사용하여 참조된다.
이 예에서 PNP형이고 축척으로 도시되지 않은 디바이스(1)는 컬렉터 영역(2), 이미터 영역(3), 및 베이스 영역(4)을 제공하도록 도핑된 반도체 재료로 구성된다. 베이스 영역(4)은 컬렉터 영역(2)과 이미터 영역(3) 사이에 놓인다.
컬렉터 영역(2) 및 이미터 영역(3)은 모두 P형 반도체이고, 종래와 같이, 이미터 영역(3)은 컬렉터 영역(2)보다 더 많이 도핑될 수 있다. 예를 들어, 컬렉터 영역(2)의 순 도핑 농도는 1x1018cm-3 이상일 수 있고, 이미터 영역(3)에서의 순 도핑 농도는 2x1018cm-3 이상일 수 있다. 대안적으로, 제조의 용이함을 위해, 그들은 대신 실질적으로 동일한 순 도핑 농도를 가질 수 있다. 컬렉터 단자(C)는 컬렉터 영역(2)에 연결되고, 이미터 단자(E)는 이미터 영역(3)에 연결되며, 베이스 단자(B)는 베이스 영역(4)에 연결된다.
종래의 BJT와 대조적으로, 트랜지스터 디바이스(1)의 베이스 영역(4)은 상이한 유형의 반도체의 2개의 영역: N형 재료의 제 1 영역(이하, N형 베이스 영역(4A)) 및 제 2 영역(이하 P형 재료의 채널(4B)이라 함)으로 구성된다.
베이스 단자(B)는 N형 영역(4A)을 통해 베이스 영역(4)에 연결된다. N형 베이스 영역(4A)은 채널(4B)과 직접 인터페이싱하여 PN 접합부(5)를 형성한다. N형 베이스 영역(4A)은 컬렉터 영역(2)과 이미터 영역(3) 모두와 직접 인터페이싱한다.
채널(4B)은 컬렉터 영역(2)과 이미터 영역(3) 사이에서 연장되고 컬렉터 영역(2)과 이미터 영역(3)을 직접 인터페이싱한다. 채널(4B)은 컬렉터 영역(2)과 이미터 영역(3)에 비해 매우 약한 순 도핑 농도를 갖는다. 예를 들어, 채널의 순 도핑 농도는 5x1016cm-3 이하일 수 있다.
또한, 채널(4B)은 깊이, 즉 NP 접합부(5)로부터 직각으로 연장되는 치수를 갖도록 형성되는데, 이는 접합 전계 효과 트랜지스터(JFET)를 사용하는 종래의 것보다 훨씬 더 얕다.
하위 구역은 제 1 부분과 제 2 부분으로 구성된다. 제 1 부분에서 N 도펀트의 순 농도는 약 1e17/cm3일 수 있다. 제 2 부분의 순 도핑 농도는 예를 들어 약 1e18/cm3 또는 1e19/cm3일 수 있다.
아래에서는 위에서 언급한 특징을 구현하는 반도체 구조를 설명한다.
예를 들어 실리콘 웨이퍼 또는 웨이퍼 상부에 에피택시에 의해 증착된 층일 수 있는 P형 기판(100)이 제공된다. 기판(100) 내에는 N형 영역(101)이 제공된다. 기판(100)으로부터 N형 영역(101)을 분리하는 것은 N+ 영역(102)이다. N형 영역(101) 내에는 기판 물질의 표면까지 연장하는 추가 N+ 영역(101A)이 제공된다. N형 영역(101) 및 추가 N+ 영역(101A)은 트랜지스터 디바이스(1)의 N형 베이스 영역(4A)을 구성하고, 베이스 접촉부(B)는 추가 N+ 영역(101A)을 통해 연결된다. N 영역(101)에서 N 도펀트의 순 농도는 약 1e17/cm3일 수 있다. N+ 영역(102) 및 추가 N+ 영역(101A)의 순 도핑 농도는 예를 들어 약 1e18/cm3 또는 1e19/cm3일 수 있다.
N 영역(101)의 상부를 가로질러 연장하는 것은 채널(4B)을 제공하고 다이오드 접합부(5)를 제공하기 위해 N 영역(101)과 인터페이싱하는 약하게 도핑된 P-영역(103)이다. 구조는 또한 두 개의 분리된 P 영역(104, 105)을 포함한다. 각각의 P 영역(104, 105)의 제 1 부분(104A, 105A)은 P 도핑된 폴리실리콘 층의 각각의 개별 부분에 의해 제공된다. 각각의 P 영역(104, 105)의 제 2 부분(104B, 105B)은 실리콘 웨이퍼에 형성되고 각각의 다이오드 접합부(5A, 5B)를 제공하기 위해 N 영역(101)과 인터페이싱한다.
반도체 구조에 대한 예시적인 제조 공정이 설명된다. P형 기판(100)에 N+ 영역(102)을 형성하기 위해 제 1 마스크와 함께 제 1 임플란트 및 확산 공정이 사용된다. 제 2 마스크를 사용하여, N 영역(101)이 웨이퍼 표면까지 연장하면, P 도펀트로 N+ 영역(101)을 카운트 도핑함으로써 형성된다.
바람직하게는 마스크를 사용하지 않고, 웨이퍼의 표면에 P-층(103)을 형성하기 위해 P 도펀트로 더 도핑된다. P-영역(103)의 순 도핑 농도는 예를 들어 5e16/cm3 이하일 수 있다. P-영역(103)의 깊이는 확산이 거의 또는 전혀 일어나지 않도록 함으로써 매우 작게 유지된다. 다른 층과 비교하여 P-층(103)의 상대적인 두께는 명료성을 위해 도 1에서 과장되어 있다.
제 3 마스크를 사용하여, N 도펀트는 N 영역(101)과 인접하도록 추가 N+ 영역(101A)을 형성하기 위해 P-영역(103)의 일부를 카운터 도핑하는 웨이퍼 표면을 통해 임플란트된다.
제 4 마스크를 사용하여, 폴리실리콘 재료의 층이 증착 및 에칭되어 컬렉터 및 이미터 영역(2, 3)의 부분(104A, 105A)을 제공한다. 제 5 마스크를 사용하여 폴리실리콘 재료는 P 도펀트로 도핑되고 하향 확산되어 N 영역(101)과 인터페이싱하는 제 2 부분(104B, 105B)을 형성한다.
P 도펀트 임플란트 후 짧은 어닐링, 예를 들어 10초의 어닐링이 후속되어, 폴리실리콘과 실리콘 웨이퍼의 결정 구조를 복구한다.
작동 모드
도 2를 참조하면, 도 1의 디바이스의 작동 특성 또는 모드는 컬렉터 단자와 이미터 단자(Vce)에 걸리는 전압 및 베이스 단자와 이미터 단자(Vbe)에 걸리는 전압에 따라 변경된다.
도 1에 표시된 것과 같은 PNP 디바이스의 경우, 작동 모드에 관계없이, 정상적으로 음의 Vce로 작동한다, 즉 컬렉터에 인가된 전압은 상기 이미터에 인가된 전압보다 더 음성이고, Vbe는 음의 베이스-이미터 접합 순방향 임계 전압(Vft)을 사용하여 양성 또는 음성일 수 있다. 베이스 단자를 통과하는 모든 전류는 음성일 수 있다(즉, 베이스 단자를 통해 전류가 인출됨). 대조적으로, NPN 디바이스는 정상적으로 양의 Vce로 작동하고 양의 Vft를 가지며 베이스를 통과하는 모든 전류는 양성이 될 것이다(즉, 전류가 베이스를 통해 디바이스로 유입됨).
K, J, L, M, 및 N으로 표시된 다섯 가지 작동 모드가 표시된다. 디바이스가 꺼져 있고 단자를 통해 전류가 흐르지 않으면 디바이스는 영역(K)에서 작동한다. 디바이스가 켜져 있으면 J, L, M, 및 N 모드 중 하나로 작동할 수 있다.
디바이스가 켜져 있고(즉, 컬렉터와 이미터 사이에 전류가 있음) 베이스 단자를 통과하는 전류가 없거나 최소 수준일 때(즉, Ib=0A), 커패시턴스 효과로 인한 일시적인 스위칭 전류를 제외하고 디바이스는 영역(L 또는 M)에서 작동하고 있다. 디바이스가 켜져 있고(즉, 컬렉터와 이미터 사이에 0이 아닌 전류가 있음) 베이스 단자를 통해 전류가 흐르는 경우(즉, Ib<0A), 디바이스는 영역(J 또는 N)에서 작동하고 있다.
| Vce | < | Vt | 으로 작동
트랜지스터 디바이스(1)가 |Vt|보다 작은 |Vce|로 작동하는 경우, 트랜지스터 디바이스(1)는 정상적으로 오프 디바이스로서 기능한다. 즉, Vbe가 0일 때 이미터(2)와 컬렉터(3) 사이에 전류가 흐르지 않는다(디바이스는 오프((K) 영역에서 작동)).
만약 |Vbe|가 베이스-이미터 다이오드 접합부(5B)가 순방향 바이어싱되도록(즉, PNP 트랜지스터의 경우 Vbe가 -Vft보다 더 음성이 되고, NPN 트랜지스터의 경우 Vbe가 Vft보다 더 양성이 됨) 증가하면, 디바이스가 온으로 전환되고 온 다수 양극성 영역(ON Majority Bipolar region; J)에서 작동하고, 베이스 단자를 통해 전류가 흐르고 컬렉터와 이미터 사이의 전류는 대부분 양극성 전도에 기인한다.
대안적으로, |Vbe| 반대 방향으로 증가하여 베이스-이미터 다이오드 접합부(5B)가 더 역방향 바이어싱(즉, PNP 트랜지스터의 경우, Vbe가 더 양성이 되고 NPN 트랜지스터의 경우 Vbe가 더 음성이 됨)되면, 디바이스는 오프 상태를 유지한다(지역(K)).
여기서 |Vce|가 |Vt'|를 초과하고 |Vt| 미만인 경우, 상기 디바이스가 |Vce|가 |Vt'| 미만일 때와 유사한 방식으로 작동하고, |Vbe|에 접근하지만 |Vft| 미만인 것을 제외하고, 상기 디바이스가 베이스 단자를 통한 0의 전류로 켜지고 상기 컬렉터와 이미터 사이의 전류가 단극성 전도로 다수에 기여하는 온 다수 단극성 작동 영역(ON Majority Unipolar region; L)내로 상기 디바이스가 들어간다.
|Vbe|가 |Vft|보다 커지면, 단극성 전도 전류가 최대인 전이 영역(N)에 들어가고 디바이스가 온 다수 양극 전도 영역(J)에서 작동하면 양극성 전도 전류가 단극성 전도 전류보다 커질 때까지 증가한다.
유리한 정상적으로 오프 디바이스는 기존 BJT보다 낮은 Vbe에서, 유리하게는 베이스 이미터 다이오드 접합부 순방향 전압(Vft)보다 낮은 L 영역에서 온으로 전환되어 작동될 수 있다. L 영역 내에서 작동할 때, 디바이스는 동일한 Vce에 대해 영역 (J) 내에서 작동하는 것과 비교하여 훨씬 더 높은 전류 이득을 갖지만 최대 컬렉터 전류의 크기는 더 낮다. Vbe가 상당히 낮기 때문에, L 영역에서 작동할 때 디바이스는 기존 BJT보다 상당히 높은 전류 이득을 갖는다. 베이스 단자를 통과하는 전류가 실질적으로 0이므로 무한 이득에 가깝다.
| Vce | > | Vt | 으로 작동
임계 전압 |Vt|보다 큰 |Vce|로 트랜지스터 디바이스(1)를 동작시킬 때, 트랜지스터 디바이스(1)는 정상적으로 온 디바이스로서 기능한다. 즉, Vbe가 0일 때 이미터와 컬렉터 사이에 최소 전류 초과가 되며, 이는 예를 들어, 베이스 단자가 플로팅되어 있거나 이미터에 연결되어 있기 때문이다.
|Vce|가 |Vt| 보다 크고 Vbe가 0 또는 그 부근에 있는 경우, 트랜지스터는 베이스 단자를 통과하는 전류가 0이고 컬렉터와 이미터 사이의 전류가 대부분 단극성 전도에 기인하는 온 다수 단극성 작동 영역(M)에서 작동한다.
베이스-이미터 다이오드 접합부(5B)가 순방향 바이어싱이 되도록(즉, PNP 트랜지스터의 경우 Vbe가 -Vft보다 더 음성이 되고, NPN 트랜지스터의 경우 Vbe가 Vft보다 더 양성이 됨) |Vbe|가 Vft 위로 증가하면, 디바이스는 단극성 전도가 최대이고 양극성 전도가 증가하는 전이 영역(N)에서 작동한다. |Vbe|로 더 증가하면, 양극성 전도에 기인할 수 있는 얼음의 비율이 단극성 전도 전류에 기인하는 것보다 커져 작동이 온 다수 양극(영역 J)이다.
J 영역에서 작동하는 데 필요한 Vbe의 크기는 Vce의 크기가 증가함에 따라 증가한다.
대안적으로, |Vbe|가 베이스-이미터 다이오드 접합부(5B)가 더 역 바이어스되도록 반대 방향으로 증가하면(즉, PNP 트랜지스터의 경우, Vbe는 더 양성이 되고 NPN 트랜지스터의 경우, Vbe는 더 음성이 된다), 상기 디바이스는 오프 전환한다(영역(K) 작동).
오프 영역(K)과 온 다수 단극성 영역(L과 M) 사이에는 디바이스의 작동을 예측할 수 없거나 제어하기 어려운 전이 영역(O)이 있다. 예를 들어, 오프 영역(K)의 컬렉터 전류가 1nA 미만이고 온 영역(L 및 M)의 컬렉터 전류가 대략 1uA 이상이면, 전이 영역(O) 내의 컬렉터 전류는 대략 10nA에서 100nA이다.
디바이스(1)는 컬렉터 영역(2)과 이미터 영역(3) 사이의 측면 간격을 가지며, 이의 거리(X)는 채널(4B)의 길이를 좌우한다. Vt 및 Vt'의 값은 이미터와 컬렉터 영역 사이의 간격(X)과 상관관계가 있다. X 값이 증가함에 따라 |Vt| 그리고 |Vt'| 증가한다. J 영역에서 작동할 때 디바이스가 우수한 양극성 전도 특성을 갖도록 하기 위해 X의 최대값은 일반적으로 1.5미크론이다.
회로의 공칭 작동 전압 범위는 내부 트랜지스터에 적용되는 Vce 값의 범위를 좌우한다. 공지된 Vce와 함께, 회로 내의 각각의 트랜지스터 디바이스(1)에 대한 간격(X)은 정상적으로 온 또는 정상적으로 오프 디바이스로서 동작하는지 여부를 결정하기 위해 회로를 설계할 때 선택될 수 있다.
도 3a 내지 도 3c는 이미터 영역과 컬렉터 영역 사이의 측면 간격 X가 비교적 크게 선택되어 |Vce|가 |Vt|미만이고 따라서 디바이스는 정상적으로 오프 트랜지스터로 작동한다. 현재의 경우에, 간격(X)은 Vce가 Vt와 Vt' 사이에 있어 디바이스가 Vbe에 따라 영역(J, K 또는 L)의 특성으로 작동할 수 있도록 한다.
도 3a는 온 다수 양극성 조건(도 2의 영역(J))에서 작동하는 정상적으로 오프 디바이스를 보여준다. Vbe가 Vft보다 더 음성이도록 베이스 단자(B)에 비해 비교적 양의 전압에 있는 이미터 단자(E)에서, N 영역(101)에 의해 제공되는 이미터 영역(3)과 하위 영역(4A) 사이의 다이오드 접합부(5B)는 순방향 바이어스되어 이미터 단자(E)와 베이스 단자(B) 사이의 다이오드 접합부(5B)를 통한 전류 흐름을 허용한다(화살표(6)로 표시됨). 결과적으로, 이미터(3)와 컬렉터(2) 사이에 상응하지만 훨씬 더 큰 전류가 채널(4B)을 통해 전달되는 단극성 전하 흐름, 및 (화살표(7A)로 표시됨), N형 베이스 영역(4A)(화살표 7B로 표시됨)을 통한 양극성 전도에 기인한 더 큰 전류에 기인한다. 채널(4B)을 통한 단극성 전도의 발생은 트랜지스터에 기존의 BJT 구조를 가진 트랜지스터보다 향상된 이득 특성을 제공한다.
컬렉터-이미터 전류가 큰 경우, 양극성 전류(7B)는 단극성 전류(7A)보다 상당히 클 수 있다(예를 들어, 10배 정도 더 큼). 이것은 전류의 전부(또는 거의 전부)가 채널을 통한 단극성 전도에 기인할 수 있는 JFET와 비교한다.
도 3b는 도 2의 영역(K)으로 표시된 오프 상태의 디바이스를 보여준다. VCE는 도 3a에 표시된 것과 동일하지만 베이스 단자(B)는 부동 상태이거나 이미터 단자(E)에 연결되어 있다. 결과적으로, 베이스 단자(B)를 통한 전류가 없다.
이 조건은 채널(4B)이 기본 하위 영역에 비해 매우 얕고 약하게 도핑되기 때문에 채널(4B)을 핀치 오프하여 이미터(3)와 컬렉터(2) 사이에 실질적으로 전류가 없는 정도까지 채널의 4B 저항을 증가시키는 PN 접합부(5) 주위에 점선으로 개념적으로 표시된 공핍 영역(8)을 발생시킨다.
도 3C는 Vft보다 작은 이미터와 베이스에 걸리는 0이 아닌 전압 Vbe를 적용하여 온 다수 단극성 조건(도 2의 영역(L))에서 작동하는 디바이스를 예시한다. Vbe가 Vft보다 작기 때문에, 이미터(3)와 N형 베이스 영역(4A) 사이의 다이오드 접합부(5B)는 전류를 허용하기에 충분한 순방향 바이어스가 아니므로 베이스 단자(B) 또는 베이스 영역(4A)을 통한 전류는 없지만, 채널(4B)의 순 도핑 레벨이 매우 낮기 때문에, Vbe는 채널(4B)을 통한 이미터 영역(3)과 컬렉터 영역(2) 사이의 단극성 전도를 통해 전류를 허용하는 정도로 다이오드 접합부(5) 주변의 공핍 영역(8)을 감소시키기에 충분하다(화살표(7A)로 표시됨). 영역(L) 내에서 동작하는 트랜지스터는 Ib=0A에 의해 높은 이득 특성을 갖는다. 그러나, 채널이 얕기 때문에, 채널이 포화되기 전에 얻을 수 있는 최대 전류는 J 영역에서의 동작에 비해 상대적으로 낮다.
도 4a 및 도 4b는 컬렉터 영역(2)과 이미터 영역(3) 사이의 더 작은 간격(X) 및 이에 따라 더 짧은 채널(4B)을 제외하고는 도 1의 것과 동일한 반도체 구조를 갖는 변형 디바이스를 도시한다. 간격은 도 3a 내지 도 3c의 디바이스에 동일한 Vce 범위를 제공하는 회로에서 작동할 때 Vce가 Vt보다 크고 따라서 디바이스가 정상적으로 온 트랜지스터로 작동하도록 선택된다.
컬렉터 영역과 이미터 영역 사이의 측면 간격을 선택하는 것이 채널 길이를 제어하는 가장 편리한 방법이지만, 이미터와 컬렉터 영역 사이에 순환 경로를 갖는 채널을 형성하여 주어진 측면 이미터-컬렉터 분리 거리에 대해 더 긴 채널 길이를 제공하는 것이 가능할 수 있다는 점에 유의해야 한다.
도 4a는 온 다수 단극성 조건의 디바이스를 보여준다. VCE는 도 3a 내지 도 3c와 관련하여 설명된 것과 동일하지만 컬렉터(2)와 이미터(3) 사이의 더 가까운 간격(X) 및 이로 인한 더 짧은 채널(4B)에 의해, 베이스 단자(B)가 플로팅 상태이거나 이미터 단자(E)에 연결된 상태에서 조차 다이오드 접합부(5) 주위의 고유한 공핍 영역을 극복하기에 충분하다. 결과적으로 베이스 단자(B)를 통한 전류는 없지만 채널(4A)을 통해 이미터와 컬렉터 사이에 전류가 있다.
도 4b는 오프 상태의 디바이스를 보여준다. 이는 베이스 단자(B)를 이미터 단자(E)보다 훨씬 더 양성으로 만들어짐으로써 달성된다.
트랜지스터의 표면적, 즉 각각의 도 1, 도 3, 및 도 4가 있는 페이지 안팎의 치수는 트랜지스터 디바이스(1)가 충족하기 위해 요구되는 최대 전류 정역에 따라, 채널(4B)를 포함하는 베이스 영역의 폭을 증가시키기 위해 선택될 수 있다.
기판 층(100)은 기판과 N+ 층(102) 사이의 PN 접합부가 역 바이어싱되는 것을 보장하기 위해 저전압에 연결될 수 있다. 이것은 인접한 트랜지스터의 베이스 영역 사이의 기생 측면 NPN BJT 트랜지스터의 원치 않는 효과를 억제한다.
P 임플란트(103)가 이미터와 기판 사이에 단락 회로를 생성하는 것을 방지하고 이미터와 기판 사이에 형성된 기생 수직 PNP BJT가 매우 열악한 전류 전도 특성을 갖도록 하기 위해 부분적으로 N+ 층(102)이 요구되어 유리하게는 디바이스의 컬렉터 전류와 비교하여 100배 초과의 기생 전류를 감소시킨다.
변형 반도체 구조 및 제조 방법을 사용한 대안 실시예
도 5a 및 도 5b는 트랜지스터 디바이스를 구현하기 위한 변형 반도체 구조를 예시한다. 변형 구조는 도 1의 구조에 비해 유리하게 제조하기 더 쉽다. 점선(QR)은 도 5a의 섹션이 취해지는 축선을 나타낸다.
예를 들어 실리콘 웨이퍼 또는 웨이퍼 상부에 에피택시에 의해 증착된 층일 수 있는, P형 기판(200)이 제공된다. 기판(200) 내에는 상부 N형 영역(211), 하부 N형 영역(212) 및 이들 사이의 N+ 형 영역(213)으로 구성된 N형 웰 영역(210)이 제공된다.
상부 N형 영역(211) 및 N+ 영역(213)을 둘러싸는 것은 또 다른 N+ 영역(214)의 링이다. N+ 링(214)은 트랜지스터의 N형 영역(4A)을 제공하기 위해 N형 웰(210)과 중첩되고 N형 웰(210)의 바깥쪽으로 연장된다.
트랜지스터의 채널(4B)을 제공하는 P-채널 층(220)은 상부 N형 영역(211) 위에 직접 접촉하여 놓여 있다. P-채널 층은 그 아래의 N형 영역(211)과 직접 접촉하여 놓여있어 다이오드 접합부(5)를 제공한다.
특히 N+ 링 영역(214)은 기판으로부터 채널(4B)을 격리시키기 위해 P-채널 층(220)을 둘러싸면서 위쪽으로 연장된다.
N형 영역(211)의 도핑 농도는 1e17/cm3 내지 5e17/cm3 범위이다. 이것은 일반적으로 JFET의 게이트에서 발견되는 높은 도핑 수준(>1e19/cm3)과 비교된다.
P-채널 층(220)은 1e16/cm3 내지 1e17/cm3 정도의 순 도핑 농도를 갖는다.
P-채널 층(220) 위에는 산화물 층(221)이 있다. 구조는 각각의 컬렉터 및 이미터 영역(2, 3)을 제공하기 위해 각각 산화물 층(221)과 P-채널 층(220)을 통해 연장되는 2개의 분리된 P 영역(222, 223)을 또한 포함한다.
각각의 P 영역(222, 223)의 제 1 부분(222A, 223A)은 이미터 및 컬렉터 단자를 회로에 연결하기 위해 산화물 층(221) 상에 놓이는 P 도핑된 폴리실리콘 층의 부분에 의해 제공된다. 각각의 P 영역(222, 223)의 제 2 부분(222B, 223B)은 웨이퍼의 표면과 접촉하도록 산화물 층(221)을 통해 연장하는 폴리실리콘 층의 부분에 의해 제공된다. 각각의 P 영역(222, 223)의 제 3 부분(222C, 223C)은 실리콘 웨이퍼에 형성되고 각각의 다이오드 접합부(5A, 5B)를 제공하기 위해 N 영역(211)과 인터페이싱한다.
패터닝된 산화물 층(500) 및 금속 층(224)은 산화물 및 폴리실리콘 층(221, 223) 위에 놓여 있다. 금속 층의 부분(224A)은 전도성 관을 제공하도록 패터닝된다. 금속 층(224)의 제 2 부분(224B)은 산화물 층(500, 221) 내의 통공을 통해 연장되어 N+ 영역(214)과 접촉하여 베이스 단자를 제공한다.
집적 회로의 일부로서 도 5a 및 도 5b의 구조를 갖는 2개의 트랜지스터를 제조하기 위한 예시적인 공정이 도 6a 내지 도 6i를 참조하여 예시된다.
트랜지스터들 중 첫번째는 컬렉터 영역과 이미터 영역 사이에 상대적으로 작은 간격(X)으로 형성되고 다른 트랜지스터는 상대적으로 큰 간격으로 형성되며, 이 간격은 작동 시 제 1 트랜지스터는 정상적으로 온 트랜지스터로 작동하고 다른 트랜지스터는 정상적으로 오프 트랜지스터로 작동하도록 선택됩니다. 제 2 트랜지스터의 채널 길이는 온일 때 도 2의 L, N 또는 J 영역과 관련하여 설명된 특성으로 동작하도록 선택될 수 있다.
도 6a를 참조하면, P형 기판(200)이 제공된다. 도 6b를 참조하면, P형 웨이퍼(200)에서 각각의 트랜지스터에 대해 하나씩 별도의 링 모양(원형 또는 기타) N+ 영역(214)을 형성하기 위해 마스크, 임플란트 후 확산 공정이 사용된다.
도 6c를 참조하면, 각각의 링(214) 내에 N형 웰(210)을 형성하기 위해 마스크 및 임플란트 공정이 사용된다. 확산 공정은 N형 층(211, 212) 사이의 표면 아래에 더 많이 도핑된 N+ 층(213)을 남기기 위해 생략된다.
도 6d를 참조하면 마스킹되지 않은 P형 임플란트 공정이 P-채널 층(220)을 형성하는 데 사용된다. 이는 확산 또는 어닐링 공정 없이 수행될 수 있다. P-채널 영역을 형성하는 데 필요한 도핑이 너무 약하기 때문에, 임플란트는 N+ 영역에 결정적으로 영향을 미치지 않는다.
도 6e를 참조하면, 증착 공정을 통해 웨이퍼에 산화물 층(221)이 추가된다. 증착 공정을 사용하면 p-채널 층(220)이 손상되지 않도록 보장할 수 있다.
포토레지스트(300)가 산화물 층 위에 도포된다. 포토 레지스트는 컬렉터 영역과 이미터 영역 사이의 간격(X)을 정의하도록 패터닝되어 채널(4B)의 길이를 정의한다. 좌측 트랜지스터에 대한 간격(X)은 이 예에서 정상적으로 온 트랜지스터를 제공하기 위해 상대적으로 작게 선택되는 반면, 우측 트랜지스터에 대한 간격(X)은 정상적으로 오프 트랜지스터를 제공하기 위해 상대적으로 크게 선택된다.
1um 제조 공정 크기의 경우에만 예로서, 우측 트랜지스터는 1.2미크론과 1.5미크론 사이의 채널 길이를 가질 수 있다. 반면 왼쪽 트랜지스터는 0.8미크론 이하의 채널 길이를 가질 수 있다.
도 6f를 참조하면, 산화물 층이 에칭되고 마스크가 제거된다.
도 6g를 참조하면, 폴리실리콘 층(400)이 (선택적으로는 전체) 웨이퍼 위에 증착된다. 폴리실리콘 층(223)은 컬렉터 및 이미터 접점(222B, 223B)을 형성하기 위해 산화물 층(221)이 제거된 P-층(220)의 노출된 표면과 직접 접촉한다.
P형 임플란트 공정(401)(화살표로 표시됨)은 폴리실리콘을 P형으로 변환하기 위해 수행되며, 이 공정은 또한 폴리실리콘과 직접 접촉하는 P-층 영역의 순 도핑 농도를 증가시켜 컬렉터 및 이미터 단자(2, 3)의 영역(222C, 223C)을 형성한다. 짧은 어닐링 단계는 P-채널(220)의 확산을 일으키지 않고 임플란트를 활성화시킨다. 대안적으로, 처리 시간을 줄이기 위해 P-타입 폴리실리콘이 증착될 수 있다.
도 6h를 참조하면, 폴리실리콘 층(400)은 트랙(222A, 223A)으로 컬렉터 및 이미터 단자(2, 3)를 패터닝하기 위해 마스크되고 에칭된다.
도 6i를 참조하면, 추가의 마스크 및 에칭 공정이 베이스 콘택트(224B)를 제공하기 위해 증착된 N+ 링 층(214) 및 금속(224)의 영역을 노출시키기 위해 사용되며 라우팅 층(224A)을 제공하기 위해 패턴으로 에칭된다.
위에서 다양하게 설명된 디바이스는 대신에 N형 채널, 이미터 및 컬렉터 영역, 및 P형 베이스 하위 영역을 갖는 NPN 디바이스로 구현될 수 있음을 이해할 것이다. 그런 경우 디바이스는 위에서 설명한 것과 반대 극성으로 작동한다.
폴리실리콘 층을 사용하는 대신에, 이미터 영역 및/또는 컬렉터 영역은 웨이퍼 내에 전체적으로 형성될 수 있다.
상기 설명된 구조는 WO2019/229432호(이는 인용에 의해 본원에 포함됨)에 설명된 추가 P 영역의 제공을 통해 베이스와 컬렉터 단자 사이를 전기적으로 연결하는 제너 다이오드를 통합하도록 변경될 수 있다.
금속 베이스 접점은 폴리실리콘 도핑 접점으로 대체될 수 있다. 이렇게 하면 베이스 단자에 제너 다이오드가 도입되어 금속 층이 디바이스에 가깝게 라우팅될 필요가 없다는 이점이 있다.

Claims (34)

  1. 트랜지스터 디바이스로서:
    제 1형의 반도체의 제 1 영역에 의해 제공되는 컬렉터 영역;
    상기 컬렉터 영역과 관련된 컬렉터 단자;
    상기 제 1형의 반도체의 제 2 영역에 의해 제공되는 이미터 영역;
    상기 이미터 영역과 관련된 이미터 단자;
    상기 컬렉터 영역과 상기 이미터 영역 사이에 놓이고 이들 모두와 인터페이싱하는 반도체의 제 3 영역에 의해 제공되는 베이스 영역;
    상기 베이스 영역과 관련된 베이스 단자를 포함하고,
    상기 베이스 영역은:
    제 2형의 반도체의 하위 영역; 및
    상기 제 1형의 반도체의 채널을 포함하고,
    상기 베이스 단자는 상기 하위 영역과 접촉하고;
    상기 하위 영역은 제 1 다이오드 접합부를 제공하기 위해 상기 채널과 인터페이싱하고, 추가 다이오드 접합부를 형성하기 위해 상기 이미터 영역 및 상기 컬렉터 영역 모두와 인터페이싱하고,
    상기 채널이 상기 컬렉터 영역과 상기 이미터 영역과 인터페이싱하고 이들을 상호 연결하여 상기 디바이스가 제 1 조건, 즉 전압이 제 1 임계 전압보다 높은 상기 이미터 단자 및 상기 컬렉터 단자에 걸리고 상기 베이스 단자가 플로팅이거나 상기 이미터 단자에 대해 단락되는 회로에서 구현될 때, 상기 컬렉터 단자와 상기 이미터 단자 사이의 전류가 적어도 주로 단극성 전도에 기인하고,
    상기 채널의 순 도핑 농도는 상기 이미터 영역 및 상기 컬렉터 영역의 순 도핑 농도 미만이고, 상기 채널은 상기 디바이스가 제 2 조건, 즉 상기 이미터 단자 및 상기 컬렉터 단자에 걸린 전압이 제 1 임계 전압 미만인 회로에서 구현되고 상기 베이스 단자가 플로팅되거나 이미터 단자에 단락될 때, 충분히 작은 제 1 다이오드 접합부로부터 연장되는 깊이를 갖고, 공핍 영역이 제 1 다이오드 접합부 주위에 형성되어 상기 채널을 핀치하기에 충분하여 상기 디바이스의 상기 컬렉터 단자와 상기 이미터 단자 사이에 전류가 실질적으로 흐르지 않도록 하고,
    상기 디바이스는 제 3 조건, 즉 상기 이미터 단자와 상기 컬렉터 단자에 전압이 걸리는 회로에서 구현되고 상기 베이스 단자를 통해 전류를 발생시키는 것과 같이 상기 이미터 단자와 상기 베이스 단자에 전압이 걸리는 회로에서 구현되고, 상기 컬렉터 단자 및 상기 이미터 단자 사이의 전류는 적어도 주로 양극성 전도에 기인하는, 트랜지스터 디바이스.
  2. 제 1 항 또는 제 2 항에 있어서,
    상기 컬렉터 영역과 상기 이미터 영역 사이의 분리는 1.5 미크론 이하인, 트랜지스터 디바이스.
  3. 상기 채널이 0.25미크론 이하, 바람직하게는 0.1미크론 이하의 상기 제 1 다이오드 접합부로부터 연장되는 깊이를 갖는, 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 베이스 영역의 하위 영역은 제 1 부분 및 제 2 부분을 포함하고,
    상기 제 1 부분은 상기 제 2 부분보다 더 높은 순 도핑 농도를 갖고;
    상기 베이스 단자는 상기 제 1 부분을 통해 상기 제 2 부분에 전기적으로 연결되고;
    상기 제 2 부분은 상기 채널과 인터페이싱하여 상기 제 1 다이오드 접합부를 제공하고 상기 이미터 영역과 상기 컬렉터 영역 모두와 인터페이싱하여 추가 다이오드 접합부를 형성하는, 트랜지스터 디바이스.
  5. 제 4 항에 있어서,
    상기 채널의 순 도핑 농도는 상기 하위 영역의 제 2 부분의 순 도핑 농도의 1배 이하인, 트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    상기 채널의 순 도핑 농도는 상기 하위 영역의 제 2 부분의 순 도핑 농도의 0.1배 이하인, 트랜지스터 디바이스.
  7. 제 6 항에 있어서,
    상기 베이스의 하위 영역의 제 2 부분은 5e16/cm3내지 5e17/cm3의 순 도핑 농도를 갖는, 트랜지스터 디바이스.
  8. 제 7 항에 있어서,
    상기 베이스의 하위 영역의 제 1 부분은 1e18/cm3 이상의 순 도핑 농도를 갖는, 트랜지스터 디바이스.
  9. 제 1 항에 있어서,
    상기 하위 영역은 상기 제 1형의 반도체 기판 층에 제공되고, 상기 디바이스는 상기 기판으로부터 하위 영역의 제 2 부분 사이에 놓이고 분리하는 상기 제 2형의 반도체의 고 도핑 영역을 더 포함하고, 상기 고 도핑 영역은 상기 하위 영역과 비교하여 높은 순 도핑 농도를 갖는, 트랜지스터 디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 이미터 영역 및/또는 상기 컬렉터 영역은 상기 베이스 영역을 정의하는 실리콘 다이 상에 제공되는 도핑된 폴리실리콘 층에 의해 제공되는, 트랜지스터 디바이스.
  11. 제 1 항에 있어서,
    상기 하위 영역은 상기 제 1형의 반도체 기판 층에 제공되고, 상기 디바이스는 상기 기판으로부터 하위 영역의 제 2 부분 사이에 놓이고 분리하는 상기 제 2형의 반도체의 고 도핑 영역을 더 포함하고, 상기 고 도핑 영역은 상기 하위 영역과 비교하여 높은 순 도핑 농도를 갖는, 트랜지스터 디바이스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 이미터 영역 및/또는 상기 컬렉터 영역은 상기 베이스 영역을 정의하는 실리콘 다이 상에 제공되는 도핑된 폴리실리콘 층에 의해 제공되는, 트랜지스터 디바이스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 따른 2개의 트랜지스터를 포함하는 집적 회로로서,
    상기 트랜지스터들 중 제 1 트랜지스터의 채널은 상대적으로 길고 상기 제 1 트랜지스터의 컬렉터 영역과 이미터 영역 사이의 상대적으로 큰 측면 간격이 있고, 상기 트랜지스터들 중 제 2 트랜지스터의 채널은 상대적으로 짧고 상기 제 2 트랜지스터는 상기 컬렉터 영역과 상기 이미터 영역 사이의 상대적으로 작은 측면 간격을 갖는, 집적 회로.
  14. 제 11 항의 집적 회로를 작동하는 방법으로서,
    상기 제 1 및 제 2 트랜지스터 모두가 정상적으로 오프 트랜지스터로서 동작하도록 선택된 동일한 컬렉터-이미터 전압 범위로 상기 제 1 및 제 2 트랜지스터 모두가 동작되고, 이러한 방식으로 제 1 트랜지스터의 이미터와 컬렉터 사이의 전류 흐름은 상기 제 1 트랜지스터가 정상적으로 온 트랜지스터로 동작하고 제 2 트랜지스터가 정상적으로 오프 트랜지스터로 동작하는 제 2 트랜지스터보다 더 큰 양극성 전도 구성요소를 갖는, 방법.
  15. 제 11 항의 집적 회로를 동작시키는 방법으로서,
    상기 제 1 및 제 2 트랜지스터는 선택되는 동일한 컬렉터-이미터 전압 범위로 동작되는, 방법.
  16. 제 1 항의 2개의 트랜지스터를 포함하는 집적 회로의 제조 방법으로서,
    상기 이미터 영역과 상기 컬렉터 영역 사이에 제 1 측면 간격을 갖도록 상기 트랜지스터들 중 제 1 트랜지스터를 제조하는 단계, 및 상기 이미터 영역과 상기 컬렉터 영역 사이에 제 2 측면 간격을 갖는 상기 트랜지스터들 중 제 2 트랜지스터를 제조하는 단계를 포함하며, 상기 제 1 및 제 2 측면 간격이 상이한, 방법.
  17. 제 13 항에 있어서,
    상기 동일한 마스크를 사용하여 상기 제 1 및 제 2 트랜지스터 모두의 상기 이미터 영역과 상기 컬렉터 영역 사이의 간격을 정의하는 단계를 포함하는, 방법.
  18. 제 14 항에 있어서,
    상기 2개의 트랜지스터의 상기 이미터 영역 및 상기 컬렉터 영역을 정의하기 위해 재료 제거 공정에서 상기 마스크를 사용하는 단계를 포함하는, 방법.
  19. 제 15 항에 있어서,
    상기 베이스 영역 상에 산화물 층을 증착하는 단계, 상기 산화물 층의 일부를 제거하기 위해 마스크를 사용하는 단계, 및 상기 컬렉터 영역 및 상기 이미터 영역을 제공하기 위해 상기 산화물 층이 제거된 영역에 폴리실리콘을 증착하는 단계를 포함하는, 방법.
  20. 트랜지스터 디바이스로서:
    제 1형의 반도체의 제 1 영역에 의해 제공되는 컬렉터 영역;
    상기 컬렉터 영역과 관련된 컬렉터 단자;
    상기 제 1형의 반도체의 제 2 영역에 의해 제공되는 이미터 영역;
    상기 이미터 영역과 관련된 이미터 단자;
    상기 컬렉터 영역과 상기 이미터 영역 사이에 놓이고 이들 모두와 인터페이싱하는 반도체의 제 3 영역에 의해 제공되는 베이스 영역;
    상기 베이스 영역과 관련된 베이스 단자를 포함하고,
    상기 베이스 영역은:
    제 2형의 반도체의 하위 영역; 및
    상기 제 1형의 반도체의 채널을 포함하고,
    상기 베이스 단자는 상기 하위 영역과 접촉하고;
    상기 베이스 영역의 하위 영역은 제 1 부분 및 제 2 부분을 포함하고,
    상기 제 1 부분은 상기 제 2 부분보다 더 높은 순 도핑 농도를 갖고;
    상기 베이스 단자는 상기 제 1 부분을 통해 상기 제 2 부분에 전기적으로 연결되고;
    상기 제 2 부분은 상기 채널과 인터페이싱하여 제 1 다이오드 접합부를 제공하고, 상기 이미터 영역 및 상기 컬렉터 영역 모두와 인터페이싱하여 추가 다이오드 접합부를 형성하고;
    상기 채널은 상기 컬렉터 영역과 상기 이미터 영역과 인터페이싱하고 이를 상호 연결하는, 트랜지스터 디바이스.
  21. 제 20 항에 있어서,
    상기 컬렉터 영역과 상기 이미터 영역 사이의 측면 분리는 1.5 미크론 이하인, 트랜지스터 디바이스.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 채널의 순 도핑 농도는 상기 이미터 영역 및 상기 컬렉터 영역의 순 도핑 농도 미만인, 트랜지스터 디바이스.
  23. 제 20 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 채널은 0.25미크론 이하, 바람직하게는 0.1미크론 이하인 상기 제 1 다이오드 접합부로부터 연장되는 깊이를 갖는, 트랜지스터 디바이스.
  24. 제 20 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 하위 영역의 제 2 부분은 1e16/cm3 내지 5e17/cm3의 순 도핑 농도를 갖는, 트랜지스터 디바이스.
  25. 제 20 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 컬렉터 영역과 상기 이미터 영역 사이의 측면 분리는 1.5 미크론 이하인, 트랜지스터 디바이스.
  26. 제 1 항 내지 제 25 항 중 어느 한 항의 트랜지스터 디바이스를 동작시키는 방법으로서,
    상기 디바이스가 온일 때 |Vce| < |Vft|, 및 |Vbe| <= |Vce|,
    여기서 Vce는 상기 컬렉터 단자 및 상기 이미터 단자에 걸리는 전압이고,
    Vft는 상기 베이스 이미터 다이오드 접합부의 순방향 바이어스 전압이고,
    Vbe는 상기 컬렉터 단자 및 상기 이미터 단자에 걸리는 전압인, 방법.
  27. 제 26 항에 있어서,
    |Vce| ≤ ½ |Vft|인, 방법.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 오프 상태일 때:
    |Vbe| <|Vft|인, 방법.
  29. 트랜지스터 디바이스로서:
    제 1형의 반도체의 제 1 영역에 의해 제공되는 컬렉터 영역;
    상기 컬렉터 영역과 관련된 컬렉터 단자;
    상기 제 1형의 반도체의 제 2 영역에 의해 제공되는 이미터 영역;
    상기 이미터 영역과 관련된 이미터 단자;
    상기 컬렉터 영역과 상기 이미터 영역 사이에 놓이고 이들 모두와 인터페이싱하는 반도체의 제 3 영역에 의해 제공되는 베이스 영역;
    상기 베이스 영역과 관련된 베이스 단자를 포함하고,
    상기 베이스 영역은:
    제 2형의 반도체의 하위 영역; 및
    상기 제 1형의 반도체의 채널을 포함하고,
    상기 베이스 단자는 상기 하위 영역과 접촉하고;
    상기 하위 영역은 다이오드 접합부를 제공하기 위해 상기 채널과 인터페이싱하고, 상기 채널은 상기 컬렉터 영역 및 상기 이미터 영역과 인터페이싱하고 이들을 상호 연결하고,
    상기 채널의 순 도핑 농도는 상기 이미터 영역 및 상기 컬렉터 영역의 순 도핑 농도 미만이고,
    상기 채널은 충분히 작은 상기 다이오드 접합부로부터 연장하는 깊이를 가져서, 전압이 이미터 단자 및 컬렉터 단자에 걸리고 상기 베이스 단자가 플로팅하거나 상기 이미터 단자에 대해 단락되는 회로에서 상기 디바이스가 구현될 때, 공핍 영역이 상기 PN 접합부 주위에 형성되어 채널을 핀치하기에 충분하여 상기 디바이스의 컬렉터 단자와 이미터 단자 사이에 전류가 실질적으로 흐르지 않는, 트랜지스터 디바이스.
  30. 제 29 항에 있어서,
    상기 채널은 상기 컬렉터 영역 및 상기 이미터 영역 중 하나 또는 둘 모두와의 단독 인터페이스를 제공하는, 트랜지스터 디바이스.
  31. 제 29 항에 있어서,
    상기 하위 영역은 추가 다이오드 접합부를 형성하기 위해 상기 이미터 영역 및 상기 컬렉터 영역 모두와 개별적으로 인터페이싱하는, 트랜지스터 디바이스.
  32. 제 29 항 또는 제 31 항에 있어서,
    상기 하위 영역이 상기 이미터 영역 및 상기 컬렉터 영역을 둘러싸는, 트랜지스터 디바이스.
  33. 제 29 항, 제 31 항, 및 제 32 항 중 어느 한 항에 있어서,
    상기 하위 영역은 상기 제 1형의 반도체 기판 층에 형성되고, 상기 디바이스는 상기 기판으로부터의 하위 영역 사이에 놓이고 분리하는 상기 제 2형의 반도체의 고 도핑 영역을 더 포함하고, 상기 고 도핑 영역은 상기 하위 영역과 비교하여 높은 순 도핑 농도를 갖는, 트랜지스터 디바이스.
  34. 제 29 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 이미터 영역 및 상기 컬렉터 영역은 상기 베이스 영역을 정의하는 실리콘 다이 상에 증착된 도핑된 폴리실리콘 층에 의해 제공되는, 트랜지스터 디바이스.
KR1020237022836A 2020-12-09 2021-12-09 트랜지스터 디바이스 KR20230112730A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
GB2019401.5 2020-12-09
GBGB2019401.5A GB202019401D0 (en) 2020-12-09 2020-12-09 A novel transistor device
GB2116047.8A GB2612643A (en) 2021-11-08 2021-11-08 A novel transistor device
GB2116047.8 2021-11-08
PCT/GB2021/053234 WO2022123261A1 (en) 2020-12-09 2021-12-09 A transistor device

Publications (1)

Publication Number Publication Date
KR20230112730A true KR20230112730A (ko) 2023-07-27

Family

ID=87433312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237022836A KR20230112730A (ko) 2020-12-09 2021-12-09 트랜지스터 디바이스

Country Status (4)

Country Link
US (1) US20240021712A1 (ko)
JP (1) JP2023552434A (ko)
KR (1) KR20230112730A (ko)
IL (1) IL303481A (ko)

Also Published As

Publication number Publication date
US20240021712A1 (en) 2024-01-18
JP2023552434A (ja) 2023-12-15
IL303481A (en) 2023-08-01

Similar Documents

Publication Publication Date Title
US6503782B2 (en) Complementary accumulation-mode JFET integrated circuit topology using wide (&gt;2eV) bandgap semiconductors
US20100032766A1 (en) Bipolar Junction Transistor with a Reduced Collector-Substrate Capacitance
JPH0347593B2 (ko)
EP4070384B1 (en) A transistor device
US7888226B2 (en) Method of fabricating power semiconductor device for suppressing substrate recirculation current
US7009228B1 (en) Guard ring structure and method for fabricating same
KR101716957B1 (ko) 정션 게이트 전계효과 트랜지스터, 반도체 디바이스 및 제조 방법
JP3243792B2 (ja) 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子
WO2023079316A1 (en) A transistor device and a method of operating thereof
KR20230112730A (ko) 트랜지스터 디바이스
KR20050095787A (ko) 반도체 디바이스 및 그 제조 방법
TWI836306B (zh) 一種新型電晶體裝置
US6995453B2 (en) High voltage integrated circuit including bipolar transistor within high voltage island area
GB2612643A (en) A novel transistor device
US6878998B1 (en) Semiconductor device with region that changes depth across the direction of current flow
CN116686094A (zh) 一种晶体管装置
KR100480674B1 (ko) 콜렉터와 에미터 사이에 다이오드를 내장한 바이폴라 트랜지스터 및 그 제조방법
JP2957795B2 (ja) 半導体装置及びその製造方法
US5442220A (en) Constant voltage diode having a reduced leakage current and a high electrostatic breakdown voltage
CN116072709B (zh) 结型场效应晶体管及其制造方法、芯片
WO2024047353A1 (en) A novel transistor device
GB2615153A (en) A novel transistor device and circuits comprising said transistor device
WO2010137167A1 (ja) 半導体装置
KR0145118B1 (ko) 다링톤 접속 반도체소자 및 그의 제조방법
JP2021111751A (ja) 半導体装置