KR100290727B1 - 로컬스레숄드조정도핑을갖는전계효과트랜지스터의구조및제조 - Google Patents

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Abstract

절연 게이트 전계 효과 트랜지스터는 트랜지스터가 턴온되는 전압을 제어하도록 로컬 스레숄드 조정 도핑을 활용한다. 양호하게 선택적인 이온 주입 절차에 의해 충족된 로컬 스레숄드 조정 도핑은 채널의 측벽 크기의 일부를 따라 나타나지만, 전부는 아니다. 트랜지스터는 구조물에서, 채널 영역은 한쌍의 소스/트레인 영역을 측벽으로 분리한다. 채널 영역은 로컬 스레숄드 조정 도핑을 포함하는 메인 채널 부분 및 더 고농도로 도핑된 스레숄드 채널 부분으로 형성된다. 게이트 유전체 물질은 채널 영역을 덮고 있는 게이트 전극과 수직으로 분리한다. 트랜지스터는 게이트 길이가 대략 최소 특성 크기인 최소 크기의 트랜지스터의 게이트 전극보다 긴, 양호하게 적어도 50% 더 긴 롱 디바이스이다. 롱 게이트 트랜지스터는 VLSI 회로의 아날로그 및 고전압 디지탈 부분에 사용하기 적합하다.

Description

로컬 스레숄드 조정 도핑을 갖는 전계 효과 트랜지스터의 구조 및 제조
제1도는 제로 게이트 바이어스의 조건에서 기본 종래 n-채널 절연 게이트 FET의 단면도.
제2도는 게이트 바이어스가 제로인 그로발 스레숄드 조정 주입을 갖는 종래의 n-채널 절연 게이트 FET의 단면도.
제3도는 제2도에서 FET의 전류를 통한 수직 도핑 프로파일.
제4도는 종래 LDD n-채널 절연 게이트 FET의 단면도.
제5도는 종래의 연장된 드레인 LDD n-채널 절연 게이트 FET의 단면도.
제6도는 저농도로 도핑된 n형 드레인 연장 및 p형 기판보다 더 고농도로 도핑된 로컬 p형 바디 영역을 갖는 종래의 개별 고농도 n-채널 MOS 트랜지스터의 단면도.
제7도는 로컬 스레숄드 조정 도핑이 본 발명에 따라 다상 채널 영역을 형성하기 위해 제공된 롱 게이트 n채널 절연 게이트 FET의 실시예의 단면도.
제8도는 제7도의 롱 게이트 n 채널 FET의 회로도
제9도는 제7도의 n 채널 FET의 상부 반도체 표면에 따른 측변 도펀트 프로파일.
제10a도-10c도(공동으로, "제10도")는 본 발명에 따른 로컬 스레숄드 조정 도핑을 활용하는 CMOS 구조의 단면도로, 제10a도의 단면도는 제10b도 및 제10c도에서 평면(10a-10c)를 통해 취해진다. 제10b도 및 제10c도의 단면도는 제10a도에서 평면(10b-10b 및 10c-10c)를 통해 각각 취해진다.
제11도는 게이트 전극 및 게이트 유전체 아래의 제10도의 CMOS 구조물의 제조 단계를 도시하는 단면도.
제12a-12b도는 본 발명에 따른 제10도의 CMOS 구조물의 제조 단계를 도시하는 단면도.
제13도는 (a) 본 발명에 따른 로컬 스테숄드 조정 도핑이 제공된 롱 게이트 n 채널 절연 게이트 FET 및 (b) 최소 게이트 길이의 n 채널 절연 게이트 FET의 단면도.
제14도는 (a) 본 발명에 따른 로컬 스레숄드 조정 도핑이 제공된 롱 게이트 p 채널 절연 게이트 FET 및 (b) 최소 게이트 길이의 p 채널 절연 게이트 FET의 단면도.
제15.1도 및 제15.2도는 각각(a) 제10도의 롱 게이트 n 채널 FET의 장치 및 (b) 제4도의 LDD FET의 롱 게이트 장치가 제공된 기준 n 채널 FET용 컴퓨터 시뮬레이션의 3차원 도펀트 농도 그래프.
제16.1도 및 제16.2도는 각각 컴퓨터 시뮬레이션에서 조사된 제10도의 n형의 n 채널 FET의 장치용 측벽 및 수직 도펀트 프로파일.
제17.1도 및 제17.2도는 스레숄드 채널 길이에 따른 게이트 길이 부분의 변형값에서 컴퓨터 시뮬레이션에서 조사된 제10도의 n 채널 FET의 장치용 게이트 전압의 기능으로서 단위 소스/드레인 폭 당 드레인 전류의 그래프.
제18도는 컴퓨터 시뮬레이션에서 조사된 제10도의 n 채널 FET의 장치용으로 스레숄드 채널 길이에 따른 게이트 길이 부분의 기능으로서 스레숄드 전압 변경의 그래프.
제19.1도 및 제19.2도는 각각 (a) 제10도의 롱 게이트 n 채널 FET의 장치 및 (b) 기준 롱 게이트 n 채널 FET의 컴퓨터 시뮬레이션용 전기 전위의 3차원 그래프.
제20.1도 및 제20.2도는 (a) 제10도의 롱 게이트 n채널 FET의 장치 및 (b) 기준 롱 게이트 n 채널 FET의 컴퓨터 시뮬레이션용 게이트 전압의 기능으로서 단위 소스/드레인 폭당 드레인 전류의 그래프.
제21도는 기준 롱 게이트 n 채널 FET에 관련된 제10도의 롱 게이트 n 채널 FET의 장치의 컴퓨터 시뮬레이션용 게이트 전압의 기능으로서 드레인 전류 비율 및 상호 도전성 전류 지수 비율의 그래프.
제22.1도 - 제22.3도는 (a) 제10도의 롱 게이트 n 채널 FET의 장치, (b) 기준 롱 게이트 n 채널 FET 및 (c) 제4도의 LDD n 채널 FET의 최소 게이트 길이 장치로 구성된 다른 기준 FET의 컴퓨터 시뮬레이션용 약한 반전 및 알맞은 반전에서 드레인 기능으로서 단위 소스/드레인 폭 당 드레인 전류의 그래프.
제23도는 (a) 제10도의 롱 게이트 n 채널 FET의 장치 및 (b) 기준 롱 게이트 n 채널 FET의 컴퓨터 시뮬레이션용 드레인 전압의 기능으로서 단위 소스/드레인 폭 당 드레인 전류의 그래프.
제24도는 본 발명에 따른 다중 부분 채널 영역을 형성하기 위해 로컬 스레숄드 조정 도핑을 활용하는 롱 게이트 n 채널 절연 게이트 FET의 다른 실시예의 단면도.
제25도 및 제27도는 제25도 및 제27도의 n 채널 FET의 각각의 회로도.
도면의 주요 부분에 대한 부호의 설명
60 : FET 61 : 메인바디 영역
62 : 드레인 영역 63 : 고농도로 도핑된 메인 부분
64 : 저농도로 도핑된 연장부 65 : 메인 채널 부분
66 : 스레숄드 채널 부분 65, 66 : 채널 영역
68 : n+ 소스 연장부 69 : 게이트 전극
70 : 드레인 표면 구조물
[발명의 분야]
본 발명은 절연 게이트 전계 효과 트랜지스터("FET")에 관한 것으로, 특히 최소 신뢰할 수 있는 제조가능한 크기보다 더 긴 체널을 갖는 절연 게이트 FET에 관한 것이다.
[종래의 기술]
대규모 칩적("VLSI") 회로는 종종 디지탈 및 아날로그 부분을 포함한다. 디지탈 부분은 공급 전압이 전형적으로 3.3-5V인 저전압 회로 및 조전압 회로를 포함할 수 있고, 아날로그 부분에 대해서는 공급 전압이 5V보다 더 큰, 전형적으로 15V 이상이다. 특히 MOS 형태인 전계 효과 트랜지스터는 일반적으로 VLBI 회로에 사용된 메인 활성 회로 소자를 구성한다. 아날로그 및 고전압 디지탈 부분에서 FET의 특성은 전형적으로 저전압 디지탈 부분에서의 FET의 특성과 다르다.
VLSI 회로의 저 전압 디지탈 회로에 사용된 MOS 트랜지스터는 전형적으로 신회할 수 있게 형성될 수 있는(예를 들면, 포토리소그래픽적으로 인쇄된) 최소 게이트 길이로 제조되고, 아직 적용가능한 전기 성능 특성을 산출한다. 디바이스 소형화는 최소 게이트 길이를 0.25-1.0㎛까지 감소시켰다. 최소 게이트 길이가 감소될 때, 게이트 절연 두께, 소스/드레인 전합 깊이 네트(net) 채널 도핑, 스레숄드 전압 및 공급 전압과 같은 물리 파라메터는 적합한 스케일링 규칙에 따라 서로 조정된다. 이것은 쇼트 채널 FET에 관련된 비포화 출력 특성, 채널 길이에 따라 변하는 스레숄드 전압 및 드레인 유도 전류 누설과 같은 해로운 효과 없이 작은 면적으로 MOS 트랜지스터를 제조할 수 있도록 한다.
게이트 유전체 두께 및 소스/드레인 접합 깊이는 일반적으로 게이트 길이에 대해 적절하게 비례하는 방식으로 스케일링한다. 채널 도핑은 게이트 길이와 반대로 스케일된다. 그러나, 스레숄드 전압은 더 복잡한 방식으로 게이트 길이에 따라 변한다. 사실, 스레숄드 전압은 때때로 게이트 길이와 스케일링되지 않는 것으로 기술된다.
다양한 기술이 스레숄드 전압이 스케일링될 수 없는 문제를 해결하도록 종래 기술에서 사용되었다. 그 기술 중 하나는 스레숄드 전압을 독립적으로 조정하기 위해 FET의 채널 내로 그 로발(global)(블랭킷:blanket) 이온 주입을 행하는 것이다. 제1도 및 제2도는 그호발 스레숄드 조정 주입의 효과를 이해하는데 도움이 된다.
제1도는 스레숄드 조정 주입이 사용되지 않은 종래의 n 채널 MOS 트랜지스터(10)을 도시한다. 제10도는 p웰(12)를 갖는 p 단결정 실리콘("모노실리콘") 기판으로부터 고안된다. 채널영역(133)은 n++ 소스(14) 및 n++ 드레인(15)으로 분리한다. 전형적으로, 실리콘 산화물인 게이트 유전체층(16)은 채널(13)으로부터 n++ 다결정질 실리콘("폴리실리콘") 게이트 전극(17)을 전기적으로 절연시킨다. 게이트 길이 및 또 그러므로 게이트 길이보다 약간 적은 채널 길이는 제1도의 평면에서 수평으로 측정된다. 일반적으로, 게이트 바이어스와 칭해진 게이트-소스 전압이 제로이고, 드레인-소스 전압이 포지티브(예를 들면, 5V) 동작값일 때, 아이템(18 및 19)는 소스 웰 및 드레인 웰 공핍 영역의 웰측 경계를 각각 표시한다.
게이트 길이가 감소될 때, 모든 다른 트랜지스터 파라메터는 FET(10)에서 동일하고, 소스웰 공핍 영역은 드레인 웰 공핍 영역에 접근한다. 게이트 길이가 소스측 공핍 영역이 드레인 웰 공핍 영역과 만나는 이러한 값으로 감소될 경우, 야금(소금 접합-드레인 접합) 채널 길이가 0 보다 더 크더라도, 채널(13)의 동작 길이는 0으로 감소된다. 소스(14)는 드레인(15)를 통해 펀치되고, 전류는 제로 게이트 바이어스로 소스(14)에서 드레인(15)까지 흐를 수 있다. 드레인 전류는 바람직하지 않는 금속 방법으로 증가시켜, 드레인 전압을 증가시킨다. FET(10)은 디바이스를 증폭하거나 스위칭함으로써 디스에이블된다.
제2도는 p형 도펀트의 저농도 조제가 FET 스레숄드 전압을 조정하기 위해 채널(13)에 그 로발적으로 제공된 이외에 일반적으로 FET(10)과 동일하게 구성된 n 채널 MOS 트랜지스터(20)을 도시한다. 스레숄드 조정 도펀트가 웰(12)로서 동일 도전성형(P)형이기 때문에, 스레숄드 전압은 증가한다. 스레숄드 조정은 블랭킷 방법 --즉, 주입 마스크를 사용하지 않음-으로 상부 실리콘 표면을 통해 붕소(또는 붕소 함유 종류)를 이온 주입하고, 주입된 붕소를 활성화시키기 위해 어닐링을 후에 행함으로써 전형적으로 행해진다. 아이템(21)은 일반적으로 스레숄드 조정 도펀트의 위치를 표시한다. FET(20)의 중앙을 통한 최종 수직 도펀트 농도 프로파일은 제3도에 도시되어 있다.
스레숄드 조정 주입의 사용은 웰(12) 및 기관(11)에 도핑이 독립적으로 제어되도록 스레숄드 전압을 허용한다. 중요하게, 웰/기판 도핑은 소스/드레인 접합 캐패시터를 감소시키기 위해 감소될 수 있으므로, FET(20)을 빠르게 스위치하도록 인에이블시킨다. 감소된 웰/기관 도핑 이 소스(14) 및 드레인(15)용 공핍 영역을 인에이블하여, 영역(14 및 15) 아래를 넓게 하더라도, 채널(13)에서 증가된 p형 도핑은 드레인 웰 공핍 영역이 채널(13)내로 연장하여, 거리를 감소시킨다. 이것은 소스-드레인 펀치스루의 가능성을 감소시킨다. 동시에, 드레인 웰 접합 근처에서 절계의 모든 구조물을 더 완화된다. 결과적으로, 드레인-웰 항복 전압은 증가된다.
또, p 웰(12)가 소스(14)에 대해 역으로 바이어스될 때, 스레숄드 전압은 소위 "바디 효과"로 인해 효과적으로 증가된다. 특히, 채널 조건에 도달하는데 필요한 게이트 전압은 웰 소스 반전 바이어싱의 결과로서 게이트 전극(17) 아래의 채널 공핍 영역에 노출된 추가 고정 전하를 보상하기 위해 증가되어야 한다. 스레숄드 조정 주입은 바디 효과 및 스레숄드 전압이 이러한 동작시 증가된 양을 감소한다.
바디 효과 및 스레숄드 전압을 독립적으로 제어하는 가능성의 향상은 기관(11) 및 웰(12)가 균일하게 도핑된 실리콘 기판에 대체되는 것을 제외하고, 일반적으로 제1도에 도시된 형태의 단순 롱-채널 MOS 트랜지스터의 다음 식을 처음 고려함으로써 알 수 있다.
여기에서, VT는 스레숄드 전압이고, VPB는 플렛 밴드 전압이며, ΦFP는 p형 채널 물질의 페르미 전위이고, QB는(게이트 전극 아래의) 표면 공핍 영역에서 단위 당 벌크 전하 밀도이며, COX는 단위 면적당 게이트 산화물 캐패시턴스이고, NB는 기관에서 단위 체적당 평균 네트(net) 도펀트 농도이며, ydmax는 반전에서 표면 공핍 영역의 최대 공핍 폭이고, VB는 기판 바이어스 전압이며, ni는 실리콘의 진성 캐리어 농도이고, q는 전하이며, KB는 실리콘의 상대 유전 상수이고, εO는 자유 공간의 유전체이며, T는 절대 온도이다.
고정 기판 바이어스 전압 VB및 인터페이스 특성에서, 최대 공핍 폭 ydmax는 기본적으로 고정되어 있다. 산화물 개패시턴스 파라메터 COX는 게이트 산화물 두께의 함수이다. 또, 게이트 산화물 두께가 고정된 경우, 스레숄드 전압 VT는 벌크 전하 밀도 QB및 식2에 의해 평균 기판 도펀트 농도 NB에 의해 제어된다. 기판 도핑 NB가 증가할 때, 스레숄드 전압 VT는 증가하고, 역도 동일하다.
스레숄드 조정 주입이 활용될 때, 식1은 다음과 같이 대체된다.
여기에서, NTh는 스레숄드는 조정층의 단위 면적당 네트 도펀트 농도이다. 스레숄드 조정 도펀트 농도 NTh는 스레숄드 전압 VT를 변경하여 사용될 수 있으므로, 전압 VT를 기판 도핑 NB를 변경시키지 않고 조정될 수 있다. 또, 스레숄드 조정 주입의 사용은 낮은 NB값으로 획득되도록 제공된 VT값을 인에이블한다. 식2-5에 따라, 이것은 기판 바이어스 VB에 의해 발생된 추가적인 채널 공핍 전하가 더 저농도로 도핑된 기판에서 발생하기 때문에, 기판 바이어스 변화에 덜 민감한 전압 VT를 형성한다.
FET 쇼트 채널 효과를 고려하면, 식 5는 다음과 같이 변형된다.
식6에서, f는 식7에서 결정된 바와 같이 1 이하의 기하학적 펙터이다.
여기에서, di는 소스 접합 깊이이고, LC는 채널 길이이다. 식6 및 7은 "Solid State Elecs, 1974. 페이지 1059-1069에서 "A Simple Theory to Predict the Threshold Voltage in Short-Channel LGFETs"인 Yau의 단순 모델로부터 제공된다. ydmax가 식3, 식6 및 식7에 따라 기판 도핑 NB의 제곱근의 반전으로 변경된다는 사실을 고려하면, 채널 길이 LC가 소스 접합 깊이 di와 비교할 때 발생하는 VT감소가 기판 도핑 NB가 감소될 경우 감소될 수 있는 것을 표시한다.
스레숄드 조정 주입은 최소 특성 크기--즉, 게이트 길이--가 1㎛이하인 모든 CMOS 및 BiCMOS 제조 프로세스에 실질적으로 사용될 수 있다. 디바이스 획소화가 포함될 때, 스레숄드 조정 주입의 사용은 계속되도록 요구된다. FET의 구조물 및 제조에 대한 변경은 마인드에서 스레숄드 조정 주입으로 발전되는 것이 중요하다.
그로발 스레숄드 주입의사용은 기판 도핑 NB가 독립적으로 조정되도록 스레숄드 전압을 인에이블하고, 트랜지스터 전류 구동은 채널 도핑에 따라 변하므로, 스레숄드 전압에 결합된다. 전류 구동 특성이 스레숄드 특성에 결정적으로 영향을 미치지 않고 향상될 수 있는 이러한 방식으로 약하게 결합시키는 것이 바람직하다,
다른 중요한 FET 설계 고려는 드레인에서의 항복 전압이다. 이 드레인 접합 항목 전압은 배경 도핑이 증가함에 따라 감소한다. 제2도에서는 FET(20)을 참조하여, p웰(12)의 도핑은 그로발 스레숄드 주입이 사용될 대 상술한 바와 같이 감소한다. 따라서, 스레숄드 조정 주입의 사용은 스레숄드 주입의 사용은 드레인 항복 전압을 드레인-웰 주입의 저부에 따라 전계를 완화시킴으로써 향상되게 한다. 기판 도핑 NB의 스레숄드 전압을 독립적으로 한층 제어할 수 있는 드레인 항복 전압을 더 향상시키는 것이 바람직하다.
제1도 또는 제2도의 디바이스에서, 드레인 접합에서의 애벌런치 항복은 드레인 접합이 게이트 산화물(16)과 만나는 상부 반도체 표면에 가깝게 발생한다. 습관적으로 표면 항복라 칭해진 이 상황은 디바이스 신뢰성을 손상시킨다. 특히, 게이트-소스 전압이 스레숄드 값을 초과할 때, 드레인 쪽으로 이동하는 소정의 전하 캐리어(전자)는 게이트 산화물(16) 내로 주입되고 여기에 트랩되는 상부 반도체 표면을 따라 드레인 전합 근처에 충분하게 활동(핫)적이다. 게이트 산화물(16)은 영구적으로 충전되어, 스레숄드 전압 및 FET 상호 도전성을 시간에 대해 드리프트시킨다.
핫-캐리어 문제점에 대한 한 해답은 드레인이 채널을 종결하는 상부 반도체 표면에서 드레인 도펀트 농도의 양을 감소시키는 저농도로 도핑된 드레인("LDD") 구조를 사용하는 것이다, Qgura 등에 의한 IEEE Trans. Elec. Devs.. 1980년, 8월, 페이지 1,359-1367에서 "Design and cjaracteristies of the Lightly Doped Drain-Source(LDD) Insulated Gate Field-Effect Transistor"을 참조하라. 또, Qgura 등에 의한 IEDM, 1981, 페이지 651-654에서 "Elimination of Hot Electron Current by the Lightly Doped Drain Structure"을 참조한다.
LDD 솔루션은 제4도에서 p채널 MOS 트랜지스터(30)에 의해 설명된다. FET(30)은 소스 및 드레인 근처를 제외하고는 DET(20)과 유사하게 구성된다. 제4도에서 도시한 바와 같이, FET(30)의 드레인은 n++ 메인 부분(31) 및 저농도로 도핑돈 n+ 연장부(32)로 구성된다. 소스는 유사하게 n++ 메인 부분(33) 및 저 농도로 도핑된 n+ 연장부(34)로 형성된다. 유전체 스페이서(35 및 36)은 n+ 연장부(32 및 34)의 측면 크기를 제어한다. 제4도의 종래 예에서, FET(30)은 p+층(21)로 표시된 그로발 스레숄드 조정 주입으로 제공된다.
일정 게이트 길이로, FET(30)에서의 드레인 연장부(32)는 FET(20)에서의 드레인(15)보다 도핑이 더 작다. 따라서, 채널의 드레인 엔드에서의 전계는 FET(20)에서보다 FET(30)에서 더 작다. 결과로서, FET(30)에서의 작은 저하 캐리어는 충분히 활동적이어서, 핫-캐리어 문제점을 발생시킨다. LDD 기술이 VLSI 생산물에서 널리 사용되기 때문에, FET의 구조율 및 제조에 대한 향상은 LDD 기술과 비교되는 것이 바람직하다.
일반적으로 5V 이하로 디지탈 신호 처리를 효과적으로 행하기 위해 최소 특성 크기의 기하학으로 제조된 트랜지스터에는 5V 이상의 전압이 일반적으로 만나지는 외부 장치를 갖는 인터페이스 웰은 없다. 예를 들면, FET(30)의 게이트 전극(17)이 최소 인쇄가능한 길이일 때의 상황을 고려한다. (a) 메인 드레인 부분(31)이 메인 소스 부분(33)에 비교적 가깝고, (b) 게이트 산화물(16)이 비교적 얇기 때문에, FET(30)을 적지 않게 5 v 이상으로 종속하면, FET(30)이 소스-드레인 펀치스투와 같은 기계에 따라 항복된 메인 드레인 부분(31)의 근처에 격렬한 전계를 발생시킨다.
또, VLSI 회로용 저전압 FET를 제조하는데 사용된 제조 프로세스는 외부 장치와 함께 인터페이스하는 고전압 아날로그 또는 디지탈 기능을 행할 수 있는 다르게 설계된 FET를 다양하게 제공되어야 한다. 고전압 인터페이스 문제를 해결하는 한 방법은 고농도로 도핑된 소스와 드레인 영역 사이의 거리를 드레인 전계용 룸은 펀치스투 항복의 발생없이 채널내로 연장시키에 충분히 큰 값으로 증가시키는 것이다.
제5도는 Erb 등에 의해, IEDM Tech, Dig.. 1971년 페이지 158에서 "A High Voltange Ion Implanted MOSFET"에 의해 기술된 형태의 종래의 고전압 n 채널 MOS 트랜지스터(40)을 도시한다. FET(40)는 드레인을 제외하고는 FET(20)과 유사하게 구성된다, FET(40)의 드레인은 n++ 메인 부분(41) 및 더 저농도로 도핑된 n+ 연장부(42)로 형성된다. 동일 최소 특성 크기용으로, FET(40)에서의 n+드레인 연장부(42)는 FET(30)에서의 n+ 드레인 연장부(32)보다 상당히 더 길다. 또, 게이트 전극(17) 및 따라서 채널(13)은 유사하게 FET(40)에서보다 FET(40)에서 더 길다. FET(40)이 채널(13)의 드레인 엔드로부터 양 방향으로 연장하도록 전계용 틈을 더 갖기 때문에, FET(40)은 드레인에서 어밸런치 항복을 발생시키기에 충분히 높게 되는 드레인 전계를 드레인 전계를 갖지 않은 더 높은 드레인 전압을 다를 수 있다.
불행하게, 증가하는 채널 길이는 일반적으로 전류 구동 능력의 감소의 원인이 된다. 예를 들면, FET(4)과 같은 디바이스가 고전류에서 아날로그 기능을 행할 때, 드레인 포화 전류 IDsat는 강한 반전 동작용 표준 관계에 의해 제공된다.
여기에서, Un은 전자 이동도이고, W는 채널 폭이며, VG는 게이트 전압이고, VDsat는 다음 식9로부터 결정된 드레인 포화 전압이다.
식 8이 지시하는 바와 같이, 증가하는 채널 길이 LC는 드레인 포화 전류 IDsat를 감소시킨다. 채널 길이가 최소 측정가능한 채널 길이보다 더 큰 값으로 증가될 때, 소정의 전류 구동 손실을 복구시키는 기술을 갖는 것이 바람직하다.
어느 아날로그 적용에서, FET는 상대적으로 낮은 드레인 전류로 동작하는 것이 필요하다. 이러한 트랜지스터는 일반적으로 온/오프 스레숄드점 가까이에서 약한 반전 또는 알맞은 반전으로 동작된다. 많은 전압 게인 및 많은 전압 출력 스윙은 드레인 포화 전압이 전형적으로 최소이고, 출력 도전성이 본질적으로 제로이기 때문에, 약한 반전 또는 알맞은 반전으로 달성될 수 있다. 불행하게, 약한 반전 또는 알맞은 반전에서의 최상의 성능은 단위 소스/드레인 폭당 드레인 전류가 매우 낮기 때문에 종래 기술에서만 달성된다. 일반적으로 소스 및 드레인은 아주 넓어, 드레인 전류의 사용가능한 레벨을 달성하는 것이 요구된다.
온/오프 스레숄드 가까이의 약한 반전 또는 알맞은 반전의 동작에 대해, 상호 도전성-전류 값은 장점의 사용 파라메터이다. 상호 도전성-전류 값은 얼마나 많은 상호 도전성이 출력 전류의 각 단위용으로 형성되는지를 표시한다. 상호 도전성-전류 값을 감소시키지 않고 약한 반전 또는 알맞은 반전으로 단위 소스/드레인 폭당 드레인 전류들 증가시키는 것이 바람직하다. 그 다음, 드레인 전류는 소스/드레인 폭음 과도하게 증가시키지 않고 사용가능한 레벨에 도달할 수 있다.
드레인 전류가 온/오프 스레숄드의 근처에서 게이트 전압을 변경시키는 가파름을 증가시키면, FET를 양호하게 스위치시킨다. 따라서, 턴 온/턴 오프 가파름을 증가시키는 것이 바람직하다. 특히 게이트-소스 전압이 제로 게이트 바이어스에서 전류 누설을 피하기 위해 스레솔드 전압 아래로 강하할 때, 저 스레숄드 전압을 갖는 FET가 갑자기 턴 오프되어야만 하기 때문에, 이후 VLSI 회로가 측정되는 것이 중요하다.
제6도는 p 모노실리콘 기판(51)로부터 생성된 분리 고전압 n 채널 FET(50)의 항복 전압을 증가시키는 Low Power Discretes, Siliconix, 1994년 6월 22일에 Armijos에 의한 "High-Speed DMOS FET Analog Switches and Switch Arrays." Application Note AN301에서 표시된 연구를 도시한다. 트레인은 게이트 전극(55) 아래의 채널 영역(54)과 만나는 n+ 메인 드레인 부분(52) 및 n-형 드레인 연장부(53)으로 구성된다. 드레인 연장부(53)은 메인 드레인 부분(54)보다 더 얕다.
이중 확산 프로세스는 n+ 소스(57)을 따라 채널(54) 내로 연장하는 p 바디 영역(56)을 형성하기 위해 Armijos에 활용된다. 이것은 상부 반도체 표면을 따라 p 바디 영역(56)의 도펀트 농도가 점차적으로 증가한 다음, 제6도에 소스(57)의 우측에서 채널(54) 내의 우측까지 진행으로 감소하는 피크 p 바디 도펀트 프로파일이 발생한다. Armijos는 바디 영역(56)이 드레인으로부터 소스(57)을 분리하도록 작용한다고 주장한다.
CMOS 또는 BiCMOS 디바이스와 같은 VLSI 회로에 대한 제6도의 고전압 분리 FET의 적용은 메인 드레인 부분ㄷ보다 더 얇은 LDD 연장의 사용이 받아들이기 어려운 고 드레인 시리얼 저항을 발생시키기 대문에 실행되지 못한다. 또 채널(54)의 드레인 엔드의 드레인 연장부(53)의 높은 곡률은 VLSI 회로용으로 받아들이기 어렵게 낮은 드레인 항복 전압을 발생시킨다.
[발명의 구성]
본 발명은 FET가 턴 온되는 전압을 제어하기 위해 로컬 스레숄드 조정 주입을 활용하는 절연된 게이트 전계 효과 트랜지스터를 제공한다. 일반적으로 선택적인 이온 주입 절차에 의해 충족된 로컬 스레숄드 조정 도핑은 FET 채널의 측벽 크기의 전체가 아닌 일부에 따라 표시된다.
VLSI 회로에서, 로컬 스레숄드 조정 도핑은 전형적으로 게이트 길이가 FET를 제조하기 위해 활용된 프로세스의 최소 특성 크기보다 더 큰 FET에 인가된다. 결과적으로, 본 발명의 FET의 채널은 회로에서 메인 디지탈 신호 프로세스를 행하는 최소 크기 FET의 채널보다 더 길다. 양호하게, 로컬 스레숄드 조정 토핑을 포함하는 FET의 게이트 길이는 신뢰할 수 있게 최소 제조 가능한 게이트 길이보다 적어도 50% 더 길다.
본 발명의 트랜지스터 구조물은 반도체 바디에 위치한 제1 도전성의 디바이스 영역을 중심으로 한다. 제1 도전성과 반대인 제2 도전성의 소스/드레인 영역의 쌍은 상부 표면을 따라 반도체 바디에 포화된다. 디바이스 영역의 채널 영역은 소스/드레인 영역을 측벽으로 분리한다. 채널 영역의 도전성을 제어하는 게이트 전극은 채널 영역 상에서 포화되고, 게이트 유전체 물질에 의해 이것으로부터 수직으로 보상된다.
채널 영역은 메인 채널 부분 및 로컬 스레숄드 조정 도핑을 포함하는 더 고농도로 도핑된 스레숄드 채널 영역이 형성된다. 스테숄드 채널 부분은 소스/드레인 영역 사이의 메인 채널 부분과 전기적으로 직렬이다, 일반적으로 스레숄드 채널 부분의 일부는 소스/드레인 영역 사이에 연장하는 방향으로 상부 반도체 표면을 따라 주로 일정한 네트 도펀트 농도를 갖는다.
스레숄드 채널 부분은 채널 영역에서 다양한 위치에서 위치될 수 있다. 한 성취에서, 스레숄드 채널 부분은 양 소스/드레인 영역으로부터 측벽으로 분리된다. 그 다음, 메인 채널 부분은 스레숄드 채널 부분과 소스/드레인 영역 중 하나 사이에 위치된다. 추가 메인 채널 부분은 스레숄드 채널 부분과 다른 소스/드레인 영역 사이에 위치한다. 스레숄드 채널 부분은 추가 메인 채널 부분보다 더 고농도로 도핑된다.
소스/드레인 영역 중 하나는 선행하는 성취에서 소스로서 기능할 수 있다. 그 다음, 다른 소스/드레인 영역은 드레인으로서 기능한다. 사실, 트랜지스터는 소스/드레인 영역 중 하나가 어떤 시간에서 소스 및 다른 시간에서 드레인인 이러한 방식에서 동작될 수 있다.
다른 성취에서, 소스/드레인 영역 중 하나는 영구적으로 소스이고, 다른 소스/드레인 영역은 영구적으로 드레인이다. 양호하게 스레숄드 채널 부분은 측벽으로 소스에 인접한다. 그 다음, 메인 채널 부분은 스레숄드 채널 부분에서 드레인까지 연장한다.
본 FET의 출력 전류 구동 특성은 그로발 스레숄드 조정 주입을 사용하는 다른 등가 종래 FET에서보다 스레숄드 및 서브스레숄드 특성에 작게 결합된다. 특히, 메인 채널 부분은 우선적으로 본 발명의 FET에서의 전류 구동 특성을 결정한다. 한편, 스레숄드 채널 부분은 스레숄드 및 서브 스레숄드 특성을 결정한다. 이것은 메인 채널 부분과 동일한 도천성보다 스레숄드 채널 부분이 더 고농도로 도프되기 때문에 발생한다.
일반적으로 본 FET를 턴온하기에 대략 충분한 전압이 게이트 전극에 인가될 때, 메인 채널 부분은 온 조건이 된다. 그러나, 스레숄드 채널 부분은 오프되므로, 전류는 채널 영역 대신에 소스/드레인 영역 사이에 이동하는 것을 방해한다. 따라서 트랜지스터는 턴 오프된다. 트랜지스터를 턴온시키는데 충분한 전압이 게이트 전극에 인가될때, 스레숄드 채널 부분은 턴 온된다. 그 다음, 전류는 채널 영역 대신에 소스/드레인 영역 사이에서 이동할 수 있다. 이렇게 하여, 스레숄드 채널 부분은 스레숄드 및 서브스레숄드 특성을 세우는 게이트제어 전류 보블넥으로서 작용한다.
로컬 스레숄드 조정 도핑의 사용은 본 FET의 전류 구동 특성을 스레숄드 특성 상의 희생적인 제어없이 바람직한 값으로 설정되게 한다. 그러므로, 본 발명은 제2도의 스레숄드 조정 FET에 의해 예시된 바와 같이 종래 기술보다 더 플랙시블하고, 전류 구동 특성에 대한 스레숄드 특성의 강한 결합은 다른 특성 형태가 향상될 때 특성의 2 형태 중 한 형태에서 열화가 발생할 수 있다.
특히, 본 트랜지스터는 본 발명의 스레숄드 조정 도핑이 부족한 다른 비교가능한 롱 채널 FET보다 더 우수한 전류 구동 가능성을 갖는다. 특히, 강한 반전시, 동일 또는 더 높은 드레인 포화 전압에서의 본 FET의 드레인 포화 전류는 트랜지스터의 선형 영역은 저항에서의 감소의 결과로서 증가된다.
본 발명의 트랜지스터가 온/오프 스레숄드에 가까운 약한 반전 또는 알맞은 반전에서 동작할 때, 단위 소스/드레인 폭당 더 높은 드레인 전류는 상호 도전성 전류 값을 중요하게 열화시키지 않고 얻어진다. 중요하게, 드레인 전류의 사용가능한 레벨은 소스/드레인 폭을 과도하게 증가시키지 않고 약한 반전 도는 알맞은 반전에서 얻어진다,
본 트랜지스터의 턴 온/턴 오프 가파콤은 로컬 스테숄드 조정 도핑이 부족한 비교가능한 롱 채널 FET의 것보다 더 양호한다. 이것은 본 FET을 양호하게 스위칭할 수 있다. 또, 발명의 트랜지스터는 스레숄드 전압이 매우 낮은 값--예를 들면, 0.25V-- 이하로 측정되고, 저 스테숄드 전압과 같은 영역재는 제로 게이트 바이어스에서 실질적인 전류 누설을 피하기 위해 갑작스런 턴 오프를 필요로 한다.
스테숄드 채널 부분이 소스에 인접할 때, 본 트랜지스터는 본 발명의 로컬 스레숄드 조정 도핑이 부족한 비교가능한 롱 채널 FET보다 더 큰 드레인 항복 전압을 갖는다. 또, 스레숄드 채널 부분이 양 소스/드레인 영역으로부터 측벽으로 분리될 때 드레인 항복 전압의 향상은 달성된다. 간단히, 로컬 스테숄드 조정 도핑은 본 FET를 다른 등가 종래 기술의 FET보다 상당히 양호하게 행해지게 된다.
본 발명의 FET 구조에서, 제1 도전성의 반도체 도펀트는 스레숄드 채널 부분용으로 예정된 반도체 바디의 부분으로 먼저 삽입된다. 스테숄드 조정 도펀트 삽입은 주입 보호를 사용하는 제1 도전성의 주입 이온을 선택적으로 수반하여, 일반적으로 메인 채널 부분용으로 예정된 반도체 바디의 부분의 가입때문에, 이온을 방해한다. 게이트 전극은 상기과 같이 계속해서 제공되고, 채널 영역으로부터 떨어져 절연적으로 구분된다. 제2 도전성의 반도체 도펀트는 반도체 바디내로 십입되어, 소스/ 드레인 영역을 형성한다.
본 FET 구조물을 저농도로 도핑된 드레인 구조에서 미리 제조될 수 있다. 즉, 드레인 영역으로서 기능하는 소스/드레인 영역은 메인 부분 및 채널 영역에 인접하는 더 저농도로 도핑된 부분으로 형성될 수 있다. 드레인 영역 근처의 너무 이른 항복은 피해진다. 또, LDD 구성의 사용은 스레숄드 전압 및 FET 상호 전도성 때문에 핫 케리어 효과를 방해하는데 필요하여, FET 동작시 드리프트한다.
본 발명의 FET는 다양한 형태의 다른 트랜지스터로 사용될 수 있다. 예를 들면, 본 구조물은 게이트 전극이 최소로 신뢰가능한 제조가능한 길이-- 즉, 최소 특성 크기의 유사 특성 FET 될 포함할 수 있다. 본 FET의 게이트 전극은 최소 게이트 길이 디바이스이 게이트 전극보다 적어도 50% 더 길다. 본 FET는 CMOS 또는 BiCOMS 구성에서 상보 FET가 활용될 수 있다. 그 다음, 상보 FET의 채널 영역은 유사하게 메인 채널 부분 및 더 고농도로 도핑된 스레숄드 채널 부분을 포함한다. 간단히, 본 발명은 생산 VLSI 회로에 사전에 일체화될 수 있는 다방면의 고 성능 FET를 제공한다.
유사한 참조 부호는 동일 또는 매우 유사한 아이템 또는 아이템플을 표시하기 위해 도면 및 양호한 실시예의 설명에 사용된다. 도면에서, 수평 화살표는 표면 채널 영역 및 표면 채널 영역의 일부를 표시한다. 도펀트 농도 그래프에서 별표된 부호의 숫자 부분은 초기 구조 관점에서 유사 수 영역 또는 영역을 각각 표시한다.
[실시예]
제7도를 참조하면, 본 발명의 기술에 따라 다중 부분 채널 영역을 갖는 증가된 모드 롱 게이트 n 채널 절연 게이트 FET(60)의 구조율의 일반적인 실시예를 도시한다.FET(60)은 NMOSCMOS 또는 BiCMOS 생산물과 같은 집적회로 특히 VLSI 회로에 사용하기에 적합하다. FET(60)은 모노 실리콘 반도체 바디의 알맞게 도핑된 p-형 메인 바디(또는 디바이스) 영역(61)으로부터 형성된다. 메인 바디 영역(61)은 전형적으로 저농도로 도프되거나(p-형 또는 n-형 중 하나), 반도체 바디의 진성(본질적으로 도프되지 않은) 부분(도시하지 않음)에 형성된 셀 영역이다.
FET(60)은 일반화된 n-형 드레인 영역(62) 및 고농도로 도핑된 메인 부분(63) 및 더 저농도로 도핑된 연장부(64)로 구성되는 n-형 소스 영역을 갖는다. 후술된 LDD 구성에서 드레인 영역(62)를 형성하는 부산물로서 형성되면, 소스 연장부(64)는 일반적으로 사용가능한 동작 기능을 행하지 않는다. FET(60)의 소스는 단일 n형 소스 영역으로서 선택적으로 표시될 수 있다.
2 부분 표시 채널 영역은 드레인 영역(62) 및 복합 소스 영역(63/64)를 반도체 바디에서 서로 측벽으로 분리한다. 2 부분 채널 영역에는 채널 영역이 메인 채널 부분(65) 및 더 고농도로 도핑된 스레숄드 채널 부분(66)으로 구성하는 방식으로 로컬 스레숄드 조정 도핑이 제공된다. 메인 채널 부분(65)는 반도체 바디의 상부 표면을 따라 메인 바디 영역(61)의 p형 물질에 위치된다. 또, 상부 반도체 표면을 따라 위치된 스레숄드 체널 부분(66)은 p 메인 바디 영역(61)에 형성된 알맞게 높게 도핑된 p-형 스레숄드 바디 영역(67)의 일부이다. 제7도의 점선은 스레숄드 바디 영역(67)에서 로컬 스레숄드 조정 도핑에 의해 제공된 추가 도펀트 농도가 p 디바이스 영역(61)의 배경 도펀트 농도와 대략 동일한 일반적인 위치를 표시한다.
제7도는 도시된 실시예에서, 메인 체널 부분(65)는 스레숄드 체널 부분(66)과 n-형 드레인 영역(62) 사이에 위치되고, 스레숄드 채널 부분(66) 및 n-형 드레인 영역(62)에 측벽으로 인접한다. 스레숄드 채널 부분(66)은 n+소스 연장부(64)에 측벽으로 인접한다. 결과적으로, 채널 부분(65 및 66)은 소스 영역(63/64)와 드레인 영역(62) 사이에 직렬로 전기적을 위치된다. 스레숄드 바디 영역(67)은 소스 영역(63/64)에 측벽으로 인접한다.
FET(60)은 소스 영역(63/64)가 FET 소스로서 기능하고, 드레인 영역(62)가 FET 드레인으로서 기능하는 용융용으로 우선적으로 예정된다. 본 발명의 다중 부분 채널 영역은 제24도- 제27도와 관련하여 후술한 바와 같은 용융의 다른 형태용으로 적합한 다른 방식으로 구성될 수 있다.
실리콘 산화물의 게이트 유전체층(68)은 n+ 소스 연장부(64) 상에 약간 연장하는 고농도로 도핑된 n-형 폴리실리콘 게이트 전극(69)로부터 채널 영역(65/55)을 전기적으로 절연시키고, 수직으로 분리한다. 일반화된 드레인 표면 구조물(70)은 게이트 전극(69)의 드레인 측을 따라 드레인 영역(62)을 덮는다. 드레인 표면 구조물(70)은 게이트 전극(69) 및 게이트 산화물(68)이 각각 연속적인 작은 폴리실리콘 및 게이트 산화물 부분(도시하지 않음)을 일정하게 포함한다.
드레인 영역(62) 및 드레인 표면 구조물(70)은 이를 구성이 본 발명의 다중 부분 채널 영역의 동작에 부족하지 않기 때문에, 제7도에 일반적으로 도시되어 있다. 드레인 영역(62) 및 표면 구조물(70)의 특정 예는 후 도면에 관해 후술되어 잇다.
실리콘 산화물의 유전체 스페이서(71)은 게이로 전극(69)의 소스측에 인접한다. 스페이서(71)은 일반적으로 n++ 메인 소스 부분(63)이 n+ 소스 연장부(64)로 합체시키는 상부 반도체 표면 면적 상에 연장한다.
제8도는 FET(60)의 단순화된 전기 모델을 도시한다. 채널 부분(65 및 66)이 소스 영역(63/64)와 드레인 영역(62) 사이에 직렬로 접속되기 때문에, 채널 부분(65 및 66)은 FET(60)용으로 도전되어야 하므로, 턴은된다. 채널 부분(65 또는 66) 중 하나가 비도전성일 경우, FET(60)은 턴 오프된다.
특히, 스레숄드 채널 부분(65)[및 따라서 스레숄드 바디 영역(67)]의 도핑 레벨은 스레숄드 전압 VT를 결정하여, FET(60)이 턴온된다. 이것은 스레숄드 채널 부분(66)이 메인 채널 부분(65)보다 더 고농도로 도프되기 때문에 발생하므로, 메인 채널 부분(65)에 의해 필요한 것보다 도전성이 더 높은 전위를 필요로 한다. 트랜지스터 스레숄드(턴온) 특성을 제어하는데 추가하여, 또, 스레숄드 채널 부분(66)은 FET(60)의 서브 스레숄드 특성을 제어한다.
FET(60)의 스레숄드 전압 VT는 FET(60)을 제조하는데 활용된 촉정된 VLSI 프로세스의 최소 복성 크기에 따라 변하는 0.5-1.0 V의 범위에서 전형적으로 포지티브이다. 게이트-소스 전압 VGS가 VT이하로 타당할(예를 들면, 0 V 근처) 때, 채널 부분(65 및 66)은 오프된다. FET(60)은 오프된다. 세이트 소스 전압 VGS가 VT에 가깝지만 이하인 값으로 증가될 때, 메인 채널 부분(65)는 도전가능하게 된다. 그러나, 스레숄드 채널 부분(60)은 FET(60)이 오프를 유지하도록 여전히 비도전된다. 전압 VGS가 VT로 증가될 때, 스레숄드 채널 부분(65)은 최종적으로 도전성이 된다. 소스 영역(60/64)에서 드레인 영역(62)까지 연장하는 n 채널은 채널 부분(65 및 66)에서 감소되어, FET(60)을 턴온시킨다. 게이트 소스 전압 VGS가 VT에서 VT이하의 타당한 값으로 감소될 때, 역전이 발생한다.
메인 채널 부분(65)는 도7에서 수평으로 측정된 바와 같이 일반적으로 스레숄드 채널 부분(66)보다 더 길다. 다라서, 트랜지스터 포화 저항은 포화 특성을 제어하는 채널 핀치 오프가 발생하는 메인 채널 부분(65)의 포화 특성에 의해 결정된다. 결과적으로, 메인 채널 부분(65)는 대부분 정상 FET 동작시 FET(60)의 출력 전류 구동 특성, 특히 드레인 포화 전류를 결정한다.
스레숄드 채널 부분(67)의 일부로서 스레숄드 채널 부분(66)은 p-형 도펀트(일반적으로 붕소 또는 붕소 함유 종류)가 p-형 이은을 메인 채널 부분(65)에 삽입하는 것을 방해하도록 적합한 보호(전형적으로 포토레지스트)를 사용하여 상부 반도체 표면을 통해 주입되는 주입/어닐링 절차에 의해 양호하게 형성된다. 스레숄드 채널 부분(66)용 로컬 스레숄드 조정 주입은 게이트 전극(69)가 후에 발생된 상부 반도체 상부 반도체 표면의 일부를 통해 행해진다. 따라서, 저 게이트 표면을 따라 제7도에 수평적으로 측정된 전극(69)의 길이는 FET(60)을 측정하는데 사용된 제조 프로세스에 따라 신뢰할 수 있게 형성될 수 있는 최소 특성 크기보다 더 길다. 특히, 게이트 길이는 스레숄드 바디 부분(66)이 부족한 다른 동등 최소 크기 FET에서 게이트 전극의 캐리어보다 더 길다.
FET(60)의 게이트 길이는 일반적으로 신뢰할 수 있도록 형성될 수 있는 최소 게이트 길이보다 적어도 50% 더 길다. FET(60)을 제조하는데 사용된 프로세스에서, 채널 길이는 제공된 최소 특성 크기에서 게이트 길이가 선형적으로 증가한다. 따라서, 복합 채널 영역(65/66)은 최소 형성가능한 채널 길이보다 상당히 더 길다. 이것은 FET(60)을 최소 채널 길이의 FET보다 더 높은 전압을 견디게 한다. 따라서, FET(60)은 특히 집적 회로에서 아날로그 및/또는 고전압 디지탈 부분에서의 고전압 사용용으로 적합하다. 채널 영역(65/66)의 최소 총 길이는 트랜지스터 동작시 일반적으로 경험된 최대 드레인 소스 전압에서 펀치스루 및 어밸런치 항복을 피하기에 충분히 높은 값으로 설정된다.
롱 게이트 FET(60)이 VLSI 회로의 아날로그 및 / 또는 고전압 디지탈 부분에서 사용될 때, 회로에서의 저 전압 디지탈 기능은 채널이 스레숄드 채널 부분(65)와 대략 동일 길이인 최소 크기 절연 게이트 FET에서 전형적으로 행해진다. 결과적으로, FET(60)은 대략 VLSI 회로에서 최소 크기 n 채널 FET와 동일 스레숄드 전압을 갖는다. 선택적으로 후술하는 바와 같이, 스레숄드 채널 부분(66)의 길이는 초소 크기 채널 FET의 스레숄드 전압 이하의 값으로 FET(60)의 스레숄드 전압을 설정하기 위해 이러한 방식에서 제어될 수 있다. 이들 능력은 시계와 같은 용융에서 특히 이점이 잇고, 저 공급 전압-예를 들면, 1.5 V--은 저 스레숄드 전압을 필요로 한다.
제9도는 반도정성 바디의 상부 표면을 다른 FET(60)의 전형적인 도펀트 프로파일을 도시한다. 상부 반도체 표면을 따른 스레숄드 채널 부분(66)의 네트 도펀트 농도는 소스 영역(63/64)에서 드레인 영역(62)까지(또는 그 반대)의 방향에서 스레숄드 채널 부분(66)의 길이의 적어도 50%인 알맞은 퍼센트용으로 거의 일정-즉, 플랫--하다. 이것은 로컬 스레숄드 조정 도핑이 상부 반도체 표면을 통해 이은 주입에 의해 스레숄드 채널 부분(66)내로 삽입되기 때문에 발생한다.
게이트 전극(69)용으로 2㎛ 길이에 기초한 전형적인 성취에서, 스레숄드 채널 부분(66)은 상부 반도체 표면에서, 5×1015-5×1017atoms/㎤, 전형적으로 1.3×1017atoms/㎤의 네트 도펀트 농도를 갖는다. 게이트 산화물층(68)이 두께가 12-14㎛, 전형적으로 14㎛인 양호한 경우에서, 스레숄드 전압 VT는 0.5-0.8V, 양호하게 0.65V이다.
스레숄드 채널 부분(66)의 네트 도펀트 농도는 일반적으로 메인 채널 부분(65)의 네트 도펀트 농도의 3-5배이다. 특히, 메인 채널 부분(65)는 2㎛ 게이트 길이용 상부 반도체 표면에서 1×1010-1×1017atoms/㎤,전형적으로 3×1016atoms/㎤의 네트 도펀트 농도를 갖는다. 메인 체널 부분(65)용 유명무실한 네트 도펀트 농도는 VLSI 회로의 저전압 디지탈 부분에 사용된 최소 크기 n 채널 절연 게이트 FET용으로 원하는 스레숄드 전압을 달성하는데 필요한 것과 동일하다.
n++ 메인 드레인 부분(63)의 네트 도펀트 농도는 반도체 바디의 상부 표면에서 3×1010-3×1020atoms/㎤, 전형적으로 1×1020atoms/㎤이다. 소스 연장부(64)는 상부 반도체 표면에서 3×1017-3×1018atoms/㎤, 전형적으로 1×1018atoms/㎤의 네트 도펜트 농도에 이른다.
제10a도-제10c도(다시 공동으로 "제10"도)는 롱 게이트 n 채널 FET(60)의 LDD 소자를 포함하는 CMOS 구조물을 도시한다. 제7도의 드레인 영역(62)는 제10도의 FET(60)에서 고농도로 도정된 n형 메인 부분(75) 및 더 저농도로 도핑된 n-형 연장부(76)으로 형성된다.
실리콘 산화물의 밀봉층(77)은 제10도의 FET(60)에서 폴리실리콘 게이트 전극(69)의 상부를 덮는다. 실리콘 산화물의 유전체 스페이서(78)은 게이트 전극(69)의 드레인측에 인접하고, 메인 드레인 부분(76)가 n+ 드레인 연장부(76)으로 합체되는 상부 반도체 표면 면적 상에 일반적 으로 연장한다. 산화물 스페이서(75)는 우선적으로 제7도에서 드레인 표면 구조물(70)을 충족한다. 제10b도 및 제10c도의 아이템(79)는 게이트 전극(69)의 한 엔드에서의 실리콘 산화물 유전체 스페이서이다.
또, 제10도의 CMOS 구조물은 증가 모드 LDD p 채널 절연 게이트 FET(60)을 포함한다. n 채널 FET(60)에서 p-채널 FET(80)은 본 발명에 따른 2개의 부분 채널 영역을 갖는 롱 게이트 디바이스이다. FET(80)은 적합하게 도핑된 n-형 메인 바디(또는 디바이스) 영역(81)로부터 형성된다. 메인 바디 영역(61 및 81)은 반도체 바디의 저농도로 도핑된 p형 층(82)에 형성된 쉘 영역이다. 고농도로 도핑된 p형 기판 영역(도시하지 않음)은 일반적으로 반도체 바디에서 p-층(92)의 림에 있다.
FET(80)은 고 농도로 도핑된 메인 부분(83) 및 더 저농도로 도핑된 연장부(84)로 구성하는 p-형 소스 영역을 갖는다. p-형 드레인 영역은 고농도로 도핑된 메인 부분(85) 및 더 저농도를 도핑된 연장부(86)으로 형성된다. FET(80)용 2부분 채널은 메인 채널 부분(87) 및 더 고농도로 도핑된 스레숄드 채널 부분(88)로 구성된다. 메일 채널 부분(87)은 상부 반도체 표면을 따라 디바이스 영역(81)의 n-형 물질에 위치된다. 상부 도전체 표면에 따라 위치된 것과 마찬가지로 스레숄드 채널 부분(88)은 n디바이스 영역(81)에 형성된 높은 적당하게 도핑된 n-형 스레숄드 바디 영역(89)의 일부이다.
채널 부분(87 및 88)은 FET(80)의 소스와 드레인 영역 사이에 직렬로 전기적으로 위치된다. 특히, 메인 체널 부분(87)은 스레숄드 채널 부분(88)과 p+ 채널 연장부(86) 사이에 위치되고, 스레숄드 채널 부분(88) 및 p+ 채널 연장부(86)에 측벽으로 인접된다. 그 다음, 스레숄드 채널 부분(88)은 p+ 소스 연장부(84)에 측벽으로 인접한다. n채널 FET(60)와 일치하여, p-채널 FET(80)은 소스 영역(83/84)가 영구적으로 FET 소스로서 기능하고, 드레인 영역(85/86)이 영구적으로 FET 드레인으로서 기능하는 응용을 위해 예정된다.
실리콘 산화물의 게이트 유전층(90)은 채널 영역(87/88)을 소스 연장부(84) 및 드레인 연장부(86) 상에 약간 연장하는 고농도로 도핑된 p-형 폴리실리콘 게이트 전극으로부터 전기적으로 절연시키고, 수직으로 분리시킨다. 실리콘 산화물의 유전체 스페이서(93 및 94)는 p++ 게이트 전극(91)의 소스 및 드레인측을 따라 각각 위치된다. 실리콘 산화물의 밀봉착(95)는 게이트 전극(91)의 상부를 덮는다.
실리콘 산화물의 전기적으로 절연 필드 영역(96)은 상부 반도체 표면을 따라 반도체 바디내에서 중단된다. 필드 절연 영역(96)은 모노 실리콘의 상부 부분을 나중에 둘러싸, 절연 반도체 아일랜드를 형성한다. FET(60)은 이들 아일랜드 중 하나로부터 형성되고, FET(80)은 아일랜드 중 다른 것으로부터 형성된다. 고농도로 도핑된 p-형 채널 정지 영역(97)은 필드 산화물(96)의 저부를 따라 p 디바이스 영역(61)의 반전을 방해한다. 이 도움은 FET(60)을 구조물에서 다른 n-채널 FET로부터 격리시킨다.
제7도의 n채널 FET(60)에서 드레인 연장부(76)은 드레인 영역(75/76) 근처에 전계를 감소시키므로, 충격 이온화 자유 동작이 발생하는 최대 드레인 소스 전압을 증가시킨다. 이렇게 하여, 드레인 연장부(76)은 스레숄드 전압 및 FET 상호 도전성을 FET동작시 시간과 함께 드리프트하는 것을 방지하는 것을 도우므로, 핫 캐리어 효과로 인해 불안정하게 된다.
FET(80)은 극성이 반전된 것을 제외하고는 FET(60)과 동일 방식으로 동작한다. p 채널 FET(88)은 채널 FET(60)의 채널 부분(65 및 66)과 동일 각 크기 특성을 충분히 갖는다. 상부 반도체 표면에 따른 n-형 바디 영역(81 및 89)에서의 도펀트 농도는 상부 반도체 표면에 따른 p-형 바디 영역(61 및 67)의 것과 각각 유사하다. FET(80)은 0.5-0.8 V, 전형적으로 -0.65 V의 조정된 스레숄드 전압을 갖는다.
제11도는 상부 반도체 표면에 따른 제10도의 CMOS 구조물의 레이아웃을 도시한다. 게이트 전극(69 및 91) 및 반도체 바디의 상부표면 상의 다른 아이템은 제11도에 도시되지 않는다.
제12a도-제12n도(공동으로, "제12도")는 본 발명에 다른 제10도의 CMOS 구조물을 제조하는 VLSI 프로세스를 도시한다. 제12도의 제조 프로세스는 0.7㎛의 최소 특성 크기를 갖는 측정된 CMOS(또는 81CMOS) 프로세스에서 거의 2㎛의 게이트 길이를 갖는 FET(60 및 80)을 제공하도록 설계된다. 추가로, 프로세스는 최소 특성 크기의 게이로 길이를 갖는 상보 최소 크기 스레숄드 조정된 LDD 절연 게이트 FET가 (a) 게이트 길이 및 (b) 스레숄드 바디 영역(67 및 89)를 형성하는데 사용된 주입 마스크를 적절하게 조정함으로써 구조물의 다른 위치(여기에서 도시하지 않음) 에서 FET(60 및 80)으로 동시에 제조되도록 비치된다.
개시점은 p 영역(82)가 에피팩션층으로서 형성된 상에서 (100) 고농도로 도핑된 p-형 모노실리콘 지도전성 기관(도시하지 않음)을 구성하는 반도체 웨이퍼이다. p+ 기판은 8 ×1017- 2 × 1019atoms/㎤(0.05 - 0.005 ohm-㎝의 저항률에 대응)의 균일 도펀트 농도를 갖는다. p-에 피텍셜층(82)의 도펀트 농도는 3.3 ×1014-6.7 × 1014atoms/㎤(40 - 20 ohm-㎝의 저항률에 대응)이다. 에피텍셜층(82)는 4-7 ㎛의 두께를 갖는다.
실리콘 산화물의 패드층(100)은 에피택셜층(82)의 상부 표면에 따라 열적으로 성장된다. 12a도 참조하라. 실리콘 질화물의 층(101)은 패드 산화물(100)상에 종착된다.
포토레지스트 마스크(102)를 사용하여, 질화물층(101)의 부분은 제12b도에 도시한 바와 같이 n 디바이스 영역(91)용으로 상기 위치가 제거된다. 인 이온(103)은 패드 산화물(109)의 노출된 부분을 통해 에피텍셜층(82) 내로 주입되어 롱 게이트 p 채널 FET(80)이 형성되는 디바이스 영역(81)을 한정한다. 인 주입 에너지 및 도즈는 디바이스 영역(81)의 상부 표면에서 네트도펀트 농도가 제조 프로세스의 끝에서 5 ×1016atoms/㎤ 근처이도록 선택된다.
인 이온(103)은 포토레지스트 마스크(102)에서 분리 개공(도시하지 않음)을 통해 동시에 주입될 수 있으므로, 최소 게이트 길이("짧은 게이트 p-채널 FET")의 p 채널 FET가 LDD 구성에 형성되도록 다른 n 디바이스 영역(도시하지 않음)을 한정한다. 선택적으로 짧은 게이트 p 채널 FET는 n디바이스 영역(81)의 다른 부분(도시하지 않음)으로부터 LDD 구성에 형성된다. 다른 경우에, 포토레지스트 마스크(102)는 인 주입 후 제거된다.
제12c도에서, 실리콘 산화물의 비교적 두꺼운 층(104)는 질화물(101)의 나머지(101A)에 의해 덮혀진 상부 실리콘 표면의 일부를 따라 열적으로 성장된다. 질화층(101A)는 실리콘 산화물을 질화물(101A) 아래에 성장시키는 것을 방해한다. 디바이스 영역(81)은 이 단계 동안 에피텍셜층(82) 내로 열적으로 구동(확산)되고, 주입된 인은 활성화되어, p-채널 FET(80)용 메인 바디 영역을 제공한다. 이 동일함은 에피텍셜층(82)에 형성된 어느 다른 n 디바이스 영역과 함께 발생한다.
질화층(101A)은 제12d도에 도시한 바와 같이 제거된다. 붕소 이온(105)는 패드 산화물(100)의 나머지(100A)를 통해 에피텍셜층(82)의 밑 부분 내로 주입되어, 롱 게이트 n 채널 FET(60)이 생성되는 p 디바이스 영역(81)을 한정한다. 붕소 주입 에너지 및 도즈는 디바이스 영역(61)의 상부 표면에서 네트 도펀트 농도가 제조 프로세스의 끝에서 5 ×1016atoms/cm3근처이도록 선택된다.
붕소 이온(105)는 나머지 패드 산화물(100A)의 분리 부분(도시하지 않음)을 통해 동시에 주입될 수 있으므로, 최소 채널 길이("쇼트 게이트 n 채널 FET")의 n 채널 FET가 LDD 구성에서 형성되는 다른 p 디바이스 영역을 한정한다. 선택적으로 쇼트 게이트 n 채널 FET 는 p 디바이스 영역(61)의 다른 부분에서 LDD 구성이 형성된다. 두꺼운 산화물층(104)는 붕소 이온(105)를 디바이스 영역(81) 및 어느 다른 n 디바이스 영역내로 주입하는 것을 방해한다.
두꺼운 산화물(104) 및 패드 산화물(100A)는 제12e도에 도시한 바와 같이 제거된다. 실리콘 산화물의 새로운 층(106)은 노출된 실리콘의 상부 표면을 따라 열적을 성장된다. 실리콘전화층(107)은 산화물층(106) 상에 증착된다. 질화층(107) 및 산화물층(106)은 종래의 포토리소그래픽 기술을 사용하여 패턴화되어, n 디바이스 영역(81) 및 p 디바이스 영역(61)의 일부를 노출시킨다. 어느 다른 n 디바이스 영역 및 어느 다른 p 디바이스 영역의 일부는 유사하게 노출된다. n 디바이스 영역(81) 및 어느 다른 n 디바이스 영역을 덮는 포트레지스트 마스크(도시하지 않음)을 사용하면, 붕소 이온은 p 디바이스 영역(61) 및 어느 다른 p 디바이스 영역 내로 주입되어, 셀프 열라인된 p+ 채널 정지 영역(97)을 형성한다.
제12f도에서 필드 산화물(96)은 상부 실리콘 표면의 노출된 부분을 따라 열적으로 성장된다. 주입된 인 및 붕소는 이 단계시 에피택셜층(82) 내로 깊게 확산된다. 그러므로, 어느 다른 p 및 1 또는 n 디바이스 영역과 함께 디바이스 영역(61 및 81)은 아래쪽으로 연장한다. p 디바이스 영역(61)을 한정하는 주입된 붕소는 n 채널 FET(60)의 메인 바디 영역을 제공하기 위해 활성화된다. 제조 프로세스의 끝에서, 메인 바디 영역(61 및 81)은 에피텍셜층(82) 내도 0.7-2.0 ㎛를 각각 연장한다.
질화물(107) 및 산화물(106)은 제거된다. 제2g도를 참조하라. 실리콘 산화물의 희생적인 층(109)는 웨이퍼의 상부에 노출된 실리콘을 따라 열적으로 성장된다. 구조물은 로컬 스레숄드 조정 도피용으로 준비되어, 스레숄드 바디 영격(67 및 89) 및 따라 스레숄드 채널 부분(66 및 88)을 형성한다.
정밀한 포토레지스트 마스크(111)은 제12g도에 도시한 바와 같이 구조물의 상부에 형성된다. 포토레지스트 마스크(111)은 (a) p 채널 FET(80)이 형성되는 n 디바이스 영역(81) 및 (b) n 채널 FET(60)이 형성되는 p 디바이스 영역의 일부를 덮는다. 마스크(111)은 p 스레숄드 바디 영역(67) 및 n- 형 소스 영역(63/64)용을 예정된 위치 상에 일반적으로 개공(12)를 갖는다. 제12g도에서, 개공(112)는 전형적으로 소스 영역(63/64)용으로 예정된 위치의 왼쪽으로 0.5㎛ 연장한다.
포토레지스트 마스크(111)은 다른 p 디바이스 영역 또는 p 디바이스 영역(61)의 다른 부분에서 쇼트 게이트 n 채널 FET의 소스, 드레인 및 간섭 채널용으로 예정된 위치 상에 추가적인 오픈 스페이스[개공(112)의 일부일 수 있거나, 개공(112)로 분리될 수 있다]를 갖는다. 마스크(111)은 다른 n 디바이스 영역 또는 n 디바이스 영역(81)의 다른 부분에서 쇼트 게이트 n 채널 FET의 소스, 드레인 및 간섭 채널용으로 예정된 위치 상의 전체 웨이퍼 부분을 덮는다.
로컬 스레숄드 주입은 붕소 이온(113)을 개공(112)에 의해 노출된 산화물층(109)의 일부를 통해 p 디바이스 영역(61) 내로 주입시킴으로써 롱 게이트 n 채널 FET(60)용으로 행해져, p+ 스레숄드 바디 영역(67)을 한정한다. 붕소 주입의 평균 깊이는 스레숄드 바디 영역(67)의 측벽 크기 전체에서 거의 일정하다. 붕소 주입 에너지 및 도즈는 제조 프로세스의 끝에서, 상부 반도체 표면에서 영역(67)의 네트 도펀트 농도가 스레숄드 채널 부분(66)용으로 제공된 범위 내에 있도록 선택된다. 즉, 스레숄드 바디 영역(67)은 3 ×1016- 3 ×1017atoms/㎤, 전형적으로 1.3 ×1017atoms/㎤ 의 최종 네트 표면 도펀트 농도에 이른다.
붕소 이온(113)은 동시에 포토레지스터 마스크(11)에서 추가 오픈 공간을 통해 모든 다른 p 디바이스 영역 또는 p 디바이스 영역(61)의 모든 다른 부분의 표면 부분 내로 주입된 불랭킷으로, 쇼트 게이트 n 채널 FET 의 스레숄드 전압을 조정한다. 결과적으로, 쇼트 게이트 n 채널 FET의 스레숄드 조정 도핑은 전체 채널 영역 전체에서 연장한다. 쇼트 게이트 n 채널 FET는 대략 롱 게이트 n 채널 FET(60)과 동일하게 조정된 스레숄드 전압을 갖는다.
마스크(111)을 제거한 후, 다른 정밀한 포토레지스트 마스크(114)는 구조물 상부에 형성된다. 제12h도를 참조하라. 포토레지스트 마스크(114)는 (a) n 채널 FET(60)이 형성되는 디바이스 영역(81) 및 p 채널 FET(80)이 형성되는 디바이스 영역(81)의 일부를 덮는다. 마스크(114)는 일반적으로 스레숄드 바디 영역(89) 및 p-형 소스 영역(83/84)용으로 예정된 위치 상에 개공(115)를 갖는다. 제12h도에서, 개공(115)는 전형적으로 소스 영역(83/84)용으로 예정된 위치의 오른쪽으로 0.5㎛ 연장한다.
포토레지스트 마스크(114)는 다른 n 디바이스 영역 또는 n 디바이스 영역(81)의 다른 부분에서 쇼트 게이트 p 채널 FET의 소스, 드레인 및 간섭 채널용으로 예정된 위치 상에 추가 오픈 공간 [개공(115)의 일부일 수 있거나, 개공(115)로 분리될 수 있음]을 갖는다. 마스크(114)는 다른 p 디바이스 영역 또는 p 디바이스 영역(61)의 다른 부분에서 쇼트 게이트 n 채널 FET의 소스, 드레인 및 간섭 채널용으로 예정된위치 상에 전체 웨이퍼 일부를 덮는다.
로컬 스레숄드 주입은 비소 이온(116)을 개공(115)에 의해 노출된 산화물층(109)의 일부를 통해 n 디바이스 영역(81) 내로 주입시킴으로써 롱 게이트 p 채널 FET(80)용으로 행해져, n+ 스레숄드 바디 영역(89)를 한정한다. 비소 주입의 평균 깊이는 스레숄드 바디 영역(89)의 측벽 크기 전체에서 거의 일정하다. 비소 주입 에너지 및 도조는 제조 프로세스의 끝에서 영역(89)의 네트 도펀트 농도가 3 ×1016- 3 ×1017atoms/㎤ , 전형적으로 1.3 ×1017atoms/㎤ 이도록 선택된다.
비소 이온(116)은 동시에 포토레지스터 마스크(11)에서 추가 오픈 공간을 통해 모든 다른 n 디바이스 영역 또는 n 디바이스 영역(81)의 모든 다른 부분의 표면 부분 내로 주입된 불랭킷으로, 쇼트 게이트 p 채널 FET의 스레숄드 전압을 조정한다. 따라서, 쇼트 게이트 n 채널 FET 에서와 같이, 쇼트 게이트 p 채널 FET에서의 스레숄드 조정 도핑은 전체 채널 영역 전체에 연장한다. 유사하게, 쇼트 게이트 p 채널 FET는 롱 게이트 p 채널 FET(80)과 거의 동일하게 조정된 스레숄드 전압을 갖는다. 포토레지스트 마스크(114) 및 산화물층(109)는 제거되어, 스레숄드 주입 단계를 완성한다.
실리콘 산화물의 게이트 유전체층(118)은 노출된 모노실리콘에 따라 열적으로 성장된다. 폴리실리콘층은 웨이퍼 상부 상에 증착된다. 폴리실리콘은 마스크(도시하지 않음)되고, 예치되어, 길이가 약 2㎛인 폴리실리콘 게이트 전극(69 및 91)을 형성한다. 최소 특성 크기와 거의 통일한 길이가 0.7㎛인 폴리실리콘 게이트 전극(도시하지 않음)은 쇼트 게이트 n 채널 및 p 채널 FET의 웨이퍼 면적의 일부 상에 동시에 형성된다. 실리콘 산화물의 얇은 밀봉층(119)는 게이트 전극(69 및 91) 및 다른 게이트 전극상에 열적으로 성장된다. 제12i도는 이 시점에서의 구조물을 도시한다.
제12j도에서, 비정밀 포토레지스트 마스크(121)은 웨이퍼 상에 형성되어, p 채널 FET(80)의 위치를 노출시키고, n 채널 FET(60)의 위치를 덮는다. 포토레지스트 마스크(121)은 유사하게 쇼트 게이트 p 채널 FET의 위치를 노출시키고, 쇼트 게이트 n 채널 FET의 위치를 덮는다.
포토레지스터(121), 펄드 산화물(96), 게이트 전극(91) 및 주입 보호로서 전극(91)의 축을 따라 밀봉 산화물(119)의 일부의 결합을 사용하면, 붕소 이온(122)는 게이트 산화물(118)을 통해 디바이스 영역(81)의 비보호 부분내로 주입된다. 붕소 주입 에너지 및 도즈는 상부 반도체 표면을 따라 p 연장부(84 및 86)의 네트 도펀트 농도가 제조 프로세스의 끝에서 3 ×1017- 3 ×1018atoms/㎤ , 전형적으로 1 ×1018atoms/㎤ 이도록 선택된다.
붕소 이온(122)는 다른 n 디바이스 영역 또는 n 디바이스 영역(81)의 다른 부분 내로 동일 방식을 동시에 주입되어, 쇼트 게이트 p 채널 FET 의 소스 및 드레인용으로 한쌍의 측벽으로 분리된 p+ 연장부(도시하지 않음)을 한정한다. 쇼트 게이트 p 채널 FET의 스레숄드 조정 채널은 2개의 p+ 연장부 사이에 연장한다. 마스크(121)은 계속해서 제거된다.
다른 비정밀 포토레지스트 마스크(123)은 웨이퍼 상에 형성되어, n 채널 FET(60)의 위치를 노출하고, p 채널 FET(80)의 위치를 덮는다. 제12k도를 참조하라. 또, 포토레지스트 마스크(123)은 쇼트 게이트 n 채널 FET의 위치를 노출시키고, 쇼트 게이트 p 채널 FET의 위치를 덮는다.
포토레지스터(123), 필드 산화물(96), 게이트 전극(69) 및 주입 보호로서 전극(69)의 측을 따라 밀봉 산화물(119)의 일부의 결합을 사용하면, 인 이온(124)는 게이트 산화물(118)을 통해 p 디바이스 영역(61)의 비보호 부분내로 주입되어, n 채널 FET(60)의 소스 및 드레인용 프로세서 n+ 연장부(64 및 76)을 한정한다. 인 주입 에너지 및 도즈는 제조 프로세서의 끝에서 n+ 연장부(64 및 76)의 네트 도펀트 농도가 소스 연장부(64)용으로 제공된 영역 내에 있도록 선택된다. 즉, 연장부(64 및 76)은 3 ×1017- 3 ×1018atoms/㎤ , 전형적으로 1 ×1018atoms/㎤의 최종 네트 표면 도펀트 농도에 도달한다.
인 이온(124)는 다른 p 채널 영역 또는 n 디바이스 영역(61)의 다른 부분 내로 동일 방법으로 동시에 주입되어, 쇼트 채널 n 채널 FET의 소스 및 드레인용 한쌍의 측벽으로 분리된 n+ 연장부(도시하지 않음)를 한정한다. 쇼트 채널 n채널 FET 의 스레숄드 조정 채널은 이들 2개의 n+ 연장부 사이에 연장한다.
포토레지스트 마스크(123)을 제거한 후, 저온 산화물층은 구조물의 상부에 동각으로 증착된다. 저온 산화물은 이방성으로 예치되어, 게이트 전극(69)의 소스 및 드레인 측에 따라 산화물 측벽 스페이서(71 및 78)을 형성한다. 산화물층(93 및 94)는 동시에 게이트 전극(91)의 소스 및 드레인측에 따라 형성된다. 또, 산화물 측벽 스페이서(도시하지 않음)는 쇼트 게이트 FET의 게이트 전극의 소스 및 드레인 측에 따라 동시에 형성된다. 스페이서(71, 78, 93 및 94) 및 다른 측벽 스페이서는 밀봉 산화물(119)보다 측벽 방향으로 상당히 두껍다. 제12l도는 이 단계에서의 구조물을 도시한다. 게이트 산화물(118)의 나머지는 쇼트 게이트 FET의 게이트 유전체층(도시하지 않음)과 함께 게이트 유전체층(68 및 90)을 구성한다.
비정밀 포토레지스트 마스크(125)는 구조물 상에 형성되어, n 채널 FET(60)을 노출하고, p채널 FET(60)을 덮는다. 제12m도를 참조하라, 포토레지스트 마스크(125)는 쇼트 게이트 n채널 FET를 동시에 노출시키고, 쇼트 게이트 p 채널 FET를 덮는다.
포토레지스터(125), 필드 산화물(96), 게이트 전극(69) 및 주입 보호로서 스페이서(71 및 78)의 결합을 사용하면, 비소 이온(126)은 p 디바이스 영역(61)의 노출된 영역 내로 높은 조제로 주임되어, FET(60)의 소스 및 드레인의 n++ 메인 부분(63 및 75)를 한정한다. 비소 주임 에너지 및 도즈는 프로세스 제조의 끝에서 n++ 메인 부분(63 및 65)의 네트 도펀트 농도가 메인 소스 부분(63)용으로 제공된 범위 내에 있도록 선택된다. 즉, 메인 부분(63 및 65)는 3 ×1018- 3 ×1020atoms/㎤, 전형적으로 1 ×1020atoms/㎤의 최종 네트 표면 도펀트 농도에 이른다.
비소 이온(126)은 다른 p 디바이스 영역 또는 p디바이스 영역(61)의 다른 부분 내로 동일방식으로 동시에 주입되어, 쇼트 게이트 n 채널 FET의 소스 및 드레인용 한쌍의 측벽으로 분리된 n++ 메인 부분(도시하지 않음)을 한정한다. 또, 게이트 전극(69) 및 쇼트 게이트 n 채널 FET의 게이트 전극은 비소 주입시 n-형으로 고농도 도핑된다.
포토레지스트 마스크(125)를 제거한 후, 실리콘 산화물의 얇은 밀봉층은 노출된 실리콘 면적의 상부 표면에 따라 열적으로 성장된다. 따라서, 밀봉 산화물층(77 및 96)는 제12n도에 도시한 바와 같이 폴리실리콘 게이트 전극(69)의 상부를 따라 형성된다. 밀봉 산화물층(도시하지 않음)은 쇼트 게이트 FET의 폴리실리콘 게이트 전극의 상부를 따라 동시에 형성된다.
비정밀 포토레지스트 마스크(127)은 n 채널 FET(60)상에 형성되어, p 채널 FET(80)을 노출시킨다. 또, 포토레지스트 마스크(127)은 쇼트 게이트 p 채널 FET를 노출시켜, 쇼트 게이트 n 채널 FET를 덮는다.
포토레지스터(127), 필드 산화물(96), 게이트 전극(91) 및 주입 보호로서 스페이서(93 및 94)의 결합을 사용하면, 붕소 이온(128)은 밀봉 산화물을 통해 높은 조제로 n 디바이스 영역의 보호되지 않은 부분 내로 주입되어, FET(60)의 소스 및 드레인의 p++메인 부분(83 및 85)를 한성한다. 붕소 주입 에너지 및 도즈는 프로세스 제조의 끝에서 상부 반도체 표면에 따라 p++메인 부분(83 및 85)의 네트 도펀트 농도가 3 ×1010- 3 ×1020atoms/㎤, 전형적으로 1 ×1020atoms/㎤이도록 선택된다.
붕소 이온(128)은 다른 n 채널 영역 또는 n 디바이스 영역(81)의 다른 부분내로 동일 방법으로 동시에 주입되어, 쇼트 채널 p 채널 FET의 소스 및 드레인용으로 한쌍의 측벽으로 분리된 p++메인 부분을 한정한다. 또, 게이트 전극(91) 및 쇼트 게이트 p 채널 FET의 게이트 전극은 이 붕소 주입시 p-형이 고농도로 도핑된다.
CMOS 구조물 제조의 완성에서, 포토레지스트 마스크(127)은 제거된다. LDD 롱 게이트 FET(60 및 80)용 최종 구조물은 기본적으로 제10a도의 구조물이다. 상보 LDD 쇼트 게이트 FET의 예는 후술한 제13도 및 제14도에 도시되어 있다.
저온 산화물층(도시하지 않음)은 구조물의 상부에 증착되고, 상부 유전체 표면을 평탄화하기 위해 환류한다. 환류시, 영역(63, 64, 67, 75, 76, 83-86 및 89)는 제10a도에 도시된 위치로 확장한다. 또, 쇼트 게이트 FET용 소스 및 드레인의 다양한 부분은 저온 산화물 환류시 최종위치로 크게 확장한다. 모든 비활성화된 p-형 및 n-형 도펀트는 활성화된다. 이렇게 해서, 스레숄드 채널 부분(66 및 88)은 롱 게이트 FET(60 및 80)용으로 형성되고, 스레숄드 조정 도핑은 결과적으로 2개의 쇼트 게이트 FET의 전체 채널에 제공된다. 금속화(도시하지 않음) 및 패시베이션(도시하지 않음)은 환류 후 행해진다.
제10도의 프로세스에서 특징화된 파라메터의 수 값은 0.7㎛인 최소 특성 크기 및 게이트 길이에 예시적으로 적용한다. FET(60 및 80)에 사용된 예시적인 프로세스는 다른 최소 특성 크기 이하(또는 이상)이 미리 측정될 수 있다. 그 다음, 크기를 포함하는 프로세스 파라메터의 수 값은 대강 측정된다.
제13도는 최소 게이트 길이의 증가 모드 LDD n 채널 절연 게이트 FET(130)이 롱 게이트 n 채널 FET(60)용으로 활용되는 예를 도시한다. 쇼트 게이트 n 채널 FET(130)은 (a) n++ 메인부분(133) 및 더 저농도로 도핑된 n+ 연장부(134)로 형성된 소스 영역 및 (b) n++ 메인 부분(135) 및 더 저농도로 도핑된 n+ 연장부(136)로 형성된 드레인 영역을 갖는다. p 디바이스 영역(61)에서, n+드레인 연장부(136)은 n 채널 FET(130)의 소스와 드레인 영역 사이에 연장하는 p+스레숄드 바디 영역에 위치한 표면 채널 영역(137)에 의해 n+ 소스 연장부(134)와 측벽으로 분리된다.
실리콘 산화물 게이트 유전체층(140)은 n++ 폴리실리콘 게이트 전극(141)과 쇼트 게이트 n 채널 FET(130)에서의 그로발 스레숄드 조정 채널을 수칙으로 분리한다. 제13도에 수평으로 측정된 폴리실리콘 게이트 전극(141)의 길이는 여기에서 최소 특성 크기인 약 0.7㎛이다. n++ 메인 소스 드레인 부분(133 및 135)를 한정하는데 사용된 실리콘 산화물 유전체 스페이서(143 및 144)는 게이트 전극(141)의 소스 및 드레인 측을 따라 위치된다. 실리콘 산화물 밀봉층(145)는 전극(141)의 상부를 따라 제공된다.
제14도는 최소 게이트 길이의 증가 모드 LDD p 채널 절연 게이트 FET(150)이 p-에피택셜층(82)에 형성된 n 디바이스 영역(151)에 형성되는 예를 도시한다. 필드 산화물(96) 및 에피택셜층(82)의 일부는 n 디바이스 영역(151)과 FET(80)용으로 사용된 디바이스 영역(81)을 측벽으로 분리한다. 쇼트 게이트 p 채널 FET(150)은 (a) p++ 메인 부분(153) 및 더 저농도로 도핑된 p+ 연장부(154)로 형성된 소스 영역 및 (b) p++ 메인 부분(135) 및 더 저농도로 도핑된 p+ 연장부(156)으로 형성된 드레인 영역을 갖는다. n 디바이스 영역(151)에서, p+ 드레인 연장부(156)은 p 채널 FET(150)의 소스와 드레인 영역 사이에 연장하는 n+ 스레숄드 바디 영역(158)에 위치한 표면 채널 영역(157)에 의해 p+ 소스 연장부(154)와 측벽으로 분리된다.
실리콘 산화물 게이트 유전체층(160)은 p++ 폴리실리콘 게이트 전극(161)과 쇼트 게이트 p 채널 FET(150)에서의 그로발 스레숄드 조정 채널 영역(157)과 수직으로 분리한다. n 채널 FET(130) 의 게이트 전극(141)에서와 같이, 제14도에 수평적으로 측정된 p 채널 FET(150)의 폴리 실리콘 게이트 전극(161)의 길이는 약 0.7㎛이다. n++ 메인 소스/드레인 부분(153 및 155)를 한정하는데 사용된 실리콘 한화물 유전체 스페이서(163 및 164)는 게이트 전극(141)의 소스 및 드레인 축을 따라 위치되낟. 실리콘 산화물 밀봉층(165)는 전극(161)의 상부를 따라 덮는다.
LDD 절연 게이트 FET에서, 채널 길이 Lc는 적합한 관계에 따라 게이트 길이 L로부터 결정된다.
여기에서, dJLDD는 (저농도로 도핑된) 소스/드레인 연장부의 깊이이다. 제10도-제14도에서 FET용으로 제공된 전형적인 수 파라메터에 대해. dJLDD는 약 0.2㎛이다. 따라서, 2㎛ 게이트 길이의 통 게이트 FET(60 및 80)의 채널 길이 L은 약 1.7㎛이다. 0.7㎛ 최소 게이트 길이에 대해, 쇼트 게이트 FET(130 및 150)은 약 0.4㎛의 최소 제조가능한 채널 길이를 갖는다.
컴퓨터 시뮬레이션은 본 발명의 토컬 스레숄드 조정 도핑에 제공된 LDD를 포함하는 소스/드레인, 도펀트 프로파일 및 스레숄드 전압값은 0.7㎛ 최소 특성 크기의 전형적인 측정 제조 프로세스에 적용한다. 컴퓨터 시뮬레이션은 상기 나타난 성늉 결과를 완전히 확인한다.
본 발명의 롱 게이트 n 채널 FET를 시뮬레이팅하는데 환용된 게이트 길이는 2㎛이다. 비교 목적용으로, 시뮬레이션은 본 발명의 롱 게이트 n 채널 FET와 동일 게이트 길이(2㎛)를 갖는 기준 LDD n 채널 절연 게이트 FET에서 행해지지만, 토컬 스레숄드 조정 도핑보다 그로발 스레이숄드 조정 도핑에 제공된다. 이 롱 게이트 n 채널 기준 트랜지스터는 기본적으로 제4도의 LDD FET(30)의 롱 채널 성취로 구성된다. 추가 비교 목적용으로, 또 시뮬레이션은 여기에서 0.7㎛인 최소 게이트 길이의 기준 LDD n 채널 절연 게이트FET에 행해진다. 기준 쇼트 게이트 FET는 기본적으로 LDD FET(30)의 최소 게이트 길이 성취로 구성된다.
컴퓨터 시뮬레이션은 Techuology Modeling Associaces로부터 사용가능한 Mediei Two-Dimensional Semiconductor Device Simulation Program, vols. 1 및 2로 처리된다. 시뮬레이션은 5㎛의 깊이로 연장한다. 이것은 드레인 항복 전암까지 디바이스 동작을 나타내고, 드레인 항복 전압을 포함하기 충분하다.
본 발명의 롱 게이트 n 채널 FET에서 트컬적으로 적용되고, 기준 n 채널 FET에서 그로발 적으로 적용된 스레숄드 조정 도핑은 상부 반도체 표면에서 최대 도펀트 농도를 갖는 가우시안 수직 프로파일을 갖도록 가정된다. 또, 소스/드레인 영역의 메인 부분 및 더 저농도로 도핑된 연장부의 수직 도펀트 프로파일은 상부 표면에서 최대 도펀트 농도를 갖는 가우시안이도록 n 채널 기준 FET(제4도)용 웰(21)에 대응하는 p 웰은 상부 반도체 표면에서 발생하는 최대 도펀트 농도를 갖는 가우시안 수직 도펀트 프트파일을 갖는다. 기초가 되는 반도체 물질은 균일하게 도핑된다고 가정한다.
메디치 증가된 표면 이동도 모델 SPFMOB2는 저 전계에서 농도 외영역 이동도 모델 CONMOB 및 고 전계에서 필드의 영역 이동도 모델 FLDMMOB에 대해 사용된다. 농도 의영역 재결합법칙은 시뮬레이션에 사용된다. 충격 이온화 발생은 밴드-밴드 터널팅과 함께 모든 시뮬레이션에서 턴온된다. 몇가지 변형 실행은 밴드-밴드 터널팅의 영역재/무제가 고려된 파라메터 값의 범위에 대해 어떤 중요한 성능 차의 원인이 됨을 표시한다.
모든 FET 구조물의 그리드는 중요한 전자 환성화의 영역의 정확한 설명에 대해 수동적으로 설계된다. 각 그리드는 2,500-5,000 노드를 갖는다. 2개의 캐리어 시뮬레이션 모델은 도핑의 단일 자동 재그리딩을 갖는 모든 시뮬레이션에 활용된다. 시뮬레이션의 실제 사실은 전위 분배의 3차원 폴로링은 사용하여 정규 전압 풍지 간격에 체크된다.
본 롱 게이트 n 채널 FET의 시뮬레이션에서 조사된 스레숄드 채널 부분에 수직으로 대응하는 게이트 부분의 길이 LT의 주요값은 약 0.5㎛이다. 편의상, 길이 LT는 스레숄드 게이트 길이로서 여기에 칭해진다. 제12g도 및 제12l도에서, 스레숄드 게이트 길이 LT는 게이트 전극(69)의 위치를 덮는 개공(112)의 일부의 길이-즉, 포토레지스트 마스크(112)의 좌측 각에서 전극(89)의 우측각까지의 거리이다. 시뮬레이션에서 조사된 롱 게이트 n 채널 FET의 게이트 전극의 길이 L이 2㎛이기 때문에, 메인 채널 부분에 수직으로 대응하는 게이트 부분은 약 1.5㎛의 길이 IN은 갖는다. 소정의 시뮬레이션에서, 스레숄드 게이트 길이 LT는 시뮬레이션에서 롱 게이트 n 채널 FET의 0이상의 정확한 값에서 2㎛ 게이트 이하의 정확한 값까지 변경된다.
상술한 것과 후술한 것을 제외하고, 시뮬레이션에서 기준 롱 게이트 및 쇼트 게이트 n 채널 FET를 한정하는 파라메터의 값은 본 발명의 롱 게이트 n 채널 FET를 한정하는 파라메터의 값과 각각 동일하다. 다음 수값은 시뮬레이션에서 사용된다.
상부 표면에서의 스레숄드 조정 도펀트 농도 = 1.3 ×1017atoms/㎤,
(스레숄드 조정 도핑에 의해 제공된 추가 도펀트 농도가 p웰 도펀트 농도와 거의 동일한 위치에서의)스레숄드 조정 도핑의 깊이 = 0.3㎛
상부 표면에서의 p 웰 도펀트 농도 = 5 ×1016atoms/㎤,
(p 웰 도핑에 의해 제공된 추가 도펀트 농도가 배경 도펀트 농도와 거의 동일한 위치에서의) p 웰의 깊이 = 1.5㎛
상부 표면에서 LDD 드레인/소스 연장부의 도펀트 농도 = 1 ×1018atoms/㎤,
LDD 소스/드레인 연장부의 깊이 = 0.2㎛
상부 표면에서 메인 소스/드레인 부분의 도펀트 농도 = 1 ×1020atoms/㎤,
소스/드레인 pa 접합의 깊이 = 0.2㎛(LDD 소스/드레인 연장부의 깊이보다 정확하게 약간 더 큰 1 숫자 정확성에 대한)
p 웰 이하의 반도체 물질의 배경 도펀트 농도 = 5 ×1014atoms/㎤,
소스/드레인(FET) VHR = 0.5㎛,
가우시안 도펀트 프로파일용 회전 계수 = 0.75,
인터페이스 고정된 전하 밀도 = 1 ×1010기본 전하/㎤,
저 도펀트 농도에서 재결합 발생 수명 = 전자 및 홀용 0.1 ㎲, 및
농도 도펀트 재결합 법칙에서의 메디치 파라메터 NSRHN= 4 ×1017atoms/㎤,
모드 다른 물질 파라메터는 이들 메디치 결합 값으로 설정된다.
제15.1도는 총 게이트 길이 L이 약 2㎛이고, 스레숄드 게이트 길이 LT가 0.5㎛["2㎛/0.5㎛ n 채널 FET(60"]인 로컬 스레숄드 조정 롱 게이트 n 채널 FET(60)의 도펀트 농도 프로파일의 3차원 컴퓨터 표시를 도시한다. 제15.2도는 그로발 스레숄드 조정된 롱 게이트(2㎛) n 채널 기준 FET의 도펀트 농도 프로파일용으로 대응하는 3차원 컴퓨터 표시를 도시한다.
채널 길이 방향으로 2㎛/0.5㎛ 채널 FET(60)의 상부 반도체 표면에 따른 도펀트 농도 프로파일의 2차원 컴퓨터 표시는 제16.1도에 도시되어 있다. 아이템 M은 메인 채널 부분(65)의 도펀트 농도가 평평(일정)한 영역을 표시한다. 아이템 T는 스레숄도 채널 부분(66)의 도펀트 농도가 평평한 영역을 표시한다.
제16.2도는 2㎛/0.6㎛ 채널 FET(60)의 메인 바디 영역(61) 및 스레숄드 바디 영역(67)을 통해 수직 도펀트 프로파일의 2차원 컴퓨터 표시를 도시한다. 특히, 제16.2도의 바디 영역(61 및 67)용 도펀트 프로파일은 제16.1도에서 영역 M 및 T를 통해 각각 위해진다.
스레숄드 전압 시뮬레이션은 본 발명의 로컬 스레숄드 조정 n 채널 FET에서 행해지므로, 이를 스레숄드 전압을 결정하고, 스레숄드 전압 VT가 얼마나 스레숄드 게이트 길이 LT를 변경시키는를 억세스한다. 제17.1도는 총 게이트 길이 L이 2㎛인 롱 게이트 n 채널 FET의 시뮬레이션에서 0.1V의 드레인 전압 VD에서의 게이트 길이 VG를 얼마나 변경시키는지를 표시한다. 게이트 전압 VG및 드레인 전압 VD를 포함하는 모든 시뮬레이션에서, 소스 전압 VS는 제료로, 게이트-소스 전압 VDS 및 드레인-소스 전압 VDS가 각각 게이트 전압 VG및 드레인 전압 VD와 동일하다. 드레인 전류 ID는 제17.1도에서 선형 스케일로 표시된다. 제17.2도에서, 전류 ID는 대수 스케일로 표시된다.
제17.1도 및 제17.2도의 시뮬레이션(공동으로, "제17도")은 0-2㎛의 범위에서 스레숄드 게이트 길이 LT의 다양한 값으로 행해진다. 제로 스레숄드 채널 길이의 ID-VG곡선은 (로컬 또는 그로발) 스레숄드 조정 주입이 기본적으로 없는 n 채널 FET를 표시한다. 2㎛의 스레숄드 게이트 길이의 ID-VG곡선은 그로발 스레숄드 조정 도핑을 갖는 롱 게이트 n 채널 기준 FET를 표시한다. 제17도에서의 다른 ID-VG곡선은 스레숄드 게이트 길이 LT의 다른 값으로 로컬 스레숄드 조정된 n 채널 FET(60)의 다양한 성취를 표시한다. 2㎛/0.5㎛ 롱 n 채널 FET(60)의 ID-VG곡선은 제17도에서 원으로 표시된다.
제17도의 스레숄드 전압 VT는 제로 게이트 전압으로 떨어진 각 ID-VG곡선의 최대 슬 부분을 의삽함으로써 결정된다. 이것은 수레숄드 조정 도핑이 없는 롱 게이트 n 채널 FET용 0.3V에서 그로발 스레숄드 조정 도핑을 갖는 롱 게이트 n 채널 기준 FET용 0.7V까지의 범위에 걸치는 VT값을 산출한다. 본 발명의 롱 게이트 n 채널 FET 각각은 스레숄드 채널 길이 LT가 증가할 때 증가하는 스레숄드 전압 VT를 갖는 이들 2개의 최고값 사이의 VT값을 갖는다. 제17.1도의 VT라인에 의해 표시한 바와 같이, 2㎛/0.5㎛ n 채널 FET(60)은 약 0.65 V의 스레숄드 전압을 갖는다.
중요하게, 스레숄드 전압 VT는 길이 LT가 제로에서 0.8㎛ 근처의 값으로 증가할 때, 스레숄드 게이트 길이 LT를 크게 변경시킨다. 길이 LT가 0.5㎛보다 더 크면, 스레숄드 전압 VT는 증가하는 LT를 약하게 변경시킨다. 이것은 채널 영역의 일반적으로 제공된 최소 LT값보다 더 작은 부분만이 전체 FET를 턴오프하기 위해 비도전성일 필요가 있는 본 발명의 모델링과 일관된다. 스레숄드 게이트 길이 LT의 최소값은 그로발 스레숄드 조정 도핑을 갖는 쇼트 게이트 n 채널 FET의 최소 제조가능한 채널 길이 근처가 되도록 기대된다. 특히, 최소 스레숄드 게이트 길이 LT의 안정값은 롱 게이트 및 쇼트 게이트 FET를 제조하는데 사용된 제조 프로세스의 최소 특성 크기의 약 75%이다.
제17.2도의 대수학 TD스케일은 더 큰 정확성을 갖는 VT값을 추출하는데 사용된다. 제17.2도에서 스레숄드 전압 VT는 드레인 전류 TD가 2 ×10-7A/cm과 동일한 때의 VG값으로 결정된다. 본 방법에 따라 결정된 VT값은 제17.1도의 외삽 기술에 의해 결정된 것과 매우 가깝다.
제18도에서 제17도의 VT데이타는 스레숄드 게이트 길이 LT의 기능으로서 스레숄드 시프트 ΔVT의 형태로 도시된다. 또, 제18도는 제17도에 도시되지 않은 어떤 VT샘플 포인트를 포함한다. 스레숄드 시프트 ΔVT가 제18도에서 제로인 선택된 기준성점은 LT값이 0.7㎛이다.
제18도에 도시한 바와 같이, 스레숄드 시프트 ΔVT는 ΔVT-LT곡선이 구부러지는 0에서 약 0.3-0.4㎛까지 스레숄드 게이트 길이 LT를 증가시킴에 따라 선명하게 증가한다. ΔVT-LT곡선의 협외에, 스레숄드 시프트 ΔVT는 길이 LT가 증가함에 따라 느리게 증가한다.
본 발명의 롱 게이트 FET의 제조에서, 스레숄드 게이트 길이 LT의 값이 결정된 마스크엣지[예를 들면, 제12g도에서 포토레지스트 마스크(111)의 우측 엣지]의 위치에서 반드시 작은 배치 에러가 영역재한다. 배치 에러가 ±0.1㎛와 동일함은 가정한다. 제조 프로세스의 스레숄드 게이트 길이 LT의 공칭값이 LT가 약 0.2㎛인 제18도에서 ΔVT-LT가곡선의 가파른 부분의 중간 근처에 있을 경우, = 0.1㎛ 배치 에러의 영역재는 배치 에러의 최대 값에서 FET의 약 0.2V의 비교적 큰 VT차를 형성한다.
한편, ΔVT-LT가곡선의 휨 이외의 정확한 값으로 공칭 스레숄드 게이트 길이 LT를 선택함으로써, = 0.1㎛ 배치 에러의 최대 값에서 FET의 VT차는 아주 작다. 예를 들면, 스레숄드 전압 VT가 0.65 V와 동일한 0.5㎛의 공칭 LT에서, 배치 에러의 최대값에서 FER의 전압 VT의 차는 단지 0.03V이다. 이것은 일반적으로 생산 짐적 회로 제조 프로세스에 견디도록 충분히 작다.
관점의 제조가능한 점으로부터, 스레숄드 게이트 길이 LT의 최소값은 FET 제조 프로세스의 최소 특성 크기보다도 제12g도에서 마스크(11)의 우축 엣지를 결정하는데 사용된 포토리스그래픽 장치의 맞춰 찍기 배치(즉, 미스얼라이런트)에 의해 결정된다. 표시한 바와 같이, 최소 특성 크기는 일반적으로 최대 마스크 맞춰 찍기 미스얼라이던트의 몇배이다. 예를 들면, 0.1 V의 VT변경을 견딜 수 있을 경우, 스레숄드 전압은 제18도의 양호한 공칭값의 좌측에서 공칭 VT값을 선택함으로써 감소될 수 있다. 본 발명의 롱 게이트 n 채널 FET는 최소 게이트 길이의 n 채널 FET보다 스레숄드 전압이 더 작다.
제19.1도 및 제19.2도는 로컬 스레숄드 조정된 2㎛/0.5㎛ N 채널 FET(60) 및 그로발 스레숄드 조정된 2㎛ n 채널 기준 FET의 평행에서(전압 VG 및 VD는 제로이다)전기 전위의 3차원 컴퓨터 표시를 도시한다. 2㎛/0.5㎛ n 채널 FET(60)의 슬레숄드 채널 부분(66)의 전위는 2㎛ n 채널 기준 FET의 채널 영역(13)에서의 전위와 동일한 낮은 값에 이른다. 결과적으로 스레숄드 채널 부분(66)은 전류를 2㎛/0.5㎛ FET(60)의 소스와 드레인 영역 사이에서 이동하는 것을 방해한다.
제19.1도 내지 제19.2도의 비교를 도시한 바와 같이, 2㎛/0.5㎛ n 채널 FET(60)의 메인 채널 부분의 전위는 2㎛ n 채널 기준 FET의 채널(13)에서의 전위보다 상당히 길다. 메인 채널 부분(65)는 채널(13)보다 도전체에 다 근접하게 된다. 게이트 전압 VG가 VT를 초과할 때, 따라서, 2㎛/0.5㎛ n 채널 FET(60)은 2㎛ 채널 기준 FET보다 작은 선형 영역 온 저항을 갖는다. 또 후술하는 바와 같이, 감소된 온 저항을 로컬 스레숄드 조정된 2㎛/0.5㎛ n 채널 FET(60) 그로발 스레숄드 조정된 2㎛ n 채널 기준 FET보다 더 양호하게 스위치시킨다.
제20.1도 및 제20.2도는 2㎛/0.5㎛ n 채널 FET(60) 및 2㎛ n 채널 기준 FET의 5V의 드레인 전압에서의 텐 온/턴 오프 목성을 각각 도시한다. 제20.1도에서, 드레인 전류 ID는 게이트 전압 VG의 기능으로서 선형적으로 도시된다. 전류 ID는 제20.2도에서 게이트 전압 VG의 기능으로서 대수학적으로 도시된다.
제20.1도 및 제20.2도(공동으로, "제20도")가 도시한 바와 같이, 드레인 전류 ID는 2㎛ n 채널 기준 FET용 보다 2㎛/0.5㎛ n 채널 FET(60)용의 약한 반전 및 알맞은 반전에서 게이트 전압 VG를 증가시킴에 따라 더 금속하게 증가한다. 즉, 로컬 스레숄드 조정된 2㎛/0.5㎛ FET(60)은 낮은 선형 범위 온 저항 및 결과책으로 다른 그로발 스레숄드 조정 비교가능한 기준 FET보다 큰 턴은 가파름을 갖는다. 이것은 2㎛/0.5㎛ FET(60)을 더 급속하게 빠르게 전도를 채우기 위해 스위치시킨다.
턴 오프 특성은 감소하는 게이트 전압 VG를 단지 포함한다. 따라서, 2㎛/0.5㎛ n 채널 FET(60)은 도 롱 n 채널 기준 FET보다 더 큰 턴 오프 가파름을 가지므로, 2㎛/0.5㎛ FET(60)을 다른 비교가능한 기준 FET보다 더 급격하게 스위치 오프시킨다. 본 발명의 로컬 스레숄드 조정 n 채널 FET의 턴 온/턴 오프 특성의 향상은 턴 온/턴 오프 과도 현상을 감소시킨다. 스위칭 속도는 증가한다.
제21도에서, 제20도의 ID-VG데이타는 게이트 전압 VG의 기능으로서 2㎛ n 채널 기준 FET의 드레인 전류 ID에 대한 2㎛/0.5㎛ FET(60)의 드레인 전류 ID의 비를 도시하는데 사용된다. 또, 상호 도전성 gM은 게이로 전압 VG의 기능으로서 2㎛/0.5㎛ FET(60) 및 2㎛ n 채널 기준 FET으로 계산된다. 그 다음, gM데이타는 제20도의 ID데이타와 결합되어, 2㎛ n 채널 기준 FET의 gM-ID값에 대한 2㎛/0.5㎛ n 채널 FET(60)의 gM-ID값의 비를 계산한다. 또, 이 데이타는 전압 VG의 기능으로서 제21도에 표시된다.
제21도는 2㎛/0.5㎛ n 채널 FET(60)이 드레인 전류 ID를 0.8V에서 1.5V까지의 약한- 알맞은 반전에서 롱 게이트 n 채널 기준 FET의 2배 이상(4배까지 증가한다) 제공하는 것을 도시한다. 한편, 상호 도전성-전류값 비는 이 약한-알맞은 반전 영역에 걸쳐 0.8 근처에 영역제한다. 다시 말하면, 2㎛/0.5㎛ n 채널 FET(60)에 의해 설명한 바와 같이 본 발명의 로컬 스레숄드 조정 n 채널 FET는 gM-ID값을 중요하게 떨어뜨리지 않고 드레인 전류 ID의 중요한 향상을 제공한다. 이것은 약한 반전 및 /또는 알맞은 반전에서 동작하도록 예정된 저전력 fet에서 로컬 스레숄드 조정 도핑의 사용을 조정한다.
제22.1도 및 제22.2도는 각각 2㎛/0.5㎛ n 채널 FET(60) 및 2㎛ n 채널 기준 FET용으로 0.75 V에서 1.5 V까지 범위를 정하는 게이트 전압 VG의 다양한 값으로 약한 반전 및 알맞은 반전에서 드레인 전압 VD를 변경시킨다. 제22.1도 및 제22.2도가 도시한 바와 같이, 로컬 스레숄드 조정된 2㎛/0.5㎛ FET(60)은 약한 반전-알맞은 반전 영역의 모든 VG값에서 그로발 스레숄드 조장 2㎛ 기준 FET보다 더 큰 드레인 전류를 갖는다. 따라서, 본 발명의 로컬 스레숄드 조정 도핑은 그로발 스레숄드 조정 도핑을 갖는 다른 비교가능한 롱 게이트 FET에 관련된 스레숄드 동작 근처에 기본 향상을 제공한다.
제22.3도에서 0.5 V - 1.5 V의 범위를 정하는 VG양단에 약한 반전 및 알맞은 반전에서 드레인 전압 VG에 대한 드레인 전류 ID의 변화는 약 0.7㎛의 최소 제조가능한 게이트 길이를 갖는 그로발 스레숄드 조정된 쇼트 게이트 n 채널 기준 FET용으로 도시된다. 시뮬레이션은 쇼트 게이트 n 채널 기준 FET의 0.6 V 스레숄드 전압을 산출한다. 기대한 바와 같이, 쇼트 게이트 기준 FET는 2㎛/0.5㎛ n 채널 FET(60)보다 약한 반전 및 알맞은 반전에서 더 큰 드레인 전류를 갖는다. 그러나, 쇼트 게이트 n 채널 FET의 포화 영역에서 ID-VD곡선의 기울기는 2㎛/0.5㎛ n 채널 FET(60)용 ID-VD곡선의 포화 영역 기울기 보다 각각 더 크다. 따라서, 쇼트 게이트 n 채널 기준 FET는 2㎛/0.5㎛ n 채널 FET(60)보다 낮은 포화 저항을 갖고, 전암 게인만큼 달성할 수 없다.
제23도는 드레인 전류 ID가 2㎛/0.5㎛ n 채널 FET(60) 및 2㎛/0.5㎛ n 채널 FET의 5V 게이트 전압에서 강한 반전으로 드레인 전압 VD를 변경시키는 것을 도시한다. 강한 반전에서, 드레인 전류 ID는 포화 레벨에 있고, 드레인 항복점 아래에 드레인 전압 VD를 증감시킴에 따라 약간 증가한다. 제23도에 도시한 바와 같이, 2㎛/0.5㎛ n 채널 FET(60)은 다른 동가 2㎛/0.5㎛ n 채널 FET보다 강한 반전에서 상당히 나온 전류 구동을 갖는다. 드레인 포화 전류 IDsot2㎛/0.5㎛ n 채널 FET(60)보다 약 1/3 더 많다.
본 발명에 대한 IDsat향상은 로컬 스레숄드 조정 도핑용으로 사용된 층 채널 길이의 퍼센트 및 p 웰 주임에 대한 VT주입의 도핑 비에 따라 다른 방향으로 변경될 수 있다. 특히, 제23도에 도시한 것보다 더 큰 IDsat향상은 p웰 도핑 레벨에 비교된 로컬 스테숄드 조정 도핑 레벨을 감소시킴으로써 달성될 수 있다.
드레인 포화 전압 VDsat는 채널이 n 채널 FET의 적절하게 높은 드레인 전압의 적용으로 인해 드레인 엔드에서 편치 오프될 때의 드레인 전압 VD의 값이다. 여기에 반복된 식9은 로컬 스레숄드 조정된 2㎛/0.5㎛ n 채널 FET(60) 및 그로발 스레숄드 조정된 2㎛ n 채널 기준 FET용으로 적절한 드레인 포화 전압 VDsat에 유용하다.
2㎛/0.5㎛ n 채널 FET(60)에서, 채널이 드레인 영역(75/76) 근처에서 펀치 오프되는 도핑은 p웰(메인 바디 영역 : 61)의 도핑이다. 한편, 2㎛ n 채널 기준 FET의 채널 펀치 오프 위치에서의 도핑은 그로발 스레숄드 조정 도핑 및 p 웰 도핑의 합이다. 2㎛ 기준 FET에서와 동원한 2㎛/0.5㎛ FET(60)에서의 p웰 도핑에 대해, 식9의 적용은 2㎛/0.5㎛ FET(60)이 2㎛ 기준 FET보다 약간 더 높은 드레인 포화 전압을 갖는 결과의 원인이 된다.
한편, 스레숄드 바디 영역(67)에서보다 메인 바디 영역에서의 저 도핑 레벨의 영역제는 롱 n 채널 FET(60)에서의 채널 영역의 드레인 엔드에서 전계를 완화시킨다. 결과적으로 롱 게이트 FET(60)은 다른 비교가능한 그로발 스레숄드 조정된 롱 게이트 n 채널 기준 FET보다 더 큰 드레인 항목 전압을 갖는다. 메인 바디 영역(61)에서 상당히 감소된 도핑 레벨이 소스-드레인 펀치스루에 FET(60)을 노출시킬 수 있더라도, 소스 영역(63/64)에 따른 더 고농도로 도핑된 스레숄드 바디 영역(67)은 펀치스루 보호로서 작용한다.
제24도를 참조하여, 본 발명에 따른 다중 부분 채널 영역을 갖는 증가 모드 롱 게이트 n 채널 절연 게이트 FET(170)용 구조의 다른 일반적인 실시예를 도시한다. 롱 게이트 n 채널 FET(170)은 NMOS, CMOS 및 BiCMOS VLSI 회로에 사용하기 적합하다. FET(60)에서와 같이, FET(170)은 반도체 바디의 p-형 메인 바디(또는, 디바이스) 영역(61)으로부터 형성된다. 영역(61)은 다시 전형적인 반도체 바디의 웰 영역이다.
FET(170)은 한쌍의 일반화된 n-형 소스/드레인 영역(171 및 172)을 갖는다. 3개 부분 표면 채널 영역은 반도체 바디에서 소스/드레인 영역(171 및 172)를 측벽으로 분리한다. 3 부분 채널 영역은 채널 영역이 한쌍의 메인 채널 부분(173 및 174) 및 더 고농도로 도핑된 스레숄드 채널 부분(175)로 구성되는 이러한 방식으로 로컬 스레숄드 조정 도핑이 제공된다. 메인 채널 부분(173 및 174)에는 상부 반도전체 표면을 따라 메인 바디(또는 디바이스) 영역(61)의 p-형 물질이 적합하다. 또, 상부 반도전체 표면을 따라 위치된 스레숄드 채널 부분(175)는 p 디바이스 영역(61)에 형성된 높은 알맞게 도핑된 p-형 스레숄드 바디 영역(176)의 일부이다.
메인 체널 부분(173)은 n-형 소스/드레인 영역(171)과 스레숄드 채널 부분(175) 사이에 위치되고, n-형 소스/드레인 영역(171) 및 스레숄드 채널 부분(175)에 측벽으로 인접한다. 메인 채널 부분(174)는 n-형 소스/드레인 영역(172)과 스레숄드 채널 부분(175) 사이에 위치되고, n-형 소스/드레인 영역(172) 및 스레숄드 채널 부분(175)에 측벽으로 인접한다. 따라서, 채널 부분(173-175)는 소스/드레인 영역(171 및 172) 사이에 직렬로 전기적으로 위치된다. 스레숄드 채널 부분(66)이 소스 영역(63/64)에 인접한 FET(60)에 대조하여, FET(170)의 스레숄드 채널 부분(175)는 소스/드레인 영역(171 및 172)과 측벽으로 분리된다.
n 채널 FET(170)의 나머지 성분은 실리콘 산화물 게이트 유전체층(68) 및 n++ 폴리실리콘 게이트 전극(69)이다. 게이트 유전체층(68)은 전기적으로 격립되고, 게이트 전극(69)가 3부분 채널 영역과 수직으로 분리된다. 한쌍의 일반화된 소스/드레인 표면 구조물(177 및 178)은 게이트 전극(69)의 소스 및 드레인 엔드를 따라 소스/드레인 영역(171 및 172) 상에 위치된다.
FET(170)는 소스/드레인 영역(171)이 임의의 시간에서 FET 소스로서 작용하고, 다른 시간에서 FET 드레인으로서 작용하는 응용에 특히 사용된다. 소스/드레인 영역(172)는 소스/드레인 영역(171)과 상보적 방법으로 기능한다. 소스/드레인 영역(171 및 172)로 동일하게 분리되도록 스레숄드 채널 부분(175)를 배치함으로써, FET(170)완전히 대칭적이다. 전형적인 FET스위치의 각 소스/드레인 영역이 소스로서 작용 및 드레인으로서 작용 사이에 스위치하는 응용에 필요할 때, FET(170)을 통한 전류 흐름의 방향을 변경하면, 중요하게 이것의 동작 특성은 변하지 않는다.
n채널 FET(170)의 단순화된 전기 모델은 제25도에 도시되어 있다. FET(170)은 메인 채널(65)의 기능을 서로 행하는 메인 채널 부분(173 및 174)에 종속하는 FET(60)과 동일 방법으로 기본적으로 동작한다. 즉, 스레숄드 채널 부분(175)는 FET(170)의 스레숄드 및 서브 스레숄드 특성을 제어한다. 메인 채널 부분(173 및 174)는 정상 FET 동작에서 전류 구동 특성을 결정한다.
포지티브 스레숄드 전압을 갖는 FET(170)에 대해, 체널 부분(173-175)는 게이트-소스 전압 Ves가 정확하게 스레숄드 전압 VT이하일 때, 모두 오프가 된다. 따라서, FET(170)은 오프가 된다. 메인 채널 부분(173 및 174)는 전압 VGS가 VT에 근접한 값이지만 아직 VT이하일 때 도전가능하게 된다. 그러나, 스레숄드 채널 부분(175)는 아직 오프가 된다. 스레숄드 채널 부분(175)는 전압 VGS가 VT로 증가될 때, 전도된다. 소스/드레인 영역(171와 172) 사이에 연장하는 채널은 채널 부분(173-175)에 형성된다. FET(170)은 턴온이다. 게이트-소스 전압 VGS를 감소시키면 역이 발생한다.
롱 게이트 n채널 FET(170)의 동작 특성은 롱 게이트 n 채널 FET(60)과 아주 유사하다. 여기에는 하나의 중요한 차가 있다. 스레숄드 채널 부분(175)가 소스/드레인 영역(171 및 172)와 측벽으로 분리되기 때문에, FET(170)의 최소 게이트 길이는 FET(60)의 최소 게이트 길이보다 일반적으로 더 길다. 따라서, FET(60)은 FET(170)보다 많은 전류 구동을 제공한다. 그러나, 소스/드레인 대칭을 요구하는 상황에서 FET(170)을 사용할 가능성은 전류 구동에서 작은 향상을 보상한다.
FET(170)은 정확하게 FET(60)과 같은 LDD 구성으로 형성될 수 있다. 특히, FET(170)은 개공(112)가 소스/드레인 영역(171 및 172)용으로 예정된 위치로부터 측벽으로 떨어져 배치되도록 제12g도에서 포토레지스트 마스크(111)을 변형시키는 제12도의 프로세스에 따라 양호하게 제조된다. n 채널 FET(170)과 만나는 롱 p 채널은 LDD 구성과 유사하게 제공될 수 있다. 롱 p 채널 대상물에 대해, 제12h도의 포트레지스터 마스크(114)에서의 개공(115)은 p-형 소스/드레인 영역용으로 예정된 위치와 측벽으로 분리하도록 변형된다. FET(60, 80 및 170) 및 FET(170)의 p 채널 대상물 중 하나는 FET(130 및 150) 중 하나와 함께 웨이퍼에 제공될 수 있다.
제26도는 본 발명에 따른 다중 부분 채널 영역을 갖는 증가 모드 롱 게이트 n 채널 절연 게이트 FET(180)용 구조물의 다른 일반적인 실시예를 도시한다. 롱 n 채널 FET(180)의 영역/영역(61-64 및 68-71)은 FET(60) 과 동일하다. 드레인 영역(62) 및 소스 영역(63/64)는 반도체 바디의 2부분 표면 채널 영역에 의해 서로 측벽으로 분리된다.
2부분 채널 영역은 채널 영역이 메인 부분(181) 및 더 고농도로 도핑된 스레숄드 채널 부분(182)로 구성되는 이러한 방식으로 로컬 스레숄드 조정 도핑에 제공된다. 메인 채널 부분(181)은 디바이스 영역(61)의 p-형 물질에 위치되고, n+ 소스 연장부와 스레숄도 채널 부분(182)사이에 연장한다. 차례로, 높은 알맞게 도핑된 p-형 스레숄드 바디 영역(183)의 일부인 스레숄드 채널 부분(182)는 메인 채널 부분(181)과 n-형 드레인 영역(62) 사이에 연장한다. 따라서, FET(180)은 스레숄드 채널 부분(182)가 소스 연장부(64)보다도 드레인 영역(62)에 인접하는 것을 제외하고는 FET(60)과 동일하게 구성된다.
제27도는 롱 n 채널 FET(180)의 단순화된 전기 모델을 도시한다. 소스 영역(63/64)와 드레인 영역(63) 사이에 직렬로 전기적으로 위치한 채널 부분(181 및 182)에 대해, FET(180)은 FET(60)과 거의 동일 방식으로 동작한다. 따라서, 스레숄드 채널 부분(182)는 스레숄드 및 서브스레숄드 특성를 결정한다. 메인 채널 부분(181)은 전류 구동 특성을 제어한다.
롱 n 채널 FET (180)의 동작 특성은 n 채널 FET (60)과 매우 유사하다. n 채널 FET (180)이 FET(60) 또는 FET(170)의 전류 구동 및 드레인 항복 전압 향상을 달성하지 못하더라도 FET (180)의 게이트 길이는 FET (6)과 대략 동일하다. LDD 구성에 관련하여 n 채널 FET (170) 및 롱 게이트 p 채널 대상물 상에 형성된 것을 FET (180)에 적용한다. 제12도의 프로세스는 포토레지스트 마스크(111 및/또는 12)개공(112 및 또는 115)의 위치를 대략 변경시키는 FET (180) 및 또는 롱 게이트 p 채널 대상물을 제조하는데 사용될 수 있다.
본 발명은 특정 실시예를 참조하여 설명되고, 이 설명은 단지 설명을 목적으로 하며, 이하의 본 발명의 청구 범위의 청신에 한정되도록 구성된 것은 아니다. 예를 들면, 본 발명의 LDD 실시예에서 소스/드레인 연장부의 깊이는 소스/드레인 영역의 고농도로 도핑된 메인 부분의 깊이보다 더 길 수 있다. FET(150)의 디바이스 영역(151) 뿐만 아니라 디바이스 영역(61 및 81)은 상술한 셀프 얼라인된 로컬 산화 기술보다 분리 포토레지스트 마스크에 의해 한정될 수 있다. 그 다음, p 디바이스 영역과 n 디바이스 영역 사이의 높이 차는 제거될 수 있다.
단일 웰 제조 프로세스는 상기 트윈 웰 프로세스 대신에 사용될 수 있다. p-형 에피텍셜층(82)의 도핑을 대략 증가시킴으로써 p-형 디바이스 영역(61)은 도핑 레벨을 변경시키기 위해 어느 추가적인 p- 형 도펀트롤 층(82)로 삽입시키지 않고 에피택셜층(82)로 단순하게 구성될 수 있다. 선택적으로, 에피텍셜층(82)는 n 디바이스 영역(81)용으로 충분한 도핑 레벨에서 n-형 물질로 구성할 수 있다.
SWAMT 트렌치 격리와 같은 필드 격리 구조는 부분적으로 중단된 필드 산화물(96) 대신에 사용될 수 있다. FET는 BiCMOS 프로세스의 제조를 위해 바이플라 트랜지스터와 결합될 수 있다. 더 저농도로 도핑된 소스/드레인 연장부와 관련한 메인 소스/드레인 영역의 위치를 한정하기 위해 사용하는 스페이서 대신에, 포토리소그래픽이 사용될 수 있다. 도핑 단계는 상술한 것보다 다른 순서로 행해질 수 있다.
비반전 영역(97)은 비반전 필드 마스크가 제거되는 절차에 의해 형성될 수 있다. 필드산화물(96)을 형성한 후, p 웰(61) 및 비반전 영역(97)의 p-형 도펀트는 엘(61) 및 영역(97)을 형성하기 위해 이온 주입될 수 있고, 또 이 주입은 필드 산화물(96)을 통해 행해진다. 따라서 발명의 상세한 설명의 항에서 없는 구체적인 실시 상태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명백하게 하는 것으로, 그와 같은 구체 예에서만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims (5)

  1. 반도체 바디에 위치한 제1 도전성 디바이스 영역; 및 전계 효과 트랜지스터를 포함하는 구조물에 있어서,
    상기 전계 효과 트랜지스터는,
    (a) 상기 반도체 바디의 상부 표면을 따라 상기 반도체 바디에 위치한, 상기 제1 도전성과 반대인 제2 도전성의 한쌍의 소스/드레인 영역, 및 상기 소스/드레인 영역을 측면으로 분리하는 상기 디바이스 영역의 채널 영역을 포함하며, 상기 채널 영역은 메인 채널 부분과 더 고농도로 도핑된 스레숄드 채널 부분을 포함하고, 상기 메인 및 스레숄드 채널 부분은 상기 소스/드레인 영역들 사이에 전기적으로 직렬로 위치되고, 상기 스레숄드 채널 부분의 일부는 상기 소스/드레인 영역 사이에 연장하는 방향으로 상기 반도체 바디의 상부 표면을 따라 주로 일정한 네트(net) 도펀트 농도를 가지며;
    (b) 상기 채널 영역 위에 위치하고 게이트 유전체 물질에 의해 상기 채널 영역과 수직으로 분리된 게이트 전극을 포함하며,
    상기 메인 채널 부분은 상기 스레숄드 채널 부분 및 상기 소스/드레인 영역 중 하나의 사이에 위치하고, 상기 채널 영역은 상기 스레숄드 채널 부분 및 상기 소스/드레인 영역 중 다른 하나의 사이에 위치한 추가 메인 채널 부분은 더 포함하고, 상기 스레숄드 채널 부분은 또한 상기 추가 메인 채널 부분보다 더 고농도로 도핑된 것을 특징으로 하는 구조물.
  2. 반도체 바디에 위치한 제 1 도전성 디바이스 영역; 및 전계 효과 트랜지스터를 포함하는 구조물에 있어서,
    상기 전계 효과 트랜지스터는
    (a) 상기 반도체 바디에 위치한, 제 1 도전성과 반대인 제 2 도전성의 한쌍의 소스/드레인 영역, 및 상기 소스/드레인 영역을 측면으로 분리하는 상기 다비이스 영역의 채널 영역을 포함하고, 상기 채널 영역은 한쌍의 메인 채널 부분 및 상기 메인 채널 부분들 사이에 위치하며 상기 메인 채널 부분들과 전기적으로 직렬로 위치된 더 고농도로 도핑된 스레숄드 채널 부분을 포함하여;
    (b) 상기 채널 영역 위에 위치하며, 게이트 물질에 의해 상기 채널 영역과 수직으로 분리된 게이트 전극을 포함하며,
    상기 메인 채널 부분 중의 하나가 상기 소스/드레인 영역 중의 하나로부터 상기 스레숄드 채널 부분으로 연장되고, 상기 메인 채널 부분 중 다른 하나는 상기 스레숄도 채널 부분으로부터 상기 소스/드레인 영역 중 다른 하나로 연장되는 것을 특징으로 하는 구조물.
  3. 반도체 바디에 위치한 제 1 도전성의 제 1 디바이스 영역; 제1 전계 효과 트랜지스터; 및 제 2 전계 효과 트랜지스터를 포함하는 다중 트랜지스터 구조물에 있어서,
    상기 제 1 전체 효과 트랜지스터는,
    (a1) 상기 반도체 바디의 상부 표면을 따라 상기 반도체 바디에 위치한, 제 1 도전성과 반대인 제 2 도전성의 한쌍의 제 1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역을 측면으로 분리시키는 제 1 디바이스 영역의 제 1 채널 영역을 포함하고, 상기 제 1 채널 영역은 메인 채널 부분 및 상기 메인 채널 부분과 전기적으로 직렬연결된 더 고농도로 도핑된 스레숄드 채널 부분을 포함하며;
    (b2) 상기 제 1 채널 영역 위에 위치하며 게이트 유전체 물질에 의해 상기 제 1 채널 영역과 수직으로 분리되는 제 1 게이트 전극을 포함하며,
    상기 제 2 전계 효과 트랜지스터는,
    (a2) 상기 반도체 바디의 상부 표면을 따라 상기 반도체 바디에 위치한, 제 2 도전성의 한쌍의 제 2 소스/드레인 영역, 및 상기 제 2 소스/드레인 영역을 측면으로 분리시키는 제 2 채널 영역을 포함하며, 상기 제 1 채널 영역은 상기 제 2 채널 영역보다 길고;
    (b2) 상기 제 2 채널 영역 위에 위치하며 게이트 유전체 물질에 의해 상기 제 2 채널 영역과 수직으로 분리된 제 2 게이트 전극을 포함하며,
    상기 메인 채널 부분은 상기 스레숄드 채널 부분 및 상기 제 1 소스/드레인 영역중 하나의 사이에 위치하고, 상기 채널 영역은 상기 스레숄드 채널 부분 및 제 1 소스/드레인 영역 중 다른 하나의 사이에 위치한 추가 메인 채널 부분을 더 포함하고, 상기 스레숄드 채널 부분은 또한 상기 추가 메인 채널 부분보다 더 고농도로 도핑된 것을 특징으로 하는 다른 트랜지스터 구조들.
  4. 반도체 바디에 위치한 제 1 도전성의 제 1 디바이스 영역; 제 1 전계 효과 트랜지스터; 상기 반도체 바디에 위치한, 제 1 도전성과 반대인 제 2 도전성의 제 2 디바이스 영역, 및 제 2 전계 효과 트랜지스터를 포함하는 상보형 트랜지스터 구조들에 있어서,
    상기 제 1 전계 효과 트랜지스터는,
    (a1) 상기 반도체 바디의 상부 표면을 따라 상기 반도체 바디에 위치한, 제 1 도전성과 반대인 제 2 도전성의 한쌍의 제 1 소스/드레인 영역, 및 상기 제 1 소스/드레인 영역을 측면으로 분리시키는 제 1 디바이스 영역의 제 1 채널 영역을 포함하고, 상기 제 1 채널 영역은 제 1 메인 채널 부분 상기 메인 채널 부분과 전기적으로 직렬연결된 더 고농도로 도핑된 제 1 스레숄드 채널 부분을 포함하며, 제 1 스레숄드 채널 부분의 일부는 상기 제 1 소스/드레인 영역들 사이에 연장하는 방향으로 상기 반도체 바디의 상부 표면을 따라 주로 일정한 네트(net) 도펀트 농도를 지니며;
    (b1) 상기 제 1 채널 영역 위에 위치하며 게이트 유전체 물질에 의해 상기 제 1 채널 영역과 수직으로 분리된 제 1 게이트 전극을 포함하고,
    상기 제 2 전계 효과 트랜지스터는,
    (a2) 상기 반도체 바디의 상부 표면을 따라 상기 반도체 바디에 위치한 제 1 도전성의 한쌍의 제 2 소스/드레인 영역, 및 상기 제 2 소스/드레인 영역을 측면으로 분리시키는 제 2 디바이스 영역의 제 2 채널 영역을 포함하고, 상기 제 2 채널 영역은 제 2 메인 채널 부분 및 상기 제 2 메인 채널 부분과 전기적으로 직렬연결된 더 고농도로 도핑된 제 2 스레숄드 채널 부분을 포함하며;
    (b2) 상기 제 2 채널 영역 위에 위치하여 게이트 유전체 물질에 의해 상기 제 2 채널 영역과 수직으로 분리된 제 2 게이트 전극을 포함하며,
    상기 스레숄드 채널 부분들 중 최소한 하나가 모든 소스/드레인 영역과 측면으로 분리되어 있는 것을 특징으로 하는 상보형 트랜지스터 구조물.
  5. 제 1 도전성 물질을 가지는 반도체 바디로부터 다중 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    (a) 메인 채널 부분보다 더 고농도로 도핑된 스레숄드 채널 부분을 형성하기 위하여, 제 1 채널 영역의 메인 채널 부분 외측에 위치한 제 1 도전성 물질의 제 1 채널 영역의 일부; 및 (b) 상기 제 1 채널 영역과 측면으로 이격된 제 1 도전성 물질의 제 2 채널 영역의 실질적으로 전부 내로 동시에 제 1 도전성의 반도체 도펀트를 도입하는 단계;
    후속하여 상기 제 1 및 제 2 채널 영역 각각의 상부에, 그리고, 상기 제 1 및 제 2 채널 영역과 절연되어 이격되도록 제 1 및 제 2 게이트 전극을 제공하는 단계; 및
    (a) 상기 제 1 채널 영역의 상기 메인 및 스레숄드 채널 부분이 전기적으로 직렬연결되도록, 상기 제 1 채널 영역에 의해 측면으로 분리된, 제 1 도전성과 반대인 제 2 도전성의 한쌍의 제 1 소스/드레인 영역을 형성하기 위하여, 상기 반도체 바디의 한쌍의 측면 분리된 부분; 및 (b) 제 2 채널 영역에 의하여 측연으로 분리된 제 2 도전성의 한쌍의 제 2 소스/드레인 영역을 형성하기 위하여, 상기 제 1소스/드레인 영역으로부터 측면으로 이격된 상기 반도체 바디의 한 쌍의 측면 분리된 부분 내로 상기 제 1 도전성과 반대인 제 2 도전성의 반도체 도펀트를 도입하는 단계를 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118148A (en) * 1996-11-04 2000-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US5872048A (en) * 1997-02-28 1999-02-16 Micron Technology, Inc. Processing methods of forming an electrically conductive plug to a node location
US6025232A (en) 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US6118147A (en) * 1998-07-07 2000-09-12 Advanced Micro Devices, Inc. Double density non-volatile memory cells
US6774001B2 (en) * 1998-10-13 2004-08-10 Stmicroelectronics, Inc. Self-aligned gate and method
US6897525B1 (en) * 1998-11-26 2005-05-24 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US6583013B1 (en) * 1998-11-30 2003-06-24 Texas Instruments Incorporated Method for forming a mixed voltage circuit having complementary devices
US6316809B1 (en) * 1999-01-06 2001-11-13 Lucent Technologies Inc. Analog MOSFET devices
US6285247B1 (en) * 1999-01-21 2001-09-04 Agere Systems Guardian Corporation Optimized low voltage CMOS operation
JP3459602B2 (ja) * 1999-01-25 2003-10-20 三洋電機株式会社 半導体装置とそのパターンレイアウト方法
US6396103B1 (en) * 1999-02-03 2002-05-28 Advanced Micro Devices, Inc. Optimized single side pocket implant location for a field effect transistor
US6214675B1 (en) * 1999-02-08 2001-04-10 Lucent Technologies Inc. Method for fabricating a merged integrated circuit device
US6501138B1 (en) * 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
TW410382B (en) * 1999-06-11 2000-11-01 United Microelectronics Corp Method of manufacturing forming metal oxide semiconductor transistor with raised source/drain
TW466704B (en) 1999-09-10 2001-12-01 Koninkl Philips Electronics Nv Integrated circuit
US6469362B2 (en) * 2000-02-15 2002-10-22 Winbond Electronics Corp. High-gain pnp bipolar junction transistor in a CMOS device and method for forming the same
US6684520B1 (en) 2000-02-25 2004-02-03 Xilinx, Inc. Mask-alignment detection circuit in x and y directions
US6563320B1 (en) * 2000-02-25 2003-05-13 Xilinx, Inc. Mask alignment structure for IC layers
US7145191B1 (en) 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6566204B1 (en) 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
US6797576B1 (en) * 2000-03-31 2004-09-28 National Semiconductor Corporation Fabrication of p-channel field-effect transistor for reducing junction capacitance
JP2001284540A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
JP4765014B2 (ja) * 2001-01-23 2011-09-07 富士電機株式会社 半導体集積回路装置およびその製造方法
US20020130361A1 (en) * 2001-03-16 2002-09-19 Semiconductor Components Industries, Llc Semiconductor device with laterally varying p-top layers
US6703670B1 (en) 2001-04-03 2004-03-09 National Semiconductor Corporation Depletion-mode transistor that eliminates the need to separately set the threshold voltage of the depletion-mode transistor
JP3426587B2 (ja) * 2001-07-06 2003-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6710424B2 (en) 2001-09-21 2004-03-23 Airip RF chipset architecture
US20030062571A1 (en) * 2001-10-03 2003-04-03 Franca-Neto Luiz M. Low noise microwave transistor based on low carrier velocity dispersion control
US6608349B1 (en) * 2001-11-13 2003-08-19 National Semiconductor Corporation Narrow/short high performance MOSFET device design
TW565937B (en) * 2002-08-22 2003-12-11 Vanguard Int Semiconduct Corp Manufacturing method of source/drain device
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
JP4846239B2 (ja) * 2002-12-13 2011-12-28 エイチアールエル ラボラトリーズ，エルエルシー ウェル注入を用いた集積回路の改変
US6943069B2 (en) * 2003-10-14 2005-09-13 Semiconductor Components Industries, L.L.C. Power system inhibit method and device and structure therefor
KR101084467B1 (ko) * 2004-01-23 2011-11-21 에이저 시스템즈 인크 1회 프로그램 가능한 메모리를 프로그램하는 방법, 메모리, 메모리 소자 및 집적 회로
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
KR100583731B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 노어형 플래시 메모리 소자 및 그 제조방법
US20060043476A1 (en) * 2004-08-27 2006-03-02 Ching-Hung Kao Junction varactor with high q factor
US7314770B2 (en) * 2004-11-18 2008-01-01 3M Innovative Properties Company Method of making light emitting device with silicon-containing encapsulant
DE102005022129B4 (de) * 2005-05-12 2015-06-18 Infineon Technologies Ag Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
US7393752B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Semiconductor devices and method of fabrication
US7642574B2 (en) * 2005-08-29 2010-01-05 National Semiconductor Corporation Semiconductor architecture having field-effect transistors especially suitable for analog applications
US7838369B2 (en) * 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
US7419863B1 (en) 2005-08-29 2008-09-02 National Semiconductor Corporation Fabrication of semiconductor structure in which complementary field-effect transistors each have hypoabrupt body dopant distribution below at least one source/drain zone
US7344947B2 (en) * 2006-03-10 2008-03-18 Texas Instruments Incorporated Methods of performance improvement of HVMOS devices
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US20080265936A1 (en) * 2007-04-27 2008-10-30 Dsm Solutions, Inc. Integrated circuit switching device, structure and method of manufacture
US8125044B2 (en) * 2007-10-26 2012-02-28 Hvvi Semiconductors, Inc. Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture
US8133783B2 (en) * 2007-10-26 2012-03-13 Hvvi Semiconductors, Inc. Semiconductor device having different structures formed simultaneously
TWI426564B (zh) 2007-10-31 2014-02-11 Nat Semiconductor Corp 特別適合類比應用之具有場效電晶體的半導體架構之構造與製造
US7791105B2 (en) * 2008-04-09 2010-09-07 International Business Machines Corporation Device structures for a high voltage junction field effect transistor manufactured using a hybrid orientation technology wafer and design structures for a high voltage integrated circuit
US20090258464A1 (en) * 2008-04-09 2009-10-15 International Business Machines Corporation Methods for manufacturing a high voltage junction field effect transistor using a hybrid orientation technology wafer
US20100244152A1 (en) * 2009-03-27 2010-09-30 Bahl Sandeep R Configuration and fabrication of semiconductor structure having extended-drain field-effect transistor
US7973372B2 (en) 2009-03-27 2011-07-05 National Semiconductor Corporation Semiconductor structure in which source and drain extensions of field-effect transistor are defined with different dopants
US8410549B2 (en) * 2009-03-27 2013-04-02 National Semiconductor Corporation Structure and fabrication of field-effect transistor using empty well in combination with source/drain extensions or/and halo pocket
US8084827B2 (en) * 2009-03-27 2011-12-27 National Semiconductor Corporation Structure and fabrication of like-polarity field-effect transistors having different configurations of source/drain extensions, halo pockets, and gate dielectric thicknesses
US8163619B2 (en) 2009-03-27 2012-04-24 National Semiconductor Corporation Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone
US20100244151A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Structure and fabrication of field-effect transistor having source/drain extension defined by multiple local concentration maxima
US8101479B2 (en) * 2009-03-27 2012-01-24 National Semiconductor Corporation Fabrication of asymmetric field-effect transistors using L-shaped spacers
US8304835B2 (en) 2009-03-27 2012-11-06 National Semiconductor Corporation Configuration and fabrication of semiconductor structure using empty and filled wells
US7968921B2 (en) 2009-03-27 2011-06-28 National Semiconductor Corporation Asymmetric field-effect transistor having asymmetric channel zone and differently configured source/drain extensions
US8673720B2 (en) 2009-03-27 2014-03-18 National Semiconductor Corporation Structure and fabrication of field-effect transistor having nitrided gate dielectric layer with tailored vertical nitrogen concentration profile
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8390063B2 (en) * 2010-01-29 2013-03-05 Broadcom Corporation Semiconductor device having a lightly doped semiconductor gate and method for fabricating same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
JP2012023186A (ja) * 2010-07-14 2012-02-02 Toshiba Corp 半導体装置
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
JP5549614B2 (ja) * 2011-02-04 2014-07-16 株式会社Ｊｖｃケンウッド 液晶表示装置
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
JP5765205B2 (ja) * 2011-12-01 2015-08-19 株式会社Ｊｖｃケンウッド 液晶表示装置及びその画素検査方法
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US9147690B2 (en) * 2012-03-08 2015-09-29 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8686504B2 (en) * 2012-07-22 2014-04-01 Richtek Technology Corporation, R.O.C. Double diffused drain metal oxide semiconductor device and manufacturing method thereof
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
TWI521683B (zh) * 2013-05-13 2016-02-11 力旺電子股份有限公司 具可程式可抹除的單一多晶矽層非揮發性記憶體
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US9520467B1 (en) * 2015-08-31 2016-12-13 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor structure and manufacturing method thereof
DE102017130223B4 (de) * 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0244777A (ja) * 1988-08-05 1990-02-14 Ricoh Co Ltd Ｅｐｒｏｍ

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5366181A (en) * 1976-11-26 1978-06-13 Hitachi Ltd High dielectric strength mis type transistor
US4280855A (en) * 1980-01-23 1981-07-28 Ibm Corporation Method of making a dual DMOS device by ion implantation and diffusion
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
EP0083447B1 (en) * 1981-12-30 1989-04-26 Thomson Components-Mostek Corporation Triple diffused short channel device structure
JPS61276252A (ja) * 1985-05-30 1986-12-06 Nec Corp Ｃｍｏｓ半導体装置
JPS63275179A (ja) * 1987-05-06 1988-11-11 Nec Corp Ｍｉｓ型半導体集積回路装置
US4929991A (en) * 1987-11-12 1990-05-29 Siliconix Incorporated Rugged lateral DMOS transistor structure
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
DE58904295D1 (de) * 1988-12-23 1993-06-09 Fraunhofer Ges Forschung Hochspannungstransistor-anordnung in cmos-technologie.
USH986H (en) * 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
US5072267A (en) * 1989-06-28 1991-12-10 Nec Corporation Complementary field effect transistor
US5486487A (en) * 1990-03-30 1996-01-23 Sgs-Thomson Microelectronics S.R.L. Method for adjusting the threshold of a read-only memory to achieve low capacitance and high breakdown voltage
JP2545762B2 (ja) * 1990-04-13 1996-10-23 日本電装株式会社 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法
US5296393A (en) * 1990-11-23 1994-03-22 Texas Instruments Incorporated Process for the simultaneous fabrication of high-and-low-voltage semiconductor devices, integrated circuit containing the same, systems and methods
US5155563A (en) * 1991-03-18 1992-10-13 Motorola, Inc. Semiconductor device having low source inductance
US5583067A (en) * 1993-01-22 1996-12-10 Intel Corporation Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
KR960014718B1 (en) * 1993-05-14 1996-10-19 Lg Semicon Co Ltd Method of manufacturing transistor
US5371394A (en) * 1993-11-15 1994-12-06 Motorola, Inc. Double implanted laterally diffused MOS device and method thereof
JP3002371B2 (ja) * 1993-11-22 2000-01-24 富士通株式会社 半導体装置とその製造方法
US5401987A (en) * 1993-12-01 1995-03-28 Imp, Inc. Self-cascoding CMOS device
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
US5441906A (en) * 1994-04-04 1995-08-15 Motorola, Inc. Insulated gate field effect transistor having a partial channel and method for fabricating
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
US5622880A (en) * 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
JP2586342B2 (ja) * 1994-08-27 1997-02-26 日本電気株式会社 半導体装置の製造方法
US5517049A (en) * 1994-09-30 1996-05-14 Vlsi Technology, Inc. CMOS output buffer with enhanced ESD resistance
US5576227A (en) * 1994-11-02 1996-11-19 United Microelectronics Corp. Process for fabricating a recessed gate MOS device
US5472897A (en) * 1995-01-10 1995-12-05 United Microelectronics Corp. Method for fabricating MOS device with reduced anti-punchthrough region
US5605855A (en) * 1995-02-28 1997-02-25 Motorola Inc. Process for fabricating a graded-channel MOS device
JP3403312B2 (ja) * 1997-03-26 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0244777A (ja) * 1988-08-05 1990-02-14 Ricoh Co Ltd Ｅｐｒｏｍ

Also Published As

Publication number Publication date
DE19637105A1 (de) 1997-04-10
US6020227A (en) 2000-02-01
US6127700A (en) 2000-10-03

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