JPH03127837A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は　半導体大規模集積回路の分野における電界効
果トランジスタおよびその製造方法に関する。

従来の技術 半導体集積回路の高集積化に伴い半導体素子の微細化が
進む中で、大規模集積回路に用いられる電界効果トラン
ジスタ素子においてもスケーリングによる微細化・高速
化が図られている。中でも、ゲート電極の側壁にサイド
ウオールと呼ばれる側壁絶縁膜を形威し　そのサイドウ
オールを用いてソース・ドレインを自己整合的に形成す
るＬＤＤ構造のＭＯ３電界効果トランジスタζ戴　良好
な特性を有する微細素子として広く普及している。以下
、第３図を用いて従来技術によるＬＤＤ構造のＭＯ３電
界効果トランジスタについて説明する。

第３図で（よ　素子分離領域２を有するｐ型半導体基板
１にゲート酸化膜７およびゲート電極８を形成した後、
イオン注入によってｎ−半導体層４を形成し　更に全面
に熱酸化膜を堆積してから異方性エツチングを用いて前
記熱酸化膜を除去することによってゲート電極８の側壁
にサイドウオール２６を形成し　続いてイオン注入を用
いてソース・ドレインであるｎ゛半導体層３をゲート電
極８に対して自己整合的に形成することを特徴とするＬ
ＤＤ構造のｎチャネルＭＯ８電界効果トランジスタを示
１ｅ　　このＬＤＤ構造のＭＯ８電界効果トランジスタ
でＬｔ、、　　ｎ−半導体層４によってドレイン近傍の
電界を緩和して半導体素子の微細化に伴い信頼性上重要
な問題となっているホットキャリア劣化を比較的抑制す
る効果を有する構造をサイドウオール２６を用いて自己
整合的に加工精度よく形成できる。

発明が解決しようとする課題 しかしながら、半導体集積回路の高集積化・高速化が急
速に進み半導体素子の微細化がより一層必要とされる中
で、従来のＬＤＤ構造ではゲート電極を形成した後に側
壁にサイドウオールを形成するた取　フォトリソグラフ
ィー技術におけるゲート電極の加工精度の限界により実
効チャネル長の縮小と寸法制御が困難になっている。又
　従来のＬＤＤ構造のｎチャネルＭＯ３電界効果トラン
ジスタで（よ　ホットエレクトロンがサイドウオールに
注入されてｎ−半導体層との界面に負の電荷を形成しｎ
−半導体層のキャリア濃度を減少させることによってｎ
−半導体層の抵抗成分を増大させて飽和電流を劣化させ
るとい・うＬＤＤ構造特有のホットキャリア劣化を上限
　サブミクロンの実効チャネル長をもつＭＯ３電界効果
トランジスタにおいては信頼性上重要な問題となってい
る。

本発明（よ　上述の課題に鑑みてなされたもので実効チ
ャネル長をゲート電極の加工精度限界以下とし　かつホ
ットキャリア耐性の優れた電界効果トランジスタおよび
その製造方法を提供することを目的とする。

課題を解決するための手段 本発明（よ　上述の課題を解決するた取　半導体基板に
形成されたソースおよびドレインとなる第１導電型の第
１半導体領域と、ゲート端部においてゲート絶縁膜に隣
接する前記ゲート絶縁膜よりも厚い絶縁膜と、前記厚い
絶縁膜の下に位置し前記第１半導体領域よりも不純物濃
度の低い第１導電型の第２半導体領域と、前記ゲート絶
縁膜の下に形成された第２導電型の第３半導体領域と、
前記厚い絶縁膜およびゲート絶縁膜の上部を被覆するよ
うに形成されたゲート電極とを備えた電界効果トランジ
スタであも 作用 本発明は上述の構成により、ゲート電極をゲート端部に
おいてゲート絶縁膜に隣接する厚い絶縁膜の上部を被覆
するように形成することによって、ゲート絶縁膜の下の
第２導電型の第３半導体領域からなるチャネルの長さを
ゲート電極幅よりも縮小させることができるの玄　実効
チャネル長をフォトリソグラフィー技術の加工精度限界
以下に縮小させることができるとともに実効チャネル長
の寸法制御精度を向上させて電界効果トランジスタの微
細化・高速化を実現することができる。

更にゲート端部においてゲート絶縁膜に隣接する厚い絶
縁膜の膜厚を適当に制御することによって、　ドレイン
近傍の電界強度を緩和するだけでなく前記厚い絶縁膜と
その下の半導体層との界面に対してもゲート電圧による
制御がはたらくので、電界効果トランジスタのホットキ
ャリア耐性を著しく向上させることができる。

実施例 本発明の実施例を図面を参照しながら説明する。

（実施例１） 本発明の実施例１を第１図を参照しながら説明する。本
実施例ではｎチャネル電界効果トランジスタについて説
明する。第１図は素子分離領域２によって分離されたｐ
型半導体基板１に形成されたソース・ドレインとなるｎ
＋型型環導体層３よびｎ−型半導体層４と、ゲート酸化
膜７の両端に隣接するゲート酸化膜７よりも厚い側壁酸
化膜６と、ゲート酸化膜７の下に形成されたｐ型半導体
層５と、側壁酸化膜６およびゲート酸化膜７の上部を被
覆するように形成されたゲート電極８を有する構成を示
′？ｌ″。

ゲート電極８を側壁酸化膜６の上部を被覆するように形
成することによってゲート酸化膜７の下に位置するｐ型
半導体層５からなるチャネルの長さをゲート電極８の幅
よりも短くできるので、実効チャネル長をゲート電極８
の加工精度限界以下に縮小させて素子の微細化・高速化
を実現することができる。又　側壁酸化膜６の膜厚はゲ
ート酸化膜７の膜厚よりも十分に厚いのでｎ−型半導体
層４における電界強度は緩和されるためドレイン近傍で
のアバランシェによるホットエレクトロンの注入は抑制
され　ホットエレクトロン注入により側壁酸化膜６とｎ
−型半導体層４との界面に負の電荷が蓄積された場合に
もゲート電極８の正の電位によってｎ−型半導体層４に
おけるキャリア濃度の減少は緩和されるので飽和電流の
劣化は抑制され優れたホットキャリア耐性を実現できる
。

また　側壁酸化膜６をある程度厚くすることによって、
　トランジスタがオフの状態でゲート電極８の端部と０
１型半導体層３からなるドレインとの間にかかる電界強
度が弱められるのでドレイン接合におけるバンド間トン
ネリング電流の発生も抑制することができる。

殊　本実施例ではｎチャネル電界効果トランジスタにつ
いての説明した力＜、　ｐチャネル電界効果トランジス
タについても同様な効果がある。

（実施例２） 本発明の実施例２を第２図を参照しながら説明する。ま
ず、　ｐ型半導体基板１のｐチャネル電界効果トランジ
スタ形成領域にｎウェル層９を形成し　更にｎチャネル
ストッパー１０およびｐチャネルストッパー１１を有す
る素子分離領域２を形成した後、マスクを用いてレジス
ト１２をパターニングしてｐチャネル電界効果トランジ
スタ形成領域のみを開口し　リンイオン（Ｐ９）を注入
してパンチスルー抑制のためのｎ′″型埋め込み層１３
を形成し　更にｐチャネル電界効果トランジスタのしき
い値電圧を制御するためにボロン（Ｂ＋）をイオン注入
して埋め込みチャネル形成用ｐ型半導体層１４を形成す
る（同図（ａ））。次に　レジスト１２を除去して全面
に例えばシリコン窒化膜１５を堆積ヒ　レジスト１６を
用いてシリコン窒化膜１５を選択的に除去してｎチャネ
ル電界効果トランジスタのゲート電極形成部のみを開口
し　まずボロンイオン（Ｂ１）を注入してパンチスルー
抑制のためのｐ＋型埋め込み層１７を形成し　更に砒素
イオン（Ａｓ）をイオン注入してｎ−型半導体層４を形
成する（同図（ｂ））。続いて、レジスト１６を除去し
た後レジスト１８を用いてシリコン窒化膜１５９− を選択的に除去してｐチャネル電界効果トランジスタの
ゲート電極形成部を開口する（同図（Ｃ））。

レジスト１８を除去して全面に熱酸化膜１９を堆積する
と同図（ｄ）のようになる。ここで、異方性エツチング
をして熱酸化膜１９を除去するとシリコン窒化膜１５の
側壁に熱酸化膜１９が側壁酸化膜６として残される。こ
のとき側壁酸化膜６の幅は熱酸化膜１９の堆積膜厚によ
って精度よく寸法制御ができる。更にレジスト２０を用
いてｎチャネル電界効果トランジスタのチャネル形成部
にボロンイオン（Ｂ＋）を注入してｎ−型半導体層４を
ソース側とドレイン側に分離するようにｐ型半導体層の
チャネル部２１を形成する（同図（ｅ））。次に熱酸化
によりゲート酸化膜７を形成した抵　全面に多結晶シリ
コン膜を堆積する。その後にリン拡散をしてｎ゛型多結
晶シリコン膜２２とし　更に被覆酸化膜２３を堆積する
と同図（ｆ）のようになる。

続いて、マスクを用いて側壁酸化膜６の上部を被覆する
ようにゲート電極８をパターニングした後、シリコン窒
化膜１５を除去する。レジスト２４を一１〇− 用いてｐチャネル電界効果トランジスタのソース・ドレ
イン領域にボロンイオン（Ｂ１）を注入してｐ゛型型環
導体層２５形成しく同図（ｇ））、更にレジスト２４を
除去した後、ｎチャネル電界効果トランジスタのソース
・ドレイン領域に砒素イオン（Ａｓ”）を注入してｎ＋
型型半体体層３形成する（同図（ｈ〉）。

同図（ｈ）において、ｎチャネルＭＯ３電界効果トラン
ジスタ・ｐチャネルＭＯ３電界効果トランジスタともに
ゲート電極８を側壁酸化膜６の上部を被覆するように形
成することによってゲート酸化膜７の下に位置するチャ
ネル部２１あるいは埋め込みチャネル形成用ｐ型半導体
層１４からなるチャネルの長さをゲート電極８の幅より
も短くできるので、実効チャネル長をゲート電極８の加
工精度限界以下に縮小させて素子の微細化・高速化を実
現することができる。又　ｎチャネルＭＯ３電界効果ト
ランジスタにおいては側壁酸化膜６の膜厚はゲート酸化
膜７の膜厚よりも十分に厚いのでｎ−型半導体層４にお
ける電界強度は緩和されるた１ めドレイン近傍でのアバランシェによるホットエレクト
ロンの注入は抑制され　ホットエレクトロン注入により
側壁酸化膜６とｎ−型半導体層４との界面に負の電荷が
蓄積された場合にもゲート電極８の正の電位によってｎ
−型半導体層４におけるキャリア濃度の減少は緩和され
るので飽和電流の劣化は抑制され優れたホットキャリア
耐性を実現できる。

屯　同図（ｂ）において、ｎチャネル電界効果トランジ
スタのゲート電極形成部のみを開口してボロンイオン（
Ｂ“）を注入してパンチスルー抑制のためのｐ゛型埋込
み層１７を形成すると、素子形成領域全面にｐ４型埋め
込み層を形成するのに対してソースおよびドレインの接
合耐圧を低下させないでパンチスルーを抑制するように
ｐ３型埋め込み層１７の不純物分布を調整することがで
きる。

発明の効果 以上の説明から明らかなように　本発明によれば　電界
効果トランジスタの実効チャネル長をフォトリソグラフ
ィー技術によるゲート電極の加工１２− 制御限界以下に縮小させることができるとともに実効チ
ヤネル長の寸法制御精度を向上させて、電界効果トラン
ジスタの微細化・高速化を実現することができる。更に
本発明によれば　電界効果トランジスタのホットキャリ
ア耐性を著しく向上させることができる。

【図面の簡単な説明】

第１図は本発明の実施例１における電界効果トランジス
タの断面構造は　第２図は本発明の実施例２における電
界効果トランジスタの製造方法を示す工程断面阻　第３
図は従来の技術における電界効果トランジスタの断面構
造図である。 ｌ・・・ｐ型半導体基板　２・・・素子分離類ｖＡ　３
・・・ｎ３型半導体＃　４・・・ｎ−型半導体層　５・
・・ｐ型半導体層　６・・・側壁酸化膜　７・・・ゲー
ト酸化ｗＬ　８・・・ゲート電機　９・・・ｎウェル＃
　１０・・・ｎチャネルストッパー、　１１・・・ｐチ
ャネルストッパー、　１２゜１６．１８，２０．２４・
・・レジスト、　１３・・・ｎ″″″型埋み＃　１４・
・・埋め込みチャネル形成用ｐ型半導体＃　１５・・・
シリコン窒化Ｋ　　１７・・・ｐ゛型埋込３−

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に形成されたソースおよびドレインと
   なる第１導電型の第１半導体領域と、ゲート端部におい
   てゲート絶縁膜に隣接する前記ゲート絶縁膜よりも厚い
   絶縁膜と、前記厚い絶縁膜の下に位置し前記第１半導体
   領域よりも不純物濃度の低い第１導電型の第２半導体領
   域と、前記ゲート絶縁膜の下に形成された第２導電型の
   第３半導体領域と、前記厚い絶縁膜およびゲート絶縁膜
   の上部を被覆するように形成されたゲート電極とを備え
   た電界効果トランジスタ。
2. （２）半導体基板の素子形成領域表面に第１導電型の第
   １半導体領域を形成する工程と、前記素子形成領域上の
   ゲート電極形成部を除いて第１絶縁膜を形成する工程と
   、前記半導体基板上全面に第２絶縁膜を堆積した後に異
   方性エッチングによって前記第２絶縁膜を除去すること
   で　前記第１絶縁膜の側壁に前記第２絶縁膜をゲート絶
   縁膜よりも厚く残す工程と、前記第１半導体領域をソー
   ス側とドレイン側に分断しチャネル部となる第２導電型
   の第２半導体領域を形成する工程と、前記第２半導体領
   域上に前記ゲート絶縁膜を形成する工程と、前記第１絶
   縁膜の側壁に残った前記第２絶縁膜の上部を被覆するよ
   うにゲート電極を形成する工程と、前記第１絶縁膜を除
   去した後、前記第１半導体領域よりも不純物濃度の大き
   い第１導電型の第３半導体領域をソースおよびドレイン
   として形成する工程とを含むことを特徴とする電界効果
   トランジスタの製造方法