JP4391745B2 - ノッチ・ゲート付きｆｅｔの製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、集積回路チップに関する。より詳細には、電界効果トランジスタ（ＦＥＴ）に関する。さらに詳細には、Ｔ形ゲートを有する改良されたＦＥＴに関する。
【０００２】
【従来の技術】
ＦＥＴの速度は、主としてゲートの端から端までの距離で決まる。ゲート導体距離のより短いトランジスタは、ソースとドレイン間の間隔がより短く、一般に速度が速くなる。この業界では、光をより短波長にし、かつ開口数のより高いレンズを提供するフォトリソグラフィ装置へ移行して、各世代の集積回路についてこのゲート寸法の縮小を可能にした。しかし、これらの変化によって上下チップのライン幅のばらつきがしばしば増大した。さらに、これらの変化によってゲート抵抗が増大する結果となった。
【０００３】
米国特許第５，７５０，４３０号は、スペーサ間のウィンドウにゲート用ポリシリコンを付着させることによって生成する、曲がったサイドウォールを有するゲートを記載している。このトランジスタは、下部より上部の寸法が大きい。これによって形成されるチャネル長さは、最小寸法より短く、オーバーラップ容量が低減している。
【０００４】
１９９９年の米国ワシントンＤＣにおける、Technical Digest ofthe 1999 International Electron Devices Meetingの４１５頁の、T. Ghani等による報文「100nm GateLength High performance /Low Power CMOS Transistor」には、ポリ・ゲートの下部にノッチを有するＦＥＴが記載されている。このノッチは、ソース−ドレイン−拡張部インプラントを相殺し、改良された容量を有するより短いゲート寸法を提供し、さらに、ゲートが全体としてより大きな横断面積を有するので、抵抗の増大を回避している。
【０００５】
【発明が解決しようとする課題】
曲がったサイドウォールを有する、スペーサによって画定されたゲート、およびノッチ付きゲートは、利点を提供するが、実質的なさらなるデバイス性能の改良が可能である。この改良は、米国特許第５，７５０，４３０号およびT. Ghaniの報文に記載の構造を修正することによって誘導することができる。以下の発明は、この新しい構造およびこの新しい構造を実現するための方法を提供する。
【０００６】
【課題を解決するための手段】
一態様では、本発明は、上部寸法を有する上部と、下部寸法を有する下部とを有するゲートを含むＦＥＴである。上部寸法は、下部寸法より大きい。このＦＥＴは、下部によって画定される拡散部を含む。
【０００７】
このＦＥＴは、上部によって画定される拡散部も含む。下部によって画定される拡散部は、ハロー・インプラントとすることができ、上部によって画定される拡散部は、拡張部インプラントとすることができる。
【０００８】
本発明の他の態様は、第１導電材料とは異なる第２導電材料の下に、前記第１導電材料を有するゲートを含むＦＥＴによって達成される。第１導電材料は、ノッチ付きである。
【０００９】
本発明の他の態様は、半導体デバイスの製作方法である。この方法は、第１材料から形成される基板を供給するステップを含む。基板は、表面を有する。次のステップは、この表面上にゲート誘電体を形成することである。次いで、ゲート誘電体上にゲートを付着する。ゲートは第１ゲート層および第２ゲート層を含み、第１ゲート層はゲート誘電体に接触し、第２ゲート層は第１ゲート層の上にある。次のステップは、第１ゲート層の縁部を化学反応させて第１反応生成物を形成することである。最後に、この方法は、第１ゲート層の残りの部分および第２ゲート層に対して、第１反応生成物を選択的に除去して、第１ゲート層にノッチを設けることを含む。
【００１０】
一実施形態によれば、ＦＥＴは、Ｔ形のゲートを有する。このＦＥＴは、このＴの下部に対して自己整合されたハロー拡散部と、上部に対して自己整合された拡張拡散部を有する。これによって、ハローは拡張部インプラントから分離され、これが著しい利点を提供する。Ｔ形ゲートの上下部分は、ゲルマニウムとシリコンなど、２つの異なる材料からなる層から形成することができる。この２つの層は、同時にパターン化される。次いで、下層の露出した縁部を選択的に化学反応させ、反応生成物をエッチング除去してノッチを設ける。
【００１１】
他の実施形態では、ゲートは、単一のゲート導体から形成される。金属をサイドウォールに沿ってコンフォーマルに（conformally）付着し、リセス・エッチングしてサイドウォールの上部を露出させ、加熱して下部に沿ってシリサイドを形成する。シリサイドをエッチングしてノッチを設ける。
【００１２】
本発明の上記ならびに他の特徴および利点は、添付の図面に示すような、以下の本発明の詳細な説明から明らかとなろう。
【００１３】
【発明の実施の形態】
ハローまたはポケット・インプラントは、非常に短いＭＯＳＦＥＴにおいて、ショート・チャネル効果を抑える手段としてよく知られている。ショート・チャネル効果には、ゲート長が短くなるにつれて、Ｖｔが低下することおよびサブスレショルド傾斜が増大することが含まれる。通常、ハロー形成は、ソース／ドレイン・ドーピングと反対のドーパント型をインプラントすることによって達成される（例えば、ＮＦＥＴへホウ素をインプラントすることにより）。ソース／ドレイン拡張部インプラントの範囲を越えてゲートの下に到達させるために、ハロー・インプラントには高エネルギーが使用される。通常、ソース／ドレイン拡張部インプラントは、表１に示すように、著しく低いエネルギーとより高いドーズ量を有する。その結果、ハローのｐドーパントは、ソース／ドレイン拡散部のｎドーパントより深く配置されることが多い。したがって、ｎ型ソース・ドレイン拡散部は、ｐ型ハローで周囲をすべて覆われる。チャネル領域のｐ型ドーパントは、ショート・チャネル効果には役に立つが、ソース／ドレインの下部に延在するハローは、ソース／ドレイン接合容量を増大する不利な効果を有する。
【表１】
Figure 0004391745
【００１４】
高エネルギーを用いてハローをソース／ドレインおよび拡張部から遠くへ移動させるが、一般に、ハローに利用できる正味のｐドーパントは、インプラントされたｐドーパント総ドーズ量の内わずかである。何故なら、ｐインプラントの大部分は、より高濃度でドーピングされるソース／ドレインの中に落下して相殺されてしまう。したがって、標準のインプラント技術においては、通常の制御では限定されたハロー濃度までしか到達できず、これがショート・チャネル効果の制御の程度を限定している。さらに、ハロー・キャリア濃度の制御は、相殺されずに残るｐ型ドーパント原子がわずかなために困難である。したがって、ハローまたは拡張部インプラントのドーズ量またはエネルギーの小さな変動が、ハロー・キャリア濃度の大きな変動をもたらす可能性がある。
【００１５】
従来のハローでは、キャリア濃度が１０１７〜１０１８の範囲の場合、距離７０〜１００Ａで１０ｘのハロー・キャリア濃度変化が得られる。キャリア濃度変化の割合がこのようにゆるやかであるのは、拡張部インプラントおよびソース／ドレイン・インプラントによるハロー・インプラントの相殺の結果である。改良されたショート・チャネル制御では、３０〜４０Ａで同じ１０ｘのキャリア濃度変化をもたらすような、キャリア濃度のより急激な変化が必要である。さらに、デバイス性能を改良するためには、ソース／ドレイン下部のハロー濃度を低下させて、ソース／ドレイン接合容量を低下させることができる。ハロー・ドーピング濃度が高くなると空乏領域が狭くなり、これが静電容量を増大させる。
【００１６】
ノッチ付きゲートから、２つの明確な変化をもたらすことができる。第１に、ハロー・インプラントのエネルギーを低くすることができ、これにより、図１の曲線１６および１６’を比較して示すように、広がりの少ない、したがってより急峻なハロー分布結果がもたらされる。曲線１６は従来のハロー・インプラントであり、一方、曲線１６’は、本願で以下詳細に説明する本発明のノッチ付きゲートを用いることによって得られるハロー・インプラントである。曲線１８は、従来のゲートとノッチ付きゲート両方の場合の拡張部インプラントの分布図である。第２に、ハロー・インプラントが拡張部インプラント縁部から間隔をおいて配置されている領域では、曲線１７および１７’上の点ＢおよびＢ’に示すように、ハローはより高い正味ドーピング濃度を有する。これにより、この区域により狭い空乏領域がもたらされる。さらに、ハロー・ドーピングがより高いために、図１および図２の点ＡおよびＡ’に示すように、より急峻な接合部がもたらされる。空乏領域が狭くなると、Ｖｔのショート・チャネル制御が改善される。曲線１７’上の点Ａ’でのドーピング分布は、曲線１７上の点Ａでのドーピング分布より急峻であり、より短いチャネルでチャネル電位を制御してデバイスを停止することが可能になる。
【００１７】
より低いエネルギーでのインプラントを用い拡散をより少なくして、ノッチ付きゲートを有するハローを形成することができるので、曲線１７’上の点Ｃ’でのハロー・ドーピング分布は、曲線１７上の点Ｃでのハロー・ドーピング分布より急峻にすることができる。これにより、ハローの広がりが縮小し、かつハローの分散が減少するので、チャネル長を短くしてもリニアＶｔの制御を改善することができる。図３、図４、および図５に示すように、ハロー・インプラントのより急峻な分布Ｃ’により、２つのハローが一体化する前に、ソースおよびドレイン拡散部を互いにより接近して配置することができる。これにより、より短いチャネル長でも同等のＶｔ制御を行うことができる。物理的には、図３、図４、図５は、ゲート長が異なるだけである。図３では、従来のゲート・ハローおよびノッチ付きゲート・ハローはいずれも、ソースおよびドレインに隣接して識別可能な領域があり、Ｖｔ制御において同等に有効である。図４では、ノッチ付きゲート・ハローは、ソースおよびドレインに隣接して識別可能なハローを引き続いて形成しているが、従来のハローは一体化し始め、Ｖｔの制御は劣るものになる。図５では、従来のハローは完全に一体化し、一方、ノッチ付きゲート・ハローはこれから一体化し始めるところである。したがって、ノッチ付きゲート・ハローを用いることにより、優れたＶｔ制御を、より短いチャネル長で実現することができる。
【００１８】
ハロー・インプラントを拡張部インプラントから分離する一方法は、ゲートの縁部にハローをインプラントし、次いでゲートのサイドウォールに沿ってスペーサを設け、次いでソース／ドレイン拡張部をインプラントする。スペーサの幅は１０〜２０ｎｍであり、これにより、ハローと拡張部インプラントの間に間隔が設けられる。この方法は、ハローのソース／ドレイン拡張部からの所望の分離を可能にするが、ＮＦＥＴ拡張部ブロック・マスクを、スペーサ形成の前に１回、後に１回の２回使用する必要があるのが欠点である。この方法は、ハローとインプラントの分離を確実に再現できるように、スペーサの幅を厳しく制御する必要もある。本発明は、この手法を改善するものである。
【００１９】
本発明の方法は、転倒型Ｔゲートを用いてハローを斜角インプラントし、一方より垂直な方向から拡張部インプラントを設けることによって、ハロー・インプラントと拡張部インプラントの分離、より急峻な接合、およびハロー・キャリア濃度のより厳しい制御を可能にする。したがって、本発明は、ハロー・インプラントと拡張部インプラントを、これらのインプラントの間に何らのマスキング工程なしに、互いに横方向にずらせて配置することができる。したがって、拡張部ブロック・マスクは、ハローおよび拡張部の両方を設けるのに、１回のみの使用でよい。この単一マスクによるインプラントの分離では、初めに、半導体ウェーハ２１上にＴ形ゲート２０をエッチングする。（Ｔ形ゲートは、以下本明細書で説明するプロセスを用いて形成することができる。）
【００２０】
図６に示すように、Ｔ形ゲート２０は、ゲート誘電体２４上に、寸法Ｌ１および縁部２３を有する下部２２を有する。Ｔ形ゲート２０は、下部２２上に、寸法Ｌ２および縁部２７を有する上部２６も有する。ノッチ２８は、これによって画定され、高さｈおよび横方向長さｕを有する。ここで、ｕ＝（Ｌ２−Ｌ１）／２である。Ｔ形ゲート２０を形成した後、拡張部ブロック・マスク（図示せず）を設けて、ＮＦＥＴ３０の形成中、ＰＦＥＴＳをブロックする。
【００２１】
次いで、ｐ型ハロー３２を、ｔａｎ ｑ ＜ ｈ／ｕによって与えられる角度ｑでインプラントする。ここで、ｈはノッチの高さであり、ｕはノッチの横方向長さである。したがって、ハロー３２は、Ｔ形ゲート２０の下部２２によって画定される。一般に、配向の異なるウェーハ上にデバイス用インプラントを設けるために、ハローの斜角インプラントは、４つの基本方位すべてから行われる。図６に示すように、いかなる特定のデバイスも、２方向の活性領域でインプラントを受ける。最後に、半導体ウェーハ２１に垂直な角度で、拡張拡散部３４をインプラントする。したがって、拡散拡張部３４は、ゲート２０の大きい上部２６の縁部２７によって画定される。
【００２２】
したがって、ハロー３２のインプラント縁部３６は、拡張部３４のインプラント縁部３８から、ほぼｕに等しい寸法だけずれている。この寸法は、ノッチ２８の寸法にほぼ等しく、いずれのインプラントも、インプラント工程の間にどんなマスキング工程もなしに行われる。これら２つの拡散部３２および３４がゲート２０の異なる縁部２３および２７によって画定されているために、この分離を実現するのにマスキング工程が必要ない。これは、転倒型Ｔ形ゲート２０を用いて垂直インプラントおよび斜角インプラントを行うことによって達成される。
【００２３】
次の工程では、図７に示すように、ウェーハ２１のすべての表面上に絶縁材料４６の層をコンフォーマルに付着する。絶縁材料４６は、二酸化ケイ素または窒化ケイ素などの材料からなる。次いで、図８に示すように、方向性エッチングを用いてサイドウォール・スペーサ４８を形成する。最後に、やはり図８に示すように、スペーサ４８で画定してソース／ドレイン５０をインプラントする。別法として、図９に示すように、第１層５６のノッチ付きサイドウォールに沿ってスペーサ４８の背後にエア・ギャップ４９が取り残されるように、絶縁材料４６を非コンフォーマルに付着することもできる。プラズマ・エンハンスト化学気相成長（ＰＥＣＶＤ）などの付着プロセスが、方向性の優れた付着プロセスとして知られており、垂直面と比べて水平面により厚い膜を付着させる。図１０に示すように、方向性エッチングを用いてエア・ギャップ４９を有するサイドウォール・スペーサ４８が形成される。得られるエア・ギャップ４９の誘電率は約１．０であり、一方、二酸化ケイ素サイドウォール・スペーサ４８の誘電率は約３．５である。エア・ギャップ４９は、サイドウォール・スペーサ４８の有効誘電率を低下させ、したがって、オーバーラップ容量の低下に役立つ。
【００２４】
Ｔ形ゲート２０は、別個のマスキング工程を追加せずにハロー・インプラントと拡張部インプラントの分離を可能にするものであるが、本明細書記載のプロセスは、下部２２を最小以下の長さ寸法で製作して、実質的にデバイス性能を改善することができるという大きな利点も提供する。さらに、本発明の方法は、ライン幅の公差を増大することなしに、このゲート長の縮小を可能にする。さらに、Ｔ形ゲートには、面積の大きい上部２６が設けられ、これにより、下部２２が縮小した際のゲート抵抗の許容し難い増大を回避する。したがって、性能は、許容し難い否定的な影響なしに実質的に改善することができる。
【００２５】
Ｔ形ゲート２０は、図１１に示すように、ウェーハ２１上のゲート誘電体２４およびアイソレーション（図示せず）上に２層構造５４を付着させることによって形成する。２層構造５４は、ゲルマニウム層５６などの第１層、およびポリシリコン層５８などの第２層を含む。これら２層は、第１層５６と第２層５８との酸化され易さが異なる材料から選択される。次に、２層構造５４は、図１２に示すように、フォトリソグラフィでパターン化しエッチングされる。エッチングされたゲルマニウム層５６およびポリシリコン層５８は、長さおよび幅が等しい。この長さまたは幅は、フォトリソグラフィ・システムで実現できる最小寸法のはずである。
【００２６】
次の工程では、２層構造５４は、図１３に示すように、約５００〜６００Ｃで、酸化などの化学反応工程にかけられる。この温度では、図１３に示すように、酸化ゲルマニウム６０がゲルマニウム層５６の露出した縁部に成長する。ポリシリコン層５８は、この温度では十分に酸化しない。酸化ゲルマニウム６０が成長して、７〜１３ｎｍ（横方向長さｕ）のゲルマニウム層５６を消費する。次いで、水洗浄で酸化ゲルマニウム６０が除去され、図６に示すノッチ２８が設けられる。この酸化工程は、非常に厳密に制御することができ、消費されるゲルマニウムの厚みの再現性が非常に良い。ゲルマニウムまたはポリシリコンをさらにエッチングすることなく、すべての酸化物を除去することができる。したがって、この酸化とエッチングのプロセスは、除去されるゲルマニウム層５６の量の高度な制御を可能にし、ゲルマニウム層５６の長さまたは幅の厳密な公差を可能にする。したがって、ゲルマニウム層５６は、ポリシリコン層５８より、約１４から約２６ｎｍ短い寸法を有する。こうして、ゲルマニウム層５６の寸法は、使用されたフォトリソグラフィ・システムの最小寸法より約１０から約５０％小さくすることができ、一方、ポリシリコン層５８は最小寸法のままである。
【００２７】
他の実施形態では、第１層５６は、ゲルマニウム化合物ＧｅｘＳｉ１−ｘを含むことができる。ここで、ｘは、約０．５から約１．０の範囲である。
【００２８】
他の化学反応工程にも、同様に優れた制御を備えたものがある。例えば、第１層５６をポリシリコン、第２層５８を耐熱金属とすることができる。白金、チタン、タンタル、またはコバルトなどの金属の薄層を、２つのゲート層５６、５８のサイドウォールに沿ってコンフォーマルに付着する。次いで、基板を加熱すると、金属薄膜がポリシリコン層５６と反応して、第１層５６のサイドウォール縁部に沿って金属シリサイドを形成する。第２層５８は、耐熱金属であって反応しない。次いで、第２層に影響を与えないようにシリサイドを選択的にエッチングして、ノッチ２８を形成することができる。
【００２９】
別法として、ポリシリコン６６の単一ゲート層をゲート２０’に用いることもできる。図１４は、付着してゲート・ポリシリコン６６のサイドウォール７０を被覆した金属薄膜６８を示す。図１５は、金属薄膜６８に方向性エッチングを施したことを示しており、水平表面方向、およびゲート・ポリシリコン層６６のサイドウォール７０の上部７０ａ方向の金属が除去される。次いで、基板２１が加熱されると、残存金属６８’がポリシリコン６６と反応して、図１６に示すように、金属６８’で被覆されたサイドウォール７０の下部７０ｂだけに、金属シリサイド７２が形成される。次いで、図１７に示すように、このシリサイドが除去されてノッチ２８が形成される。コバルト・シリサイドまたはチタン・シリサイドなどの金属シリサイド７２は、過酸化水素または熱硫酸／過酸化水素混合物中で湿式エッチングすることができる。
【００３０】
本プロセスで形成されたＴ形ゲート２０は、従来技術のゲートと比べて実質的な利点を有する。ゲート２０の下部がその有効チャネル長を決めるので、Ｔ形ゲートを形成するための従来の試みより厳密な制御を用いることによって、ゲルマニウム層５６をこのように選択的に酸化し、かつトリミングすることにより、トリミングのないデバイスより高性能のデバイスを提供することができる。より長いまたはより幅広の上部ポリシリコン層５８を用いて、ゲート導体全体の導電率を高くすることができる。
【００３１】
所望により、ゲート誘電体スタックは、ゲルマニウムからなる下層およびシリコンからなる上層、ならびにこれら２層の間のＳｉＧｅ傾斜層から構成することもできる。この場合は、ゲルマニウム膜とシリコン膜の間が、シャープな不連続プロフィルではなく、テーパ付きプロフィルの最終ゲート導体構造が形成される。
【００３２】
第１層５６および第２層５８に、酸化および酸化物のエッチングに選択性がある他の導電材料を用いることもできる。例えば、タングステン、タンタル、モリブデン、またはチタンなどの耐熱金属、または、チタン・シリサイド、コバルト・シリサイド、または白金シリサイドなどのシリサイドを、第２層５８に使用することができる。次いで、ポリシリコンを第１層５６に使用できる。
【００３３】
他の実施形態では、酸化工程を省いて、第１層５６を第２層５８に対して選択的にエッチングして、Ｔ形ゲート２０を形成することができる。しかし、この場合は、酸化してその後エッチング工程を行うより、プロセス制御性にやや劣ることが予想される。
【００３４】
本発明のいくつかの実施形態ならびにその修正を、本明細書で詳細に説明し、かつ添付の図面に示したが、本発明の範囲から逸脱することなく、他の様々な修正を施して、ノッチ付きゲートを有するＦＥＴを提供することが可能であることは明らかであろう。上記明細書中の何も、本発明を頭記の特許請求の範囲より狭く限定することを意図するものではない。提供した実施例は、例示を意図するだけであり、排他的なものではない。
【図面の簡単な説明】
【図１】 デバイスの片側を示した、従来のゲートのデバイスおよびノッチ付きゲートのデバイスについての、拡張部インプラントおよびハローのドーピング分布図である。
【図２】 従来のゲートのデバイスおよびノッチ付きゲートのデバイスについての、拡張部インプラントおよびハローの、相殺された正味のドーピング分布図である。
【図３】 ソースおよびドレインを含めてデバイス全体を示した、チャネル長の異なる従来のゲートのデバイスおよびノッチ付きゲートのデバイスについての、拡張部インプラントおよびハローの、相殺された正味のドーピング分布図である。
【図４】 ソースおよびドレインを含めてデバイス全体を示した、チャネル長の異なる従来のゲートのデバイスおよびノッチ付きゲートのデバイスについての、拡張部インプラントおよびハローの、相殺された正味のドーピング分布図である。
【図５】 ソースおよびドレインを含めてデバイス全体を示した、チャネル長の異なる従来のゲートのデバイスおよびノッチ付きゲートのデバイスについての、拡張部インプラントおよびハローの、相殺された正味のドーピング分布図である。
【図６】 Ｔ形ゲートの異なる縁部によって画定されるハローおよび拡張部インプラントを示した、Ｔ形ゲートの横断面図である。
【図７】 図６のＴ形ゲートについて、スペーサおよびソース／ドレイン・インプラントを形成するプロセス工程を示した横断面図である。
【図８】 図６のＴ形ゲートについて、スペーサおよびソース／ドレイン・インプラントを形成するプロセス工程を示した横断面図である。
【図９】 図６のＴ形ゲートについて、スペーサの背後にエア・ギャップを設けるプロセス工程を示した横断面図である。
【図１０】 図６のＴ形ゲートについて、スペーサの背後にエア・ギャップを設けるプロセス工程を示した横断面図である。
【図１１】 図６のＴ形ゲートを製作する一プロセスを示した横断面図である。
【図１２】 図６のＴ形ゲートを製作する一プロセスを示した横断面図である。
【図１３】 図６のＴ形ゲートを製作する一プロセスを示した横断面図である。
【図１４】 ゲート材料の２層構造なしで、Ｔ形ゲートを製作する他のプロセスを示した横断面図である。
【図１５】 ゲート材料の２層構造なしで、Ｔ形ゲートを製作する他のプロセスを示した横断面図である。
【図１６】 ゲート材料の２層構造なしで、Ｔ形ゲートを製作する他のプロセスを示した横断面図である。
【図１７】 ゲート材料の２層構造なしで、Ｔ形ゲートを製作する他のプロセスを示した横断面図である。

Claims (6)

  1. 半導体デバイスを製作する方法であって、
    表面を有する、第１材料からなる基板を供給するステップと、
    前記表面上にゲート誘電体を形成するステップと、
    前記ゲート誘電体上に、Ｇｅ ｘ Ｓｉ １−ｘ からなり、ｘが０．５から１．０の範囲であるゲルマニウムまたはゲルマニウム化合物を付着させて前記ゲート誘電体に接触する第１ゲート層を形成し、前記第１ゲート層上にシリコンを付着させて第２ゲート層を形成することにより、前記第１ゲート層と前記第２ゲート層とからなるゲート導体を形成するステップと、
    前記ゲート誘電体に隣接する前記第１ゲート導体の縁部を酸化反応させて、第１反応生成物を形成するステップと、
    前記第１ゲート層と前記第２ゲート層の残りの部分に対して、前記第１反応生成物を選択的に除去することにより、前記第１ゲート層にノッチを設けるステップと、
    前記第２ゲート層の縁部によって画定され、前記ゲート誘電体に対して垂直にドーパント注入することにより形成される拡張拡散部の両縁部から、前記第１ゲート層と前記第２ゲート層の幅の差に相当する長さだけチャネル領域に延びたハローを形成させるため、前記表面に垂直に交わる垂線から前記ゲート誘電体に対して所定の角度傾けて前記基板にドーパント注入する第１ドーパント・インプラント・ステップであって、前記第１ドーパント・インプラント・ステップがハロー・インプラントであるステップと、
    を含む方法。
  2. 前記第２ゲート層のサイドウォールに沿ってスペーサを設けるステップをさらに含む、請求項１に記載の方法。
  3. 前記第１反応生成物に、酸化ゲルマニウム、または酸化シリコン・ゲルマニウムを含む、請求項１に記載の方法。
  4. 前記ゲート導体を形成するステップが、前記ゲート誘電体上のゲルマニウムからなる第１層と、シリコンからなる第２層と、第１層と第２層の間にＳｉＧｅの傾斜層とを形成するステップを含む、請求項１に記載の方法。
  5. 前記拡張拡散部を、前記ゲート導体の前記第２ゲート層によって画定された第２インプラントとして、前記ゲート誘電体に対して垂直にドーパント注入するソース／ドレイン拡張部インプラントを行って形成するステップをさらに含む、請求項１に記載の方法。
  6. 前記ゲート層の上部に隣接してスペーサを形成するステップと、前記スペーサによって画定された第３インプラントとして、前記ゲート誘電体に対して垂直にドーパント注入するソース／ドレイン・インプラントを行うステップとをさらに含む、請求項５に記載の方法。
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