JP2009021439A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる半導体装置及びその製造方法を得る。
【解決手段】半導体層12上にSiN膜18(第1の絶縁保護膜)が形成されている。半導体層12上にT型ゲート電極25が形成されている。T型ゲート電極25上からSiN膜29(第2の絶縁保護膜)が傘状に張り出している。SiN膜18とSiN膜29の間に中空部32が形成されている。この中空部32を残した状態でSiN膜18及びSiN膜29がSiN膜33(第3の絶縁保護膜)で覆われている。
【選択図】図10
【解決手段】半導体層12上にSiN膜18(第1の絶縁保護膜)が形成されている。半導体層12上にT型ゲート電極25が形成されている。T型ゲート電極25上からSiN膜29(第2の絶縁保護膜)が傘状に張り出している。SiN膜18とSiN膜29の間に中空部32が形成されている。この中空部32を残した状態でSiN膜18及びSiN膜29がSiN膜33(第3の絶縁保護膜)で覆われている。
【選択図】図10
Description
本発明は、T型ゲート電極を絶縁膜で覆った半導体装置及びその製造方法に関し、特にゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる半導体装置及びその製造方法に関するものである。
GaAsなどの化合物半導体を用いた高周波半導体装置の汎用化が急速に進んでおり、コスト削減が強く求められている。この要求に対応するため、これまでの完全気密のメタルパッケージに代わって、低価格なモールドパッケージが採用されるようになっている。しかし、モールドパッケージのような非気密のパッケージを用いる場合には、水分による劣化を防ぐために半導体装置の高耐湿化を図る必要がある。
高耐湿化を図った第1の従来例に係る半導体装置の製造方法について図面を用いて説明する。
まず、図30に示すように、半絶縁性GaAs基板11上に、半導体層12として、AlGaAa/GaAs超格子バッファ層13、n−GaAsチャネル層14、AlGaAsショットキー層15、GaAsキャップ層16をエピタキシャル成長法により順番に形成する。半導体層12の所定領域にSiイオンを注入して不純物拡散層17を形成し、Heイオンを注入して素子間分離層(不図示)を形成する。そして、半導体層12上にSiN膜18をプラズマCVD(Chemical Vapor Deposition)により形成する。
次に、図31に示すように、SiN膜18上にフォトレジスト膜21を塗布し、転写工程によって開口部を形成する。このフォトレジスト膜21をマスクとしてICP(Inductively Coupled Plasma)を用いてSiN膜18及びGaAsキャップ層16をエッチングして開口部22を形成する。その後、フォトレジスト膜21を除去する。そして、図32に示すように、開口部22を埋め込むように全面にWSi/Au膜23をスパッタリングにより形成する。
次に、図33に示すように、WSi/Au膜23上にフォトレジスト膜24を塗布し、転写工程によって開口部22近傍以外のフォトレジスト膜24を除去する。このフォトレジスト膜24をマスクとしたイオンミリングによってWSi/Au膜23をパターニングして半導体層12上にT型ゲート電極25を形成する。その後、フォトレジスト膜24を除去する。
次に、図34に示すように、全面にフォトレジスト膜26を塗布し、転写工程によって不純物拡散層17上のフォトレジスト膜26を除去する。このフォトレジスト膜26をマスクとして用いて、RIE(Reactive Ion Etching)によってSiN膜18をエッチングする。
次に、図35に示すように、全面にAuGe/Ni/Au膜を真空蒸着法により蒸着し、リフトオフ処理して、不純物拡散層17にオーミックコンタクトされたソース電極27及びドレイン電極28を形成する。そして、図36に示すように、T型ゲート電極25を覆うように全面にSiN膜29を形成する。
このように第1の従来例では、半導体層12やT型ゲート電極25の表面をプラズマCVD等によって形成した厚膜のSiN膜29で覆うことで、水分による腐食から保護していた。しかし、ゲート抵抗の増大を防ぐためにT型ゲート電極25を用いた場合、T型ゲート電極25の張出し部分と半導体層12との間に高誘電率のSiN膜18が詰まっているために、容量成分が増大し、高周波特性が悪化するという問題があった。
この第1の従来例の問題を解決する第2の従来例に係る半導体装置の製造方法について図面を用いて説明する。
まず、図37に示すように、実施の形態1と同様に、半絶縁性GaAs基板11上に半導体層12を形成し、半導体層12の所定領域にSiイオンを注入して不純物拡散層17を形成する。そして、半導体層12上にSiO2膜19をプラズマCVDにより形成する。
次に、図38に示すように、SiO2膜19上にフォトレジスト膜21を塗布し、転写工程によって開口部を形成する。このフォトレジスト膜21をマスクとして用いて、ICP(Inductively Coupled Plasma)によるプラズマエッチングによってSiO2膜19及びGaAsキャップ層16をエッチングして開口部22を形成する。その後、フォトレジスト膜21を除去する。そして、図39に示すように、開口部22を埋め込むように全面にWSi/Au膜23をスパッタリングにより形成する。
次に、図40に示すように、WSi/Au膜23上にフォトレジスト膜24を塗布し、転写工程によって開口部22近傍以外のフォトレジスト膜24を除去する。このフォトレジスト膜24をマスクとしたイオンミリングによってWSi/Au膜23をパターニングして半導体層12上にT型ゲート電極25を形成する。その後、フォトレジスト膜24を除去する。
次に、図41に示すように、バッファードフッ酸(BHF)を用いてSiO2膜19を全て除去する。
次に、図42に示すように、全面に薄いSiN膜18を形成する。そして、全面にフォトレジスト膜26を塗布し、転写工程によって不純物拡散層17上のフォトレジスト膜26を除去する。このフォトレジスト膜26をマスクとして用いて、RIEによってSiN膜18をエッチングする。
次に、図43に示すように、全面にAuGe/Ni/Au膜を真空蒸着法により蒸着し、リフトオフ処理して、不純物拡散層17にオーミックコンタクトされたソース電極27及びドレイン電極28を形成する。
次に、図44に示すように、全面にT型ゲート電極25以上の膜厚を有するSiN膜29を形成する。このようにT型ゲート電極25を形成した後に厚膜のSiN膜29を形成することで、T型ゲート電極25の張出し部分の下に中空部32が形成される。これにより、第1の従来例で問題となるゲート−ドレイン間容量の増大を抑制することができ、高周波特性の悪化を防ぐことができる。
しかし、第2の従来例では、T型ゲート電極25の張出し部分の下にもある程度はSiN膜29が回り込むため、ウェハ面内でのゲート−ドレイン間容量のバラツキが大きくなる。また、T型ゲート電極25の形状・寸法によっては、中空部32が確実に形成できない場合や、ゲート−ドレイン間容量の十分な低減効果が得られない場合がある。さらに、T型ゲート電極25の形成後にSiN膜18を形成するため、T型ゲート電極25の張出し部分の下にある半導体層12の表面を覆うSiN膜18のカバレッジ及び膜質が低下し、耐湿性が低下するという問題があった。
この第1の従来例及び第2の従来例の問題を解決する第3の従来例に係る半導体装置の製造方法について図面を用いて説明する(例えば、特許文献1参照)。
まず、図45に示すように、フォトレジストパターンをマスクとしてGaAs基板11の動作層までエッチングしてリセスを形成する。GaAs基板11上にSiN膜18とSiO2膜19aを順番に形成する。フォトレジストパターンをマスクとしたドライエッチングにより、SiO2膜19a及びSiN膜18を加工して開口部22を形成する。この開口部22を埋め込むように全面に金属膜を成膜した後、フォトレジストパターンをマスクとしたドライエッチングにより金属膜を加工して、T型ゲート電極25を形成する。さらに、全面にSiO2膜19bを形成してT型ゲート電極25の頭部を被覆する。
次に、図46に示すように、フォトレジストパターンをマスクとしてウエットエッチングにより、T型ゲート電極25の両端に隣接した領域においてSiO2膜19a,19b及びSiN膜18を選択的に除去する。この開口した領域にソース電極27及びドレイン電極28を所定の方法によって形成する。その後、全面にSiN膜29を形成する。
次に、図47に示すように、フォトレジストパターンをマスクとしてドライエッチングによりSiN膜29を選択的に除去して、T型ゲート電極25上に開口部37を形成する。その後、開口部37を通してベーパーエッチングによりT型ゲート電極25の周囲にあるSiO2膜19a,19bのみを選択的に除去する。
次に、図48に示すように、第3のSiN膜33を全面に形成して開口部37を閉じることで、T型ゲート電極25の周囲に中空部32が形成される。これにより、第1の従来例で問題となるゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぐことができる。また、第2の従来例で問題となるウェハ面内でのバラツキが小さく、高い耐湿性を確保することができる。
しかし、第3の従来例では、図47の状態においてSiN膜29の機械的強度が弱いため、製造工程途中で欠落してしまう。従って、図48に示すような中空部32を有する構造を安定して製造することができないという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置は、半導体層と、半導体層上に形成された第1の絶縁保護膜と、半導体層上に形成されたT型ゲート電極と、T型ゲート電極上から傘状に張り出し、第1の絶縁保護膜との間に中空部を形成する第2の絶縁保護膜と、中空部を残した状態で第1の絶縁保護膜及び第2の絶縁保護膜を覆う第3の絶縁保護膜とを有する。
本発明に係る半導体装置の製造方法は、半導体層上に第1の絶縁保護膜を形成する工程と、第1の絶縁保護膜上に犠牲膜を形成する工程と、第1の絶縁保護膜及び犠牲膜に開口部を形成する工程と、開口部を埋め込むように全面に金属膜を形成する工程と、金属膜をパターニングして半導体層上にT型ゲート電極を形成する工程と、T型ゲート電極を覆うように全面に第2の絶縁保護膜を形成する工程と、T型ゲート電極の周辺にある第1領域の外側にある第2の絶縁保護膜を選択的に除去する工程と、犠牲膜を選択的に除去して、第1の絶縁保護膜と第2の絶縁保護膜の間に中空部を形成する工程と、中空部を残した状態で第1の絶縁保護膜及び第2の絶縁保護膜を第3の絶縁保護膜で覆う工程とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぎ、ウェハ面内でのバラツキが小さく、高い耐湿性を確保し、安定して製造することができる。
実施の形態1.
以下、本発明の実施の形態1に係る半導体装置の製造方法について図面を用いて説明する。
以下、本発明の実施の形態1に係る半導体装置の製造方法について図面を用いて説明する。
まず、図1に示すように、半絶縁性GaAs基板11上に、半導体層12として、AlGaAa/GaAs超格子バッファ層13、n−GaAsチャネル層14、AlGaAsショットキー層15、GaAsキャップ層16をエピタキシャル成長法により順番に形成する。半導体層12の所定領域にSiイオンを注入して不純物拡散層17を形成し、Heイオンを注入して素子間分離層(不図示)を形成する。そして、半導体層12上にSiN膜18(第1の絶縁保護膜)をプラズマCVDにより形成する。更に、SiN膜18上にSiO2膜19(犠牲膜)を形成する。
次に、図2に示すように、SiO2膜19上にフォトレジスト膜21を塗布し、転写工程によって開口部を形成する。このフォトレジスト膜21をマスクとして用いて、ICPを用いてSiO2膜19、SiN膜18及びGaAsキャップ層16をエッチングして開口部22を形成する。その後、フォトレジスト膜21を除去する。そして、図3に示すように、開口部22を埋め込むように全面にWSi/Au膜23(金属膜)をスパッタリングにより形成する。
次に、図4に示すように、WSi/Au膜23上にフォトレジスト膜24を塗布し、転写工程によって開口部22近傍以外のフォトレジスト膜24を除去する。このフォトレジスト膜24をマスクとしたイオンミリングによってWSi/Au膜23をパターニングして半導体層12上にT型ゲート電極25を形成する。その後、フォトレジスト膜24を除去する。
次に、図5に示すように、全面にフォトレジスト膜26を塗布し、転写工程によって不純物拡散層17上のフォトレジスト膜26を除去する。このフォトレジスト膜26をマスクとし、SF6/Heエッチングガスを用いたRIEによってSiO2膜19及びSiN膜18をエッチングする。そして、バッファードフッ酸を用いてフォトレジスト膜26の開口部から選択的にSiO2膜19をエッチングして、不純物拡散層17近傍のSiO2膜19にサイドエッチを入れる。
次に、図6に示すように、全面にAuGe/Ni/Au膜を真空蒸着法により蒸着し、リフトオフ処理して、不純物拡散層17にオーミックコンタクトされたソース電極27及びドレイン電極28を形成する。そして、図7に示すように、T型ゲート電極25を覆うように全面にSiN膜29(第2の絶縁保護膜)を形成する。
次に、図8に示すように、SiN膜29上にフォトレジスト膜31を塗布し、転写工程によって、T型ゲート電極25の周辺にある第1領域の外側のフォトレジスト膜31を除去する。このフォトレジスト膜31をマスクとし、SF6/Heエッチングガスを用いたRIEによってSiN膜29をエッチングして、第1領域の外側にあるSiN膜29を選択的に除去する。ここで、SF6/Heエッチングガスは、SiO2に対してSiNを選択的にエッチングする特性を持つために、SiO2膜19の表面でエッチレートが下がり、過度なエッチングを抑制できるため、制御性良く加工できる。
次に、図9に示すように、バッファードフッ酸を用いて全てのSiO2膜19を選択的に除去して、SiN膜18とSiN膜29の間に中空部32を形成する。その後、フォトレジスト膜31を除去する。
次に、図10に示すように、中空部32を残した状態でSiN膜18及びSiN膜29をSiN膜33(第3の絶縁保護膜)で覆う。以上の工程により、本実施の形態に係る半導体装置が製造される。
本実施の形態に係る半導体装置では、半導体層12上にSiN膜18及びT型ゲート電極25が形成されている。そして、T型ゲート電極25上からSiN膜29が傘状に張り出している。このSiN膜29とSiN膜18との間に中空部32が形成されている。さらに、中空部32を残した状態でSiN膜18及びSiN膜29がSiN膜33で覆われている。
このようにT型ゲート電極25の張出し部の下に絶縁膜が存在しない中空部32が形成されているため、ゲート−ドレイン間容量の増大を抑制して高周波特性の悪化を防ぐことができる。
また、T型ゲート電極25上から傘状に張り出したSiN膜29の端部とSiN膜18との間隔は、T型ゲート電極25の張出し部とSiN膜18との間隔よりも狭い。これにより、中空部32内へのSiN膜33の回り込みが抑制されるため、ウェハ面内でのバラツキが小さい。
また、T型ゲート電極25の形成前に半導体層12上にSiN膜18を形成するため、T型ゲート電極25の張出し部分の下にある半導体層12の表面を覆うSiN膜18のカバレッジ及び膜質が良好となり、高い耐湿性を確保することができる。
また、図9に示すようにT型ゲート電極25上から傘状に張り出したSiN膜29の機械的強度は強いため、製造工程途中で欠落することはない。従って、図10に示すような中空部32を有する構造を安定して製造することができる。
実施の形態2.
以下、本発明の実施の形態2に係る半導体装置の製造方法について図面を用いて説明する。
以下、本発明の実施の形態2に係る半導体装置の製造方法について図面を用いて説明する。
まず、実施の形態1と同様に図1〜6に示す工程を行う。次に、図11の上面図及び図12,13の断面図に示すように、全面にフォトレジスト膜34を塗布する。そして、ゲート幅方向に一定の間隔でフォトレジスト膜34に開口部35を設ける。
次に、図14の上面図及び図15,16の断面図に示すように、ゲート幅方向の一部の領域において、フォトレジスト膜34をマスクとしてバッファードフッ酸を用いて、T型ゲート電極25の周辺にある第2領域の外側にあるSiO2膜19を選択的に除去する。ここで、第2領域は第1領域よりも狭い。その後、フォトレジスト膜34を除去する。
次に、図17の上面図及び図18,19の断面図に示すように、T型ゲート電極25を覆うように全面にSiN膜29を形成する。この際、ゲート幅方向の一部の領域においてSiN膜18とSiN膜29が密着する。そして、SiN膜29上にフォトレジスト膜31を塗布し、転写工程によって、T型ゲート電極25の周辺にある第1領域の外側のフォトレジスト膜31を除去する。このフォトレジスト膜31をマスクとし、SF6/Heエッチングガスを用いたRIEによってSiN膜29をエッチングして、第1領域の外側にあるSiN膜29を選択的に除去する。
次に、図20の上面図及び図21,22の断面図に示すように、バッファードフッ酸を用いて全てのSiO2膜19を選択的に除去して、SiN膜18とSiN膜29の間に中空部32を形成する。その後、フォトレジスト膜31を除去する。
次に、図23の上面図及び図24,25の断面図に示すように、中空部32を残した状態でSiN膜18及びSiN膜29をSiN膜33で覆う。以上の工程により、本実施の形態に係る半導体装置が製造される。
本実施の形態によれば、実施の形態1と同様の効果を得ることができる。また、本実施の形態に係る半導体装置は、ゲート幅方向の一部の領域において、T型ゲート電極25の近傍に中空部32を残した状態でSiN膜18とSiN膜29の端部が密着している。これにより、T型ゲート電極25上から傘状に張り出したSiN膜29の機械的強度を実施の形態1よりも強くすることができる。従って、製造工程途中で欠落するのを防ぎ、中空部32を有する構造を更に安定して製造することができる。
実施の形態3.
以下、本発明の実施の形態3に係る半導体装置の製造方法について図面を用いて説明する。
以下、本発明の実施の形態3に係る半導体装置の製造方法について図面を用いて説明する。
まず、実施の形態1と同様に図1〜7に示す工程を行う。次に、図26に示すように、SiN膜29上にSOG膜36(補強材)をスピンコートによって塗布する。そして、熱処理を行い、イオンミリングによってSOG膜36をエッチバックして、T型ゲート電極25の張出し部の側壁以外にあるSOG膜36を除去する。
次に、図27に示すように、SiN膜29上にフォトレジスト膜31を塗布し、転写工程によって、T型ゲート電極25の周辺にある第1領域の外側のフォトレジスト膜31を除去する。このフォトレジスト膜31をマスクとし、SF6/Heエッチングガスを用いたRIEによってSiN膜29をエッチングして、第1領域の外側にあるSiN膜29を選択的に除去する。ここで、SF6/Heエッチングガスは、SiO2に対してSiNを選択的にエッチングする特性を持つために、SiO2膜19の表面でエッチレートが下がり、過度なエッチングを抑制できるため、制御性良く加工できる。
次に、図28に示すように、バッファードフッ酸を用いて全てのSiO2膜19を選択的に除去して、SiN膜18とSiN膜29の間に中空部32を形成する。その後、フォトレジスト膜31を除去する。
次に、図29に示すように、中空部32を残した状態でSiN膜18及びSiN膜29をSiN膜33で覆う。以上の工程により、本実施の形態に係る半導体装置が製造される。
本実施の形態によれば、実施の形態1と同様の効果を得ることができる。また、本実施の形態に係る半導体装置は、T型ゲート電極25の張出し部の側壁においてSiN膜29上に形成されたSOG膜36を更に有する。これにより、T型ゲート電極25上から傘状に張り出したSiN膜29の機械的強度を実施の形態1よりも強くすることができる。従って、製造工程途中で欠落するのを防ぎ、中空部32を有する構造を更に安定して製造することができる。
12 半導体層
18 SiN膜(第1の絶縁保護膜)
19 SiO2膜(犠牲膜)
22 開口部
23 金属膜
25 T型ゲート電極
29 SiN膜(第2の絶縁保護膜)
32 中空部
33 SiN膜(第3の絶縁保護膜)
36 SOG膜(補強材)
18 SiN膜(第1の絶縁保護膜)
19 SiO2膜(犠牲膜)
22 開口部
23 金属膜
25 T型ゲート電極
29 SiN膜(第2の絶縁保護膜)
32 中空部
33 SiN膜(第3の絶縁保護膜)
36 SOG膜(補強材)
Claims (6)
- 半導体層と、
前記半導体層上に形成された第1の絶縁保護膜と、
前記半導体層上に形成されたT型ゲート電極と、
前記T型ゲート電極上から傘状に張り出し、前記第1の絶縁保護膜との間に中空部を形成する第2の絶縁保護膜と、
前記中空部を残した状態で前記第1の絶縁保護膜及び前記第2の絶縁保護膜を覆う第3の絶縁保護膜とを有することを特徴とする半導体装置。 - ゲート幅方向の一部の領域において、前記T型ゲート電極の近傍に前記中空部を残した状態で前記第1の絶縁保護膜と前記第2の絶縁保護膜の端部が密着していることを特徴とする請求項1に記載の半導体装置。
- 前記T型ゲート電極の張出し部の側壁において前記第2の絶縁保護膜上に形成された補強材を更に有することを特徴とする請求項1又は2に記載の半導体装置。
- 半導体層上に第1の絶縁保護膜を形成する工程と、
前記第1の絶縁保護膜上に犠牲膜を形成する工程と、
前記第1の絶縁保護膜及び前記犠牲膜に開口部を形成する工程と、
前記開口部を埋め込むように全面に金属膜を形成する工程と、
前記金属膜をパターニングして前記半導体層上にT型ゲート電極を形成する工程と、
前記T型ゲート電極を覆うように全面に第2の絶縁保護膜を形成する工程と、
前記T型ゲート電極の周辺にある第1領域の外側にある前記第2の絶縁保護膜を選択的に除去する工程と、
前記犠牲膜を選択的に除去して、前記第1の絶縁保護膜と前記第2の絶縁保護膜の間に中空部を形成する工程と、
前記中空部を残した状態で前記第1の絶縁保護膜及び前記第2の絶縁保護膜を第3の絶縁保護膜で覆う工程とを有することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁保護膜を形成する工程の前に、ゲート幅方向の一部の領域において、前記T型ゲート電極の周辺にある第2領域の外側にある前記犠牲膜を選択的に除去する工程を更に有し、
前記第2領域は前記第1領域よりも狭いことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第2の絶縁保護膜上に補強材を塗布する工程と、
前記補強材をエッチバックして、前記T型ゲート電極の張出し部の側壁以外にある前記補強材を除去する工程を更に有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
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