JP2019135745A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

【課題】ゲート開口近くの絶縁膜内に不純物が混入することを回避し、且つ、ゲート開口の側壁の傾斜のばらつきを抑制することが可能な電界効果トランジスタの製造方法を提供する。【解決手段】この製造方法は、ゲート電極を備える電界効果トランジスタの製造方法であって、基板上に成長した半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、開口パターンを有するマスクを第２のＳｉＮ膜上に形成する工程と、開口パターンを介して第２のＳｉＮ膜および第１のＳｉＮ膜にドライエッチングを施すことにより、第２のＳｉＮ膜および第１のＳｉＮ膜に開口を形成して半導体積層を露出させるエッチング工程と、露出した半導体積層上および少なくとも第１のＳｉＮ膜に形成された開口の周囲にゲート電極を形成する工程と、を含む。【選択図】図４

Description

本発明は、電界効果トランジスタの製造方法に関するものである。

特許文献１には、半導体層上に電極を形成する方法が記載されている。この方法では、まず半導体層上にベース絶縁膜を成膜し、このベース絶縁膜に開口（コンタクト窓）を形成する。次に、開口内を含む半導体層上の全面に第１の絶縁膜を成膜する。このとき、開口の形状が第１の絶縁膜に残る。その上に第２の絶縁膜を成膜する。そして、第１及び第２の絶縁膜のエッチングを行い、開口内の半導体層を露出させる。このとき、ベース絶縁膜の側面上に第１及び第２の絶縁膜が残存し、開口の傾斜した側壁が形成される。その後、開口を埋め込むように電極を形成する。

特許文献２には、化合物半導体装置に関する技術が記載されている。この装置は、ＳｉＣ基板上に、化合物半導体層と、開口を有し化合物半導体層を覆うＳｉＮの保護膜と、開口を埋め込むよう化合物半導体層上に形成されたゲート電極とを有している。開口は、ＳｉＮの保護膜にウェットエッチングを施すことにより形成され、これにより開口の側壁が傾斜する。

米国特許第８３５７５７１号明細書 特開平２０１３−０７７６２１号公報

電界効果トランジスタのゲート電極を形成する際には、半導体層の表面を覆う絶縁膜に開口を形成し、該開口を覆うようにゲート電極の金属膜を形成する。このとき、ゲート端に電界が集中することによる耐圧の低下やコプラスの悪化を抑制するために、開口の幅が半導体層から離れるに従って徐々に拡がるような傾斜を開口の側壁に与える。上述した各文献は、開口の側壁を傾斜させるための種々の方法を開示する。しかしながら、特許文献１に記載された方法では、ベース絶縁膜の側面と第１の絶縁膜との界面が膜内に残存する。通常、ベース絶縁膜の側面には、ドライエッチングの際に残留した反応生成物や大気中に含まれる炭素原子といった不純物が付着している。開口の側壁の近くにこれらの不純物が存在していると、ゲート電極に電圧が印加された際にこれらの不純物がイオン化して、特性の変動や信頼性の低下の原因となる。また、特許文献２に記載された方法のようにウェットエッチングによって開口の側壁を形成する場合、側壁の傾斜角度がウェハ毎にばらつき、またウェハ面内でもばらつく傾向がある。側壁の傾斜角度のばらつきは、素子毎の動作特性のばらつきとして現れる。

本発明は、このような問題点に鑑みてなされたものであり、ゲート開口近くの絶縁膜内に不純物が混入することを回避し、且つ、ゲート開口の側壁の傾斜のばらつきを抑制することが可能な電界効果トランジスタの製造方法を提供することを目的とする。

上述した課題を解決するために、一実施形態に係る電界効果トランジスタの製造方法は、ゲート電極を備える電界効果トランジスタの製造方法であって、基板上に成長した半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、開口パターンを有するマスクを第２のＳｉＮ膜上に形成する工程と、開口パターンを介して第２のＳｉＮ膜および第１のＳｉＮ膜にドライエッチングを施すことにより、第２のＳｉＮ膜および第１のＳｉＮ膜に開口を形成して半導体積層を露出させるエッチング工程と、露出した半導体積層上および少なくとも第１のＳｉＮ膜に形成された開口の周囲にゲート電極を形成する工程と、を含む。

本発明によれば、ゲート開口近くの絶縁膜内に不純物が混入することを回避し、且つ、ゲート開口の側壁の傾斜のばらつきを抑制することが可能な電界効果トランジスタの製造方法を提供できる。

図１は、一実施形態に係る製造方法によって製造されるトランジスタ１Ａの一例を示す断面図である。 図２の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明する図である。 図３の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明する図である。 図４の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明する図であって、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。 図５の（ａ）及び（ｂ）は、一実施形態に係るトランジスタ１Ａの製造方法を説明する図であって、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。 図６は、ＳｉＮ膜１１のゲート開口１１ａの壁面、及びＳｉＮ膜１２の開口１２ａの壁面がエッチングにより後退する様子を概念的に示す図である。 図７は、一実施例により作製した電界効果トランジスタ１Ａのゲート電極２３付近の断面構造を示すＳＥＭ写真である。

本発明の実施形態に係る電界効果トランジスタの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、第１実施形態に係る製造方法によって製造される電界効果トランジスタ（以下、単にトランジスタという）の一例を示す断面図である。図１に示されるように、トランジスタ１Ａは、基板２、半導体積層７、ＳｉＮ膜１１（第１のＳｉＮ膜）、ＳｉＮ膜１２（第２の絶縁膜）、ソース電極２１、ドレイン電極２２、及びゲート電極２３を備える。半導体積層７は、基板２から順に、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む。トランジスタ１Ａは高電子移動度トランジスタ（ＨＥＭＴ）であり、チャネル層４とバリア層５との界面に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層４内にチャネル領域が形成される。

基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ_２Ｏ_３）基板が挙げられる。本実施形態では、基板２はＳｉＣ基板である。バッファ層３は、チャネル層４及びバリア層５を異種基板である基板２上にエピタキシャル成長するための緩衝層である。バッファ層３は、窒化物半導体で構成され、例えばＡｌＮ層である。バッファ層３の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。チャネル層４は、基板２上（本実施形態ではバッファ層３上）にエピタキシャル成長した層であり、上述した２次元電子ガスが生じ、ドレイン電流が流れるチャネル領域を有する。チャネル層４は、窒化物半導体で構成され、例えばＧａＮ層である。チャネル層４の厚さは、例えば４００ｎｍ以上２０００ｎｍ以下である。

バリア層５は、チャネル層４上にエピタキシャル成長した層である。バリア層５は、チャネル層４よりも電子親和力が大きい窒化物半導体で構成され、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、およびＩｎＡｌＧａＮ層を含む。バリア層５には不純物が含まれてもよい。本実施形態では、バリア層５は、ｎ型のＡｌＧａＮ層である。バリア層５の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。キャップ層６は、バリア層５上にエピタキシャル成長した層である。キャップ層６は、窒化物半導体で構成され、例えばＧａＮ層である。キャップ層６も不純物を含んでもよい。本実施形態では、キャップ層６は、ｎ型ＧａＮ層からなる。キャップ層６の厚さの下限値は、例えば１ｎｍである。キャップ層６の厚さの上限値は、例えば５ｎｍである。

ＳｉＮ膜１１は、キャップ層６上に設けられた窒化シリコン（ＳｉＮ）からなる絶縁性の保護膜である。ＳｉＮ膜１１は、半導体積層７の表面を保護するために設けられる。後述するように、ＳｉＮ膜１２よりもエッチング耐性を高めるために、ＳｉＮ膜１１は減圧ＣＶＤ（LowPressure Chemical Vapor Deposition；ＬＰＣＶＤ）法によって形成される。減圧ＣＶＤ法では成膜温度が高温のため、ＳｉＮ膜１１の膜質は緻密である。また、ＳｉＮ膜１１は、ストイキオメトリなＳｉＮ膜よりもＳｉ組成が大きい、いわゆるＳｉリッチな膜である。ＳｉＮ膜１１の屈折率は例えば２．０５以上である。

ＳｉＮ膜１１の厚さの下限値は例えば２０ｎｍであり、上限値は例えば５０ｎｍである。ＳｉＮ膜１１には、ゲート開口１１ａと、ソース開口１１ｂと、ドレイン開口１１ｃとが形成されている。ゲート開口１１ａは、ソース開口１１ｂとドレイン開口１１ｃとの間に位置する。ゲート開口１１ａ内では、キャップ層６が露出している。ゲート開口１１ａの側壁は、ゲート開口１１ａの幅が半導体積層７から離れるほど徐々に拡がるように、半導体積層７の表面（本実施形態ではキャップ層６の表面）の法線方向に対して傾斜している。ソース開口１１ｂ及びドレイン開口１１ｃ内では、キャップ層６が除去されておりバリア層５が露出している。

ソース電極２１は、ソース開口１１ｂを塞ぎ、かつ、半導体積層７上にも設けられ、ソース開口１１ｂを介してバリア層５と接している。ドレイン電極２２は、ドレイン開口１１ｃを塞ぎ、かつ、半導体積層７上にも設けられ、ドレイン開口１１ｃを介してバリア層５と接している。ソース電極２１及びドレイン電極２２は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を合金化して形成されたものである。ソース電極２１及びドレイン電極２２は、Ａｌ層の上に他のＴｉ層をさらに積層化した上で合金化されてもよい。

ゲート電極２３は、ソース電極２１とドレイン電極２２との間の半導体積層７上の領域に設けられ、ＳｉＮ膜１１、及び開口１１ａを介してキャップ層６に接している。具体的には、ゲート電極２３は、ゲート開口１１ａを埋め込んでおり、ゲート開口１１ａ内のキャップ層６と、ＳｉＮ膜１１の表面のうちゲート開口１１ａの周辺部とに接している。ゲート電極２３はキャップ層６とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層６にショットキ接触する。なお、キャップ層６とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）等が挙げられる。Ｎｉ層の厚さは例えば２００ｎｍであり、Ａｕ層の厚さは例えば７００ｎｍである。

ＳｉＮ膜１２は、ＳｉＮ膜１１上に設けられた窒化シリコン（ＳｉＮ）からなる膜である。後述するように、ＳｉＮ膜１１よりもエッチング耐性を低くするために、ＳｉＮ膜１２はプラズマＣＶＤ法によって形成される。プラズマＣＶＤ法では成膜温度が低温のため、ＳｉＮ膜１１の膜質はＳｉＮ膜１２よりも疎である。ＳｉＮ膜１２のＳｉ組成はＳｉＮ膜１１のＳｉ組成よりも小さく、ＳｉＮ膜１１の屈折率は例えば１．８程度、もしくはそれ以下とされる。ＳｉＮ膜１２の厚さの下限値は例えば２５０ｎｍであり、上限値は例えば５００ｎｍである。ＳｉＮ膜１２には、開口１２ａ，１２ｂ及び１２ｃが形成されている。開口１２ａは、ＳｉＮ膜１１のゲート開口１１ａ上に位置し、ＳｉＮ膜１１のうちゲート開口１１ａ及びその周辺部を露出させる。開口１２ａ内には、開口１２ａの側壁から間隔をあけてゲート電極２３が配置されている。開口１２ｂは、ＳｉＮ膜１２のうちソース電極２１を覆う部分に形成されており、ソース電極２１の上面を露出させる。ソース電極２１は、開口１２ｂを介して、図示しないソース電極パッドと接している。開口１２ｃは、ＳｉＮ膜１２のうちドレイン電極２２を覆う部分に形成されており、ドレイン電極２２の上面を露出させる。ドレイン電極２２は、開口１２ｃを介して、図示しないドレイン電極パッドと接している。

ここで、図２〜図５を参照しながら本実施形態に係るトランジスタ１Ａの製造方法を説明する。図２の（ａ）及び（ｂ）、図３の（ａ）及び（ｂ）、図４の（ａ）及び（ｂ）、並びに図５の（ａ）及び（ｂ）は、本実施形態に係るトランジスタ１Ａの製造方法を説明する図である。なお、図４の（ａ）及び（ｂ）、並びに図５の（ａ）及び（ｂ）は、トランジスタ１Ａのうちゲート電極２３付近の製造方法を拡大して示している。

まず、図２の（ａ）に示されるように、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む半導体積層７を基板２上に形成する。例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）を用いて、バッファ層３として機能するＡｌＮ層、チャネル層４として機能するＧａＮ層、バリア層５として機能するＡｌＧａＮ層、及びキャップ層６として機能するＧａＮ層を、ＳｉＣ基板上に順に成長する。

次に、図２の（ｂ）に示されるように、半導体積層７の表面（本実施形態ではキャップ層６の表面）を覆うＳｉＮ膜１１を成膜する。この工程では、ジクロロシランガス及びアンモニアガスを原料とする減圧ＣＶＤ法により、ＳｉＮ膜１１をキャップ層６上に堆積する。成膜後のＳｉＮ膜１１の厚さは、例えば上述したように２０ｎｍ〜５０ｎｍの範囲内である。この工程において、ＳｉＮ膜１１の成膜温度の下限値は例えば８００℃であり、上限値は例えば９００℃である。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層７の成長温度と同等か、それよりも低い。また、ＳｉＮ膜１１の成長圧力の下限値は例えば１０Ｐａであり、上限値は例えば１００Ｐａである。また、ジクロロシランの流量Ｆ１とアンモニアガスの流量Ｆ２との比（Ｆ１／Ｆ２）を例えば０．０５以上とする。このジクロロシランの流量比は、ストイキオメトリとなるジクロロシランの流量比よりも大きい。ジクロロシランの流量Ｆ１は例えば１０ｓｃｃｍ〜１００ｓｃｃｍの範囲内であり、アンモニアガスの流量Ｆ２は例えば２００ｓｃｃｍ〜２０００ｓｃｃｍの範囲内である。なお、単位ｓｃｃｍは標準状態での立方センチメートル毎分を意味し、１ｓｃｃｍ＝１．６９×１０^−４Ｐａ・ｍ^３・ｓｅｃ^−１で換算される。

一実施例では、ジクロロシランの流量Ｆ１は５０ｓｃｃｍであり、アンモニアガスの流量Ｆ２は５００ｓｃｃｍであり、成膜圧力は５０Ｐａであり、成膜温度は８５０℃である。このような成膜条件によれば、屈折率がおよそ２．０５のＳｉリッチなＳｉＮ膜１１を得ることができる。

続いて、図３の（ａ）に示されるように、ＳｉＮ膜１１の一部を選択的にエッチングし、ソース開口１１ｂ及びドレイン開口１１ｃを形成する。例えば、レジストマスクを介する選択的なドライエッチングにより、ＳｉＮ膜１１にソース開口１１ｂ及びドレイン開口１１ｃを形成する。さらに、ソース開口１１ｂ及びドレイン開口１１ｃ内のキャップ層６を、塩素系ガスを反応ガスとするドライエッチングにより除去する。これにより、ソース開口１１ｂ及びドレイン開口１１ｃ内においてバリア層５が露出する。その後、ソース開口１１ｂ内にソース電極２１を形成し、ドレイン開口１１ｃ内にドレイン電極２２を形成する。この工程では、ソース電極２１及びドレイン電極２２を、例えば真空蒸着及びリフトオフにより形成する。その後、これらをオーミック電極とするための熱処理による合金化を行う。

続いて、図３の（ｂ）に示されるように、ＳｉＮ膜１１上にＳｉＮ膜１２を成膜する。ＳｉＮ膜１２は、ＳｉＮ膜１１、ソース電極２１及びドレイン電極２２を含む半導体積層７上の全面を覆う。この工程では、シランガス及びアンモニアガスを原料とするプラズマＣＶＤ法により、ＳｉＮ膜１２を堆積する。成膜後のＳｉＮ膜１２の厚さは、例えば上述したように２５０ｎｍ〜５００ｎｍの範囲内である。この工程において、ＳｉＮ膜１２の成膜温度の下限値は例えば３００℃であり、上限値は例えば３５０℃である。このように成膜温度を低くできるのは、ＳｉＮの成膜過程をプラズマが補助するからである。ＳｉＮ膜１２の成膜圧力の下限値は例えば５０Ｐａであり、上限値は例えば２００Ｐａである。シランの流量Ｆ１は１０ｓｃｃｍ〜５０ｓｃｃｍの範囲内であり、アンモニアガスの流量Ｆ２は１００ｓｃｃｍ〜５００ｓｃｃｍの範囲内である。

一実施例では、シランの流量Ｆ１は２０ｓｃｃｍであり、アンモニアガスの流量Ｆ２は２００ｓｃｃｍであり、成膜圧力は１３３Ｐａであり、成膜温度は３５０℃であり、ＲＦパワーは２００Ｗである。このような成膜条件によれば、屈折率がおよそ１．８のＳｉＮ膜１２を得ることができる。

続いて、図４の（ａ）に示されるように、開口パターンＲａを有するマスクＲをＳｉＮ膜１２上に形成する。開口パターンＲａの形成位置及び平面形状は、ゲート開口１１ａの形成位置及び平面形状に対応する。マスクＲは、例えば紫外線露光用レジスト若しくは電子線露光用レジストからなる。開口パターンＲａは、例えば紫外線露光若しくは電子線露光により形成される。開口パターンＲａの幅Ｌ_０は、ＥＢ露光の場合には例えば５０ｎｍであり、紫外線露光の場合には例えば４００ｎｍである。幅Ｌ_０は、ＳｉＮ膜１１のゲート開口１１ａの所望の最小幅Ｌ_１（図４の（ｂ）を参照）から逆算して決定されるとよい。

続いて、図４の（ｂ）に示されるように、開口パターンＲａを介してＳｉＮ膜１１，１２に選択的にドライエッチングを施すことにより、ＳｉＮ膜１１，１２に開口１１ａ，１２ａを形成して半導体積層７を露出する（エッチング工程）。この工程では、ＳｉＮ膜１１に対するエッチング条件をそのままＳｉＮ膜１２に対しても適用すると、ＳｉＮ膜１２に有意なサイドエッチを生ずることができる。ドライエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。エッチングガスとしては、例えばフッ素系ガスが用いられる。フッ素系ガスとしては、例えば、ＳＦ_６，ＣＦ_４，ＣＨＦ_３，Ｃ_３Ｆ_６，及びＣ_２Ｆ_６からなる群から１つ以上が選択される。ＲＩＥ装置は、誘導結合型（InductiveCoupled Plasma；ＩＣＰ）のものであってもよい。フッ素系ガスを用いる場合のエッチング条件としては、例えば、反応圧力が１Ｐａに、ＲＦパワーが１００Ｗにそれぞれ設定される。この工程では、ＲＦパワーと同様に、反応圧力もイオンの平均自由工程に影響するので、エッチングの異方性の程度を左右する。

図６は、ＳｉＮ膜１１のゲート開口１１ａの壁面、及びＳｉＮ膜１２の開口１２ａの壁面がエッチングにより後退する様子を概念的に示す図である。図６の（ａ）は、エッチング深さとＳｉＮ膜１２の厚さとが互いに等しい状態（すなわちエッチングがＳｉＮ膜１１の上面に達した状態）を示している。図６の（ｂ），（ｃ）は、ＳｉＮ膜１１，１２に対するエッチングが徐々に進行する様子を示している。図６の（ｄ）は、エッチング深さとＳｉＮ膜１１，１２の厚さの和とが互いに等しい状態（すなわちエッチングがキャップ層６の上面に達して完了した状態）を示している。また、図中に示された破線の長方形Ｄ２は、ＳｉＮ膜１２に対する深さ方向のエッチングレートａ２と横方向のエッチングレートｂ２とのアスペクト比Ａ２（Ａ２＝ａ２／ｂ２）を表している。破線の長方形Ｄ１は、マスクＲと重複する領域のＳｉＮ膜１１が上方からはエッチングされないと仮定した場合の、ＳｉＮ膜１１に対する深さ方向のエッチングレートａ１と横方向のエッチングレートｂ１とのアスペクト比Ａ１（Ａ１＝ａ１／ｂ１）を表している。

本実施形態では、ＳｉＮ膜１２がプラズマＣＶＤ法によって形成され、ＳｉＮ膜１１が減圧ＣＶＤ法によって形成される。前述したように、一方、プラズマＣＶＤ法によって形成されたＳｉＮは疎であり、ＲＩＥ等のドライエッチングに対する耐性が相対的に小さい。従って、ＳｉＮ膜１２は化学的な反応主体で等方的にエッチングが進むので、横方向のエッチングレートは比較的大きくなり、深さ方向のエッチングレートに近づく。一方、減圧ＣＶＤ法によって形成されたＳｉＮは緻密であり、ＲＩＥ等のドライエッチングに対する耐性が相対的に大きい。従って、ＳｉＮ膜１１は化学的な反応が後退し、イオンのスパッタリング作用が相対的に大きくなり、横方向のエッチングレートは深さ方向のエッチングレートよりも十分に小さくなる。

上記のようなＳｉＮ膜１１，１２のエッチング特性の違いは、これらのエッチングレートに現れる。すなわち、ＳｉＮ膜１１の深さ方向のエッチングレートａ１はＳｉＮ膜１２の深さ方向のエッチングレートａ２よりも遅くなり、また、ＳｉＮ膜１１の横方向のエッチングレートｂ１はＳｉＮ膜１２の横方向のエッチングレートｂ２よりも遅くなる。更に、ＳｉＮ膜１１のアスペクト比Ａ１は、ＳｉＮ膜１２のアスペクト比Ａ２よりも大きくなる傾向がある。一例では、エッチングレートａ１は４ｎｍ／ｍｉｎであり、エッチングレートａ２は２０ｎｍ／ｍｉｎであり、比（ａ２／ａ１）は５程度である。また、エッチングレートｂ１は０．５ｎｍ／ｍｉｎであり、エッチングレートｂ２は８ｎｍ／ｍｉｎであり、比（ｂ２／ｂ１）は１６程度である。この場合、これらのアスペクト比Ａ１，Ａ２の比（Ａ１／Ａ２）は１６／５となる。なお、成膜条件及びエッチング条件を変更することにより、比（Ａ１／Ａ２）を１６／５より大きくすることもできる。

図６の（ａ）〜（ｄ）に示されるように、ＳｉＮ膜１１に対する深さ方向のエッチングが進む際、ＳｉＮ膜１２に対する横方向のエッチングが同時に進み、開口１２ａの側壁が次第に後退する。従って、ゲート開口１１ａの周囲に位置するＳｉＮ膜１１の上面が次第に露出する。このとき、マスクＲの開口パターンＲａから半導体積層７の表面に垂直な方向に沿ってのみエッチングガスが吹き付けられると仮定すると、ＳｉＮ膜１１の上面はエッチングされない。従って、この場合、ゲート開口１１ａの側壁は図中のＷａとなり、半導体積層７の表面に対する側壁Ｗａの傾斜角はアスペクト比Ａ１のみに従う。しかし、多くの場合エッチングガスの進行方向は半導体積層７の表面に垂直な方向に対して傾斜した成分を含んでおり、本工程ではＳｉＮ膜１１の角部分（エッジ）のスパッタ作用によるエッチングが同時に進行する。図中のＷｂは、ＳｉＮ膜１１の露出部分がマスクＲに覆われておらずＳｉＮ膜１１の角部分のエッチングが十分に進行したと仮定した場合のゲート開口１１ａの側壁形状を表している。この場合、ゲート開口１１ａの側壁は、ゲート開口１１ａの下縁から開口１２ａの下縁まで直線状に延びる。実際には、ゲート開口１１ａの側壁の形状はＷａとＷｂとの中間、例えばＷｃの辺りになる。従って、半導体積層７の表面に対するＳｉＮ膜１１のゲート開口１１ａの側壁の傾斜角θは、ｔａｎ^−１（８）未満となる。

ＳｉＮ膜１１のゲート開口１１ａの下縁を基準とするＳｉＮ膜１２の後退量Ｂは、ＳｉＮ膜１２が厚くなるほど大きくなる。一例として、ＳｉＮ膜１１の厚さを２０ｎｍとし、ＳｉＮ膜１２の厚さを２５０ｎｍとした場合、後退量Ｂは０．１５μｍとなる。このとき、傾斜角θは５０°となる。また、別の例として、ＳｉＮ膜１１の厚さを２０ｎｍとし、ＳｉＮ膜１２の厚さを１２０ｎｍとした場合、後退量Ｂは１００ｎｍとなる。このとき、傾斜角θは７０°となる。

ＳｉＮ膜１２が厚くなるに従って傾斜角θは小さくなるが、ＳｉＮ膜１２の厚さが３００ｎｍ以上になると、傾斜角θは５０°程度で飽和する。傾斜角θが飽和する理由は、ＳｉＮ膜１１の角部分だけでなくゲート開口１１ａの側壁部分もエッチングが進むからである。

また、エッチング時の圧力の増大（例えば５Ｐａ）は、傾斜角θを小さくする方向に作用する。これは、イオンの平均自由工程が小さくなり、また、イオンの進行方向が等方的になるからである。但し、圧力が増大した場合であっても、ＳｉＮ膜１２の膜厚が厚くなると傾斜角θは飽和する。しかしながら、その傾斜角θの飽和角度は４５°程度であり、圧力が高いほど飽和角度は小さくなる。

引き続き製造方法を説明すると、図５の（ａ）に示されるように、ＳｉＮ膜１２上からマスクＲを除去（剥離）する。そして、図５の（ｂ）に示されるように、露出した半導体積層７の表面上、及びゲート開口１１ａの周囲のＳｉＮ膜１１上にゲート電極２３を形成する。具体的には、ＳｉＮ膜１１に形成されたゲート開口１１ａを露出し、ＳｉＮ膜１２に形成された開口１２ａを覆うパターンをフォトレジストにより形成する。その後、ゲート金属としてニッケル（Ｎｉ）、金（Ａｕ）の多層膜を、フォトレジストパターンから露出した半導体積層７及びＳｉＮ膜１１上に、例えば、抵抗加熱により真空蒸着法により堆積する。この時、フォトレジスト上にもゲート金属は堆積するが、次工程においてフォトレジストを除去することにより、フォトレジスト上のゲート金属もフォトレジストと同時に除去される（リフトオフ工程）。以上の工程により図５（ｂ）に示すゲート電極２３が形成される。

以上の図１、図５（ｂ）に示す例ではゲート電極２３はＳｉＮ膜１２には接していない。しかしながら、ゲート金属を形成するフォトレジストに、ＳｉＮ膜１２の開口１２ａを露出するパターンを設けることにより、ゲート電極２３をＳｉＮ膜１２にも乗り上げさせることができる。

以上に説明した本実施形態による電界効果トランジスタ１Ａの製造方法によって得られる効果について説明する。本実施形態の製造方法では、ＳｉＮ膜１１を減圧ＣＶＤ法により形成し、ＳｉＮ膜１２をプラズマＣＶＤ法により形成する。この場合、ＳｉＮ膜１２のエッチングレートがＳｉＮ膜１１のエッチングレートよりも速くなるので、図６に示されたように、ＳｉＮ膜１１のエッチングによりゲート開口１１ａが形成されている間に、ＳｉＮ膜１２の開口１２ａの側壁が後退する。そして、ゲート開口１１ａの周囲のＳｉＮ膜１１の上面が露出する。この上面が上方向からエッチングされるので、半導体積層７の表面を基準とするゲート開口１１ａの側壁の傾斜角θは、ＳｉＮ膜１１のエッチングレートのアスペクト比Ａ１に基づく角度よりも小さくなる。故に、本実施形態の方法によれば、ゲート開口１１ａの側壁を十分に傾斜させることができる。よって、ゲート端に電界が集中することによる耐圧の低下やコプラスの悪化を効果的に抑制することができる。

更に、本実施形態の方法では、ＳｉＮ膜１１，１２を連続して成膜したのちこれらを一度にエッチングするので、ゲート電圧の電界が及ぶ絶縁膜の内部にイオンや炭素原子といった不純物が残存することがない。従って、不純物に起因するトランジスタ１Ａの特性の変動や信頼性の低下を回避することができる。また、本実施形態の方法ではドライエッチングにより開口１２ａ及びゲート開口１１ａの側壁を形成するので、ウェットエッチングによって開口の側壁を形成する場合と比較して、側壁の傾斜角度のウェハ毎及びウェハ面内でのばらつきを低減できるので、素子毎の動作特性のばらつきを抑制することができる。

図７は、一実施例により作製した電界効果トランジスタ１Ａのゲート電極２３付近の断面構造を示すＳＥＭ写真である。このＳＥＭ写真には、チャネル層４、バリア層５、キャップ層６、ＳｉＮ膜１１、及びＳｉＮ膜１２が含まれる。そして、ＳｉＮ膜１１にゲート開口１１ａが、ＳｉＮ膜１２に開口１２ａが、それぞれ形成されている。この写真を参照すると、ゲート開口１１ａの側壁が適切な角度で傾斜していることが容易に理解される。

また、本実施形態のように、エッチング工程では、ＳｉＮ膜１２に対するエッチングからエッチング条件を変更することなくＳｉＮ膜１１に対するエッチングを行ってもよい。これにより、ゲート開口１１ａ及び開口１２ａを形成するための作業時間を短縮することができる。

また、本実施形態のように、ＳｉＮ膜１１に対するエッチングレートのアスペクト比Ａ１と、ＳｉＮ膜１２に対するエッチングレートのアスペクト比Ａ２との比（Ａ１／Ａ２）が１６／５以上であってもよい。このように、ＳｉＮ膜１１とＳｉＮ膜１２とのエッチングレートのアスペクト比の差を大きくすることによって、図６に示されたようにゲート開口１１ａの周囲のＳｉＮ膜１１の上面を多く露出させ、ゲート開口１１ａの側面の傾斜角度を精度良く制御することができる。

また、本実施形態のように、ＳｉＮ膜１１の厚さを２０ｎｍ〜５０ｎｍの範囲内とし、ＳｉＮ膜１２の厚さを２５０ｎｍ〜５００ｎｍの範囲内としてもよい。ＳｉＮ膜１１の厚さを２０ｎｍ以上とすることにより、ＳｉＮ膜１１の絶縁膜及び保護膜としての機能を十分に発揮させることができる。また、ＳｉＮ膜１２の厚さを２５０ｎｍ以上とすることにより、開口１２ａの側壁の後退量を十分に確保し、ゲート開口１１ａの側壁を効果的に傾斜させることができる。また、ＳｉＮ膜１１の厚さを薄くし（例えば５０ｎｍ以下）、ＳｉＮ膜１２の厚さを薄くする（例えば５００ｎｍ以下）ことにより、レジストマスクを薄くすることが可能となり、寸法制御性を高めることができる。

また、本実施形態のように、半導体積層７の表面に対するゲート開口１１ａの側壁の傾斜角θがｔａｎ^−１（８）未満であってもよい。前述したように、或るエッチング条件において、ゲート開口１１ａの周囲におけるＳｉＮ膜１１の上面がエッチングされないと仮定した場合、深さ方向のエッチングレートａ２と、横方向のエッチングレートｂ２との比（ａ２／ｂ２）は８となる。しかしながら、実際には、ゲート開口１１ａの周囲におけるＳｉＮ膜１１の上面は露出し、深さ方向にエッチングされる。従って、本実施形態の方法によれば、ｔａｎ^−１（８）未満の傾斜角θを得ることができる。

また、本実施形態のように、ゲート開口１１ａの下縁を基準とするＳｉＮ膜１２の後退量Ｂが０．１５μｍ以上であってもよい。このように開口１２ａの側壁を十分に後退させることによって、ゲート開口１１ａの周囲におけるＳｉＮ膜１１の上面の露出範囲を拡げ、ゲート開口１１ａの側壁を効果的に傾斜させることができる。

また、本実施形態のように、ＳｉＮ膜１１を形成する工程において、成膜温度を８００℃〜９００℃の範囲内とし、成膜圧力を５０Ｐａ〜１００Ｐａの範囲内とし、ジクロロシランの流量Ｆ１とアンモニアガスの流量Ｆ２との比（Ｆ１／Ｆ２）を０．１以上としてもよい。このような高温且つ低圧でＳｉＮ膜１１を成膜し、且つＳｉＮ膜１１をＳｉリッチな膜とすることにより、ＳｉＮ膜１１とＳｉＮ膜１２との上述したエッチングレートの違いを効果的に生じさせることができる。

また、本実施形態のように、ＳｉＮ膜１２を形成する工程において、成膜温度を３００℃〜３５０℃の範囲内としてもよい。このような低温でＳｉＮ膜１２を成膜することにより、ＳｉＮ膜１１とＳｉＮ膜１２との上述したエッチングレートの違いを効果的に生じさせることができる。

本発明による電界効果トランジスタの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、ＨＥＭＴに本発明を適用した例について説明しているが、本発明の製造方法は、ＨＥＭＴ以外の様々な電界効果トランジスタに適用可能である。また、上記実施形態ではオーミック電極（ソース電極及びドレイン電極）を形成した後に第２のＳｉＮ膜を形成しているが、第２のＳｉＮ膜を先に形成し、その後にオーミック電極を形成してもよい。その場合、オーミック電極の熱処理（合金化）の際に電極金属が第２のＳｉＮ膜に触れないことが好ましい。その場合、第２のＳｉＮ膜への電極金属の拡散を回避することができる。但し、第１のＳｉＮ膜は緻密な膜質を有するので、電極金属は第１のＳｉＮ膜には触れてもよい。

１Ａ…電界効果トランジスタ、２…基板、３…バッファ層、４…チャネル層、５…バリア層、６…キャップ層、７…半導体積層、１１…第１のＳｉＮ膜、１１ａ…ゲート開口、１１ｂ…ソース開口、１１ｃ…ドレイン開口、１２…第２のＳｉＮ膜、１２ａ，１２ｂ，１２ｃ…開口、２１…ソース電極、２２…ドレイン電極、２３…ゲート電極、ａ１，ａ２…エッチングレート、Ｂ…後退量、ｂ１，ｂ２…エッチングレート、Ｒ…マスク、Ｒａ…開口パターン、θ…傾斜角。

Claims (8)

1. ゲート電極を備える電界効果トランジスタの製造方法であって、
   基板上に成長した半導体積層の表面を覆う第１のＳｉＮ膜を減圧ＣＶＤ法により形成する工程と、
   前記第１のＳｉＮ膜上に第２のＳｉＮ膜をプラズマＣＶＤ法により形成する工程と、
   開口パターンを有するマスクを前記第２のＳｉＮ膜上に形成する工程と、
   前記開口パターンを介して前記第２のＳｉＮ膜および前記第１のＳｉＮ膜にドライエッチングを施すことにより、前記第２のＳｉＮ膜および前記第１のＳｉＮ膜に開口を形成して前記半導体積層を露出させるエッチング工程と、
   露出した前記半導体積層上および少なくとも前記第１のＳｉＮ膜に形成された前記開口の周囲にゲート電極を形成する工程と、
   を含む、電界効果トランジスタの製造方法。
2. 前記エッチング工程では、前記第２のＳｉＮ膜に対するエッチングからエッチング条件を変更することなく前記第１のＳｉＮ膜に対するエッチングを行う、請求項１に記載の電界効果トランジスタの製造方法。
3. 前記第１のＳｉＮ膜に対するエッチングレートのアスペクト比Ａ１（Ａ１＝ａ１／ｂ１、ａ１は深さ方向のエッチングレート、ｂ１は横方向のエッチングレート）と、前記第２のＳｉＮ膜に対するエッチングレートのアスペクト比Ａ２（Ａ２＝ａ２／ｂ２、ａ２は深さ方向のエッチングレート、ｂ２は横方向のエッチングレート）との比（Ａ１／Ａ２）が１６／５以上である、請求項１または２に記載の電界効果トランジスタの製造方法。
4. 前記第１のＳｉＮ膜の厚さを２０ｎｍ〜５０ｎｍの範囲内とし、前記第２のＳｉＮ膜の厚さを２５０ｎｍ〜５００ｎｍの範囲内とする、請求項１〜３のいずれか１項に記載の電界効果トランジスタの製造方法。
5. 前記半導体積層の表面に対する前記第１のＳｉＮ膜の前記開口の側壁の傾斜角がｔａｎ^−１（８）未満である、請求項１〜４のいずれか１項に記載の電界効果トランジスタの製造方法。
6. 前記第１のＳｉＮ膜の前記開口の下縁を基準とする前記第２のＳｉＮ膜の後退量が０．１５μｍ以上である、請求項１〜５のいずれか１項に記載の電界効果トランジスタの製造方法。
7. 前記第１のＳｉＮ膜を形成する工程において、成膜温度を８００℃〜９００℃の範囲内とし、成膜圧力を５０Ｐａ〜１００Ｐａの範囲内とし、ジクロロシランの流量Ｆ１とアンモニアガスの流量Ｆ２との比（Ｆ１／Ｆ２）を０．１以上とする、請求項１〜６のいずれか１項に記載の電界効果トランジスタの製造方法。
8. 前記第２のＳｉＮ膜を形成する工程において、成膜温度を３００℃〜３５０℃の範囲内とする、請求項１〜７のいずれか１項に記載の電界効果トランジスタの製造方法。