JP7067336B2

JP7067336B2 - 半導体装置の製造方法

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Publication number: JP7067336B2
Application number: JP2018137070A
Authority: JP
Inventors: 智洋吉田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2018-07-20
Filing date: 2018-07-20
Publication date: 2022-05-16
Anticipated expiration: 2038-07-20
Also published as: JP2020013964A

Description

本発明は、半導体装置の製造方法に関する。

半導体装置として、例えば下記特許文献１に記載される高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が挙げられる。下記特許文献１におけるＨＥＭＴの保護膜は、その下層部分が開口の側面から張り出した張出部を有している。

特開２０１３－７７６２１号公報

ＨＥＭＴのゲート長抑制等の観点から、断面Ｔ字形状を呈するゲート電極（Ｔ型ゲート電極）が設けられることがある。例えば、上記特許文献１のＨＥＭＴにおいて保護膜の開口に重なるＴ型ゲート電極を形成する場合、当該Ｔ型ゲート電極において半導体層に接触する端部（電極端）は、張出部の形状に沿って断面矩形状を呈する。この場合、当該電極端には電界が集中する傾向にあるので、ＨＥＭＴの電流コラプスが悪化する問題がある。

本発明の一側面は、Ｔ型ゲート電極の電極端における電界集中を低減可能な半導体装置の製造方法の提供を目的とする。

本発明の一側面に係る半導体装置の製造方法は、減圧ＣＶＤ法もしくはＭＯＣＶＤ法により半導体層上に第１のＳｉＮ膜を形成した後、プラズマＣＶＤ法により第２のＳｉＮ膜を形成する工程と、第１の開口を有する最下層レジスト、第２の開口を有する中間層レジスト、及び第３の開口を有する最上層レジストを含み、第１～第３の開口は互いに重なり、該第１の開口の開口幅が最も小さく、該第２の開口幅が最も大きい積層レジストを形成する工程と、積層レジストをマスクとし、プラズマエッチングにより第２のＳｉＮ膜及び第１のＳｉＮ膜に第４の開口を形成する工程と、第１の開口を広げる工程と、第１～第４の開口を介して、第４の開口から露出する半導体層上に金属を堆積する工程と、を備える。

本発明の一側面によれば、Ｔ型ゲート電極の電極端における電界集中を低減可能な半導体装置の製造方法を提供できる。

図１は、実施形態に係る製造方法によって製造されるトランジスタの一例を示す断面図である。図２（ａ），（ｂ）は、実施形態に係るトランジスタの製造方法を説明する図である。図３（ａ），（ｂ）は、実施形態に係るトランジスタの製造方法を説明する図である。図４（ａ），（ｂ）は、実施形態に係るトランジスタの製造方法を説明する図であって、トランジスタのうちゲート電極付近の製造方法を拡大した図である。図５（ａ），（ｂ）は、実施形態に係るトランジスタの製造方法を説明する図であって、トランジスタのうちゲート電極付近の製造方法を拡大した図である。図６（ａ），（ｂ）は、実施形態に係るトランジスタの製造方法を説明する図であって、トランジスタのうちゲート電極付近の製造方法を拡大した図である。図７は、第１のＳｉＮ膜のゲート開口の開口縁、及び第２のＳｉＮ膜の開口の開口縁がエッチングにより後退する様子を概念的に示す図である。図８は、従来のゲート電極の形成工程を示す図である。

本発明の実施形態に係る半導体装置の一種である電界効果トランジスタの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係る半導体装置の製造方法によって製造される電界効果トランジスタ（以下、単にトランジスタという）の一例を示す断面図である。図１に示されるように、トランジスタ１は、基板２、半導体積層体７、第１のＳｉＮ膜１１、第２のＳｉＮ膜１２、ソース電極２１、ドレイン電極２２、及びゲート電極２３を備える。半導体積層体７は、基板２から順に、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む半導体層である。トランジスタ１は、高電子移動度トランジスタ（ＨＥＭＴ）である。チャネル層４内であってチャネル層４とバリア層５との界面近傍には、２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じる。これにより、チャネル層４内にチャネル領域が形成される。

基板２は、結晶成長用の基板である。基板２として、例えばＳｉＣ基板、ＧａＮ基板、又はサファイア（Ａｌ_２Ｏ_３）基板が挙げられる。一実施例では、基板２はＳｉＣ基板である。バッファ層３は、チャネル層４及びバリア層５を基板２上にエピタキシャル成長するための緩衝層である。バッファ層３は、窒化物半導体から構成され、例えばＡｌＮ層である。バッファ層３の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。チャネル層４は、バッファ層３上にエピタキシャル成長した半導体層である。チャネル層４は、窒化物半導体から構成され、例えばＧａＮ層である。チャネル層４の厚さは、例えば４００ｎｍ以上２０００ｎｍ以下である。

バリア層５は、チャネル層４上にエピタキシャル成長した半導体層である。バリア層５は、チャネル層４よりも電子親和力が大きい窒化物半導体から構成され、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、あるいはＩｎＡｌＧａＮ層を含む。バリア層５はｎ型の導電性を示してもよい。バリア層５の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。キャップ層６は、バリア層５上にエピタキシャル成長した半導体層である。キャップ層６は、窒化物半導体から構成され、例えばＧａＮ層である。キャップ層６も不純物を含んでもよい。キャップ層６の厚さの下限値は、例えば１ｎｍである。キャップ層６の厚さの上限値は、例えば５ｎｍである。一実施例では、バリア層５はｎ型のＡｌＧａＮ層であり、キャップ層６はｎ型ＧａＮ層である。

第１のＳｉＮ膜１１は、キャップ層６上に設けられた絶縁性の保護膜である。第１のＳｉＮ膜１１は、半導体積層体７の表面（特に、キャップ層６の表面６ａ）を保護するために設けられる。後述するように、第２のＳｉＮ膜１２よりもエッチング耐性を高めるために、第１のＳｉＮ膜１１は減圧ＣＶＤ法（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）、もしくは有機金属気相成長法（Metal OrganicChemical Vapor Deposition；ＭＯＣＶＤ）によって形成される。ＬＰＣＶＤ法は、成膜圧力を下げ、成膜温度を高くすることによって、緻密な膜を形成する方法である。また、第１のＳｉＮ膜１１は、ストイキオメトリな組成よりもＳｉの割合が大きい、いわゆるＳｉリッチな膜である。第１のＳｉＮ膜１１の屈折率は例えば２．０５以上である。ＭＯＣＶＤ法を用いる場合、半導体積層体７を成長した装置にて第１のＳｉＮ膜１１を形成してもよい。すなわち、ＭＯＣＶＤ法を用いる場合、半導体積層体７が成長した基板２を上記装置から取り出すことなく、第１のＳｉＮ膜１１を形成してもよい。この場合、基板２及び半導体積層体７を空気等に曝すことなく第１のＳｉＮ膜１１を形成できる。

第１のＳｉＮ膜１１の厚さの下限値は例えば１０ｎｍであり、上限値は例えば５０ｎｍである。第１のＳｉＮ膜１１の厚さは、１５ｎｍ以上２５ｎｍ以下でもよい。第１のＳｉＮ膜１１には、ゲート開口１１ａ（第５の開口）と、ソース開口１１ｂと、ドレイン開口１１ｃとが形成されている。ゲート開口１１ａは、ソース開口１１ｂとドレイン開口１１ｃとの間に位置する。ゲート開口１１ａ内では、キャップ層６が露出している。ゲート開口１１ａの開口縁は、ゲート開口１１ａの開口幅が半導体積層体７から離れるほど徐々に拡がり、半導体積層体７の積層方向に対して傾斜している。ゲート開口１１ａの開口幅は、例えば５０ｎｍ以上６００ｎｍ以下である。ソース開口１１ｂ及びドレイン開口１１ｃ内ではキャップ層６が除去されており、バリア層５が露出している。

ソース電極２１は、ソース開口１１ｂを塞ぎ、かつ、半導体積層体７上に設けられる。ソース電極２１は、ソース開口１１ｂを介してバリア層５と接している。ドレイン電極２２は、ドレイン開口１１ｃを塞ぎ、かつ、半導体積層体７上に設けられる。ドレイン電極２２は、ドレイン開口１１ｃを介してバリア層５と接している。ソース電極２１及びドレイン電極２２は、オーミック電極であり、例えば互いに重なるチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との合金である。例えば、Ｔｉ層の厚さは２０ｎｍ以下であり、Ａｌ層の厚さは１００ｎｍ程度である。ソース電極２１及びドレイン電極２２は、Ｔｉ層、Ａｌ層、及びＡｌ層の上に位置する他のＴｉ層との合金でもよい。また、タンタル（Ｔａ）層をＴｉ層に代えて採用することもできる。

第２のＳｉＮ膜１２は、第１のＳｉＮ膜１１上に設けられる。後述するように、第１のＳｉＮ膜１１よりもエッチング耐性を低くするために、第２のＳｉＮ膜１２はプラズマＣＶＤ法によって形成される。プラズマＣＶＤ法では成膜温度が比較的低温（例えば３００℃～３５０℃）に設定される。このため、第２のＳｉＮ膜１２の膜質は、第１のＳｉＮ膜１１よりも疎である。第２のＳｉＮ膜１２のＳｉ組成は、第１のＳｉＮ膜１１のＳｉ組成よりも小さい。また、第２のＳｉＮ膜１２の屈折率は、第１のＳｉＮ膜１１の屈折率よりも小さい。第２のＳｉＮ膜１２の屈折率は、例えば２．０程度、もしくはそれ以下である。第２のＳｉＮ膜１２の厚さの下限値は例えば３０ｎｍであり、その上限値は例えば２００ｎｍである。

第２のＳｉＮ膜１２には、開口１２ａ，１２ｂ及び１２ｃが形成されている。開口１２ａ（第６の開口）は、第１のＳｉＮ膜１１のゲート開口１１ａ上に位置し、第１のＳｉＮ膜１１のうちゲート開口１１ａ及びその周辺部を露出させる。開口１２ａの開口幅は、例えば１００ｎｍ以上６００ｎｍ以下である。このため、ゲート開口１１ａの開口幅は、開口１２ａの開口幅よりも狭い。開口１２ａの開口縁は、ゲート開口１１ａと同様に、半導体積層体７の積層方向に対して傾斜している。ゲート開口１１ａの開口縁とキャップ層６の表面６ａとがなす角度θ１１は、開口１２ａの開口縁とキャップ層６の表面６ａ（図１では、表面６ａに略平行となっている第２のＳｉＮ膜１２の上表面）とがなす角度θ１２よりも小さい。角度θ１１は、例えば４５°～７５°である。開口１２ｂは、第２のＳｉＮ膜１２のうちソース電極２１を覆う部分に形成されており、ソース電極２１の上面を露出する。ソース電極２１は、開口１２ｂを介して、図示しないソース電極パッドと接している。開口１２ｃは、第２のＳｉＮ膜１２のうちドレイン電極２２を覆う部分に形成されており、ドレイン電極２２の上面を露出する。ドレイン電極２２は、開口１２ｃを介して、図示しないドレイン電極パッドと接している。

ゲート電極２３は、半導体積層体７においてソース電極２１とドレイン電極２２との間に位置する領域上に設けられ、ゲート開口１１ａを介してキャップ層６に接している。具体的には、ゲート電極２３は、少なくともゲート開口１１ａを埋め込んでいる。ゲート電極２３は、キャップ層６とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層がキャップ層６にショットキ接触する。なお、キャップ層６とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）等が挙げられる。Ｎｉ層の厚さは例えば２００ｎｍであり、Ａｕ層の厚さは例えば７００ｎｍである。

ゲート電極２３は、キャップ層６及び第１のＳｉＮ膜１１に接する第１の部分２３ａと、第１の部分２３ａ上に位置する第２の部分２３ｂとを有する。第２の部分２３ｂの幅は、第１の部分２３ａの幅よりも大きい。このため、ゲート電極２３の断面形状は、略Ｔ字形状を呈する。第１の部分２３ａは、少なくともゲート開口１１ａから露出するキャップ層６と、ゲート開口１１ａの開口縁とに接触している。このため、第１の部分２３ａにおいてキャップ層６に接触する端部である電極端２３ｃは、断面略五角形状を呈する。電極端２３ｃは、開口１２ａ内にて露出する第１のＳｉＮ膜１１の表面と、第２のＳｉＮ膜１２の表面のうち開口１２ａの周辺部とに接してもよい。この場合、電極端２３ｃの断面形状は、五角よりも多い角を有する多角形状を呈する。

次に、図２～図６を参照しながら本実施形態に係るトランジスタ１の製造方法を説明する。図２（ａ），（ｂ）、図３（ａ），（ｂ）、図４（ａ），（ｂ）、図５（ａ），（ｂ）及び図６（ａ），（ｂ）は、本実施形態に係るトランジスタ１の製造方法を説明する図である。なお、図４（ａ），（ｂ）、図５（ａ），（ｂ）、及び図６（ａ），（ｂ）は、トランジスタ１のうちゲート電極２３付近の製造方法を拡大した図である。

まず、図２（ａ）に示されるように、バッファ層３、チャネル層４、バリア層５、及びキャップ層６を含む半導体積層体７を基板２上に形成する。例えば、ＭＯＣＶＤ法を用いて、バッファ層３として機能するＡｌＮ層、チャネル層４として機能するＧａＮ層、バリア層５として機能するＡｌＧａＮ層、及びキャップ層６として機能するＧａＮ層を、ＳｉＣ基板上に順にエピタキシャル成長する。

続いて、図２（ｂ）に示されるように、半導体積層体７の表面（キャップ層６の表面６ａ）を覆う第１のＳｉＮ膜１１を成膜する。この工程では、ジクロロシランガス及びアンモニアガスを原料とする減圧ＣＶＤ法もしくはＭＯＣＶＤ法により、第１のＳｉＮ膜１１をキャップ層６上に形成する。第１のＳｉＮ膜１１の厚さは、例えば２０ｎｍである。第１のＳｉＮ膜１１を成膜する工程において、第１のＳｉＮ膜１１の成膜温度の下限値は例えば８００℃であり、上限値は例えば９００℃である。これは、プラズマＣＶＤ法における成膜温度よりも極めて高い温度である。但し、この温度は、半導体積層体７の成長温度よりも低い。また、第１のＳｉＮ膜１１の成膜圧力の下限値は例えば１０Ｐａであり、上限値は例えば１００Ｐａである。また、ジクロロシランの流量Ｆ１とアンモニアガスの流量Ｆ２との比（Ｆ１／Ｆ２）を例えば０．３以上とする。このジクロロシランの流量比は、ストイキオメトリとなるジクロロシランの流量比よりも大きいため、Ｓｉリッチな膜が形成される。ジクロロシランの流量Ｆ１は例えば１０ｓｃｃｍ～１００ｓｃｃｍの範囲内であり、アンモニアガスの流量Ｆ２は例えば２００ｓｃｃｍ～２０００ｓｃｃｍの範囲内である。なお、単位ｓｃｃｍは、標準状態での立方センチメートル毎分を意味する。１ｓｃｃｍは、１．６９×１０^－４Ｐａ・ｍ^３・ｓｅｃ^－１に相当する。

一実施例では、ジクロロシランの流量Ｆ１は４０ｓｃｃｍであり、アンモニアガスの流量Ｆ２は９０ｓｃｃｍであり、成膜圧力は５０Ｐａであり、成膜温度は８５０℃である。このような成膜条件によれば、屈折率がおよそ２．１のＳｉリッチな第１のＳｉＮ膜１１を得られる。なお、ジクロロシランの流量Ｆ１をさらに大きくすることによって、よりＳｉリッチな第１のＳｉＮ膜１１を形成してもよい。

続いて、図３（ａ）に示されるように、第１のＳｉＮ膜１１の一部を選択的にエッチングし、ソース開口１１ｂ及びドレイン開口１１ｃを形成する。例えば、レジストマスクを介する選択的ドライエッチングにより、第１のＳｉＮ膜１１にソース開口１１ｂ及びドレイン開口１１ｃを形成する。さらに、ソース開口１１ｂ及びドレイン開口１１ｃ内のキャップ層６を、塩素系ガスを反応ガスとするドライエッチングにより除去する。これにより、ソース開口１１ｂ及びドレイン開口１１ｃ内においてバリア層５が露出する。その後、ソース開口１１ｂ内にソース電極２１を形成し、ドレイン開口１１ｃ内にドレイン電極２２を形成する。この工程では、ソース電極２１及びドレイン電極２２のための金属（例えば、Ｔｉ層及びＡｌ層）を、例えば真空蒸着法等の物理気相成長法（Physical Vapor Deposition；ＰＶＤ）及びリフトオフにより形成する。その後、これらをオーミック電極とするため、例えば５００℃～６００℃の熱処理によって上記金属を合金化する。

続いて、図３（ｂ）に示されるように、第１のＳｉＮ膜１１上に第２のＳｉＮ膜１２を成膜する。第２のＳｉＮ膜１２は、第１のＳｉＮ膜１１、ソース電極２１及びドレイン電極２２を覆う。この工程では、シランガス及びアンモニアガスを原料とするプラズマＣＶＤ法により、第２のＳｉＮ膜１２を形成する。本実施形態では、第２のＳｉＮ膜１２の厚さは、４０ｎｍである。この工程において、第２のＳｉＮ膜１２の成膜温度の下限値は例えば３２０℃であり、その上限値は例えば３５０℃である。このように成膜温度を低くできるのは、シラン及びアンモニアの分解過程をプラズマが補助するからである。第２のＳｉＮ膜１２の成膜圧力の下限値は例えば５０Ｐａであり、上限値は例えば２００Ｐａである。シランの流量Ｆ３は１０ｓｃｃｍ～５０ｓｃｃｍの範囲内であり、アンモニアガスの流量Ｆ４は１００ｓｃｃｍ～５００ｓｃｃｍの範囲内である。

一実施例では、シランの流量Ｆ３は２０ｓｃｃｍであり、アンモニアガスの流量Ｆ４は２００ｓｃｃｍであり、成膜圧力は１３３Ｐａであり、成膜温度は３２０℃～３５０℃である成膜条件が採用される。このような成膜条件によれば、屈折率がおよそ１．８の第２のＳｉＮ膜１２を得られる。

続いて、図４（ａ）に示されるように、第２のＳｉＮ膜１２上に積層レジスト３０を形成する。積層レジスト３０は、第２のＳｉＮ膜１２上にレジスト３１～３３を順に積層することによって形成される。このため、レジスト３１（最下層レジスト）が第２のＳｉＮ膜１２に接しており、レジスト３２（中間層レジスト）がレジスト３１とレジスト３３（最上層レジスト）との間に位置する。レジスト３１～３３のそれぞれの厚さは、例えば１５０ｎｍ以上８００ｎｍ以下である。本実施形態では、レジスト３１と３３のそれぞれの厚さが実質的に等しく形成されているが、これに限られない。また、レジスト３２が最も厚く形成されているが、これに限られない。一実施例では、レジスト３１～３３のそれぞれの厚さは３００／４００／３００ｎｍである。

レジスト３１～３３のそれぞれは、電子線レジストである。電子線レジストは、電子線によって露光されるレジストである。レジスト３１，３３は、例えば、α－クロロアクリレートとα－メチルスチレンとの共重合体である。一実施例では、レジスト３１，３３として、日本ゼオン株式会社製のＺＥＰ５２０Ａ－７が用いられる。また、レジスト３２は、レジスト３１，３３とは異なる物質から構成される。レジスト３２は、レジスト３１，３３と異なりアルカリ性溶液に対して可溶性を示す。一実施例では、レジスト３２として、ポリメチルグルタルイミド（ＰＭＧＩ）が用いられる。

続いて、図４（ｂ）に示されるように、積層レジスト３０に開口３０ａを形成する。この工程では、まず、レジスト３３に開口３３ａ（第３の開口）を形成する。具体的には、開口３３ａの開口幅Ｗ１に対応する第１の幅でレジスト３３を露光する（第１の露光）。第１の露光時にレジスト３３に照射される電子線は、レジスト３１に到達しないように調節される。これにより、トランジスタ１のＴ型ゲートの上部、Ｔ字の幅を精度よく設定できる。一実施例では、第１の露光時における電子線のドーズ量は、６０μＣ／ｃｍ^２である。なお、第１の幅（すなわち、開口幅Ｗ１）は、例えば５００ｎｍである。そして、レジスト３３において露光された箇所を現像して開口３３ａをレジスト３３に形成する。当該現像では、メチルイソブチルケトン（ＭＩＢＫ）及びメチルエチルケトン（ＭＥＫ）の少なくとも一方を含む溶液によって、レジスト３３の上記箇所をエッチングする。一実施例では、ＭＩＢＫとＭＥＫとの比（ＭＩＢＫ／ＭＥＫ）を６／４以上に設定した溶液が用いられる。

レジスト３３に開口３３ａを形成した後、開口３３ａに重なる開口３２ａ（第２の開口）をレジスト３２に形成する。具体的には、開口３３ａを介してレジスト３２をウェットエッチングする。当該ウェットエッチングでは、例えばアルカリ性溶液を用いて、レジスト３２に開口３２ａを形成する。アルカリ性溶液は、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液である。なお、開口３２ａの開口幅は、開口３３ａの開口幅よりも大きい。このため、レジスト３３の一部は、レジスト３２に対して庇として機能する。

レジスト３２に開口３２ａを形成した後、開口３２ａ，３３ａに重なる開口３１ａ（第１の開口）をレジスト３１に形成する。具体的には、開口３２ａ，３３ａを介して、開口３１ａの開口幅Ｗ２に対応する第２の幅でレジスト３１を露光する（第２の露光）。第２の露光時にレジスト３１に照射される電子線のドーズ量は、上記第１の露光時における電子線のドーズ量よりも大きい。これにより、開口３１ａを確実に形成でき、かつ、その開口３１ａの幅を再現性よく制御できる。一実施例では、第２の露光時における電子線のドーズ量は、８００μＣ／ｃｍ^２である。第２の幅（すなわち、開口幅Ｗ２）は、上記第１の幅よりも小さく、例えば７０ｎｍである。開口３１ａの形成時に開口３２ａ，３３ａの形状変更を防止する観点から、第２の露光時においてレジスト３１に照射される電子線は、レジスト３２，３３には直接照射されない。そして、レジスト３１において露光された箇所を現像して開口３１ａをレジスト３１に形成する。当該現像では、レジスト３３の現像に用いた溶液よりも弱い現像液が用いられる。これにより、レジスト３１の現像時にレジスト３３がエッチングされることを防止もしくは抑制できる。すなわち、開口３３ａの開口幅Ｗ１の広がりを防止もしくは抑制できる。一実施例では、レジスト３１の現像液は、ＭＩＢＫとイソプロピルアルコール（ＩＰＡ）との混合液である。

以上のように露光及び現像、並びにエッチングを実施することによって、開口３１ａを有するレジスト３１、開口３２ａを有するレジスト３２、及び開口３３ａを有するレジスト３３を含む積層レジスト３０を形成する。開口３１ａ～３３ａは、互いに重なっており、且つ、開口３０ａを構成する。開口３１ａ～３３ａにおいて、開口３１ａの開口幅Ｗ２が最も小さく、開口３２ａの開口幅が最も大きい。このため、開口３３ａの開口幅Ｗ１は、開口３１ａの開口幅Ｗ１よりも大きく、開口３２ａの開口幅よりも小さい。

続いて、図５（ａ）に示されるように、積層レジスト３０をマスクとし、プラズマエッチングにより第２のＳｉＮ膜１２及び第１のＳｉＮ膜１１に開口Ｏ（第４の開口）を形成する。この工程では、プラズマエッチングによって、第２のＳｉＮ膜１２に開口１２ａを形成し、さらに、第１のＳｉＮ膜１１にゲート開口１１ａを形成する。すなわち、開口Ｏは、ゲート開口１１ａ及び開口１２ａを有する。キャップ層６においてゲート開口１１ａから露出する部分の幅は、開口３１ａの開口幅Ｗ２と等しいかもしくは実質的に等しい。この工程では、第１のＳｉＮ膜１１に対するエッチング条件をそのまま第２のＳｉＮ膜１２に対しても適用する。これにより、第２のＳｉＮ膜１２に有意なサイドエッチが生ずるので、第２のＳｉＮ膜１２に設けられる開口１２ａの開口幅は、ゲート開口１１ａの開口幅よりも大きくなる。プラズマエッチングは、例えば反応性イオンエッチング（ReactiveIon Etching；ＲＩＥ）である。エッチングガスとしては、例えばフッ素系ガスが用いられる。フッ素系ガスとしては、例えば、ＳＦ_６，ＣＦ_４，ＣＨＦ_３，Ｃ_３Ｆ_６，及びＣ_２Ｆ_６からなる群から１つ以上が選択される。フッ素系ガスを用いる場合のエッチング条件としては、例えば、エッチングガスがＳＦ_６、反応圧力が２．０Ｐａ、ＲＦパワーが１００Ｗにそれぞれ設定される。この工程では、ＲＦパワーと同様に、反応炉内圧力も反応性ガスに由来するイオンの平均自由行程に影響するので、エッチングの異方性を左右する。なお、この工程にて、レジスト３１のレジスト３２側を向く表面３１ｂの一部、すなわち、レジスト３１の表面のうち、レジスト３３の開口内に露出する部分もエッチングされる。これにより、表面３１ｂには段差３１ｃが形成される。

図７は、第１のＳｉＮ膜１１のゲート開口１１ａの開口縁、及び第２のＳｉＮ膜１２の開口１２ａの開口縁がエッチングにより後退する様子を概念的に示す図である。図７（ａ）は、エッチング深さと第２のＳｉＮ膜１２の厚さとが互いに等しい状態（すなわちエッチングが第１のＳｉＮ膜１１の上面に達した状態）を示している。図７（ｂ），（ｃ）は、第１のＳｉＮ膜１１，１２に対するエッチングが徐々に進行する様子を示している。図７（ｄ）は、エッチング深さと第１のＳｉＮ膜１１，１２の厚さの和とが互いに等しい状態（すなわちエッチングがキャップ層６の上面に達して完了した状態）を示している。また、図中に示された破線の長方形Ｄ２は、第２のＳｉＮ膜１２に対する深さ方向のエッチングレートａ２と横方向のエッチングレートｂ２とのアスペクト比Ａ２（Ａ２＝ａ２／ｂ２）を表している。破線の長方形Ｄ１は、レジスト３１と重複する領域の第１のＳｉＮ膜１１が上方からはエッチングされないと仮定した場合の、第１のＳｉＮ膜１１に対する深さ方向のエッチングレートａ１と横方向のエッチングレートｂ１とのアスペクト比Ａ１（Ａ１＝ａ１／ｂ１）を表している。

本実施形態では、第２のＳｉＮ膜１２がプラズマＣＶＤ法によって形成され、第１のＳｉＮ膜１１が減圧ＣＶＤ法によって形成される。前述したように、プラズマＣＶＤ法によって形成されたＳｉＮは、減圧ＣＶＤ法によって形成されたＳｉＮよりも疎である。このため、プラズマＣＶＤ法によって形成されたＳｉＮにおいて、ＲＩＥ等のドライエッチングに対する耐性は、相対的に小さい。従って、第２のＳｉＮ膜１２は化学的な反応主体で等方的にエッチングされるので、横方向のエッチングレートは比較的大きくなり、深さ方向のエッチングレートに近づく。一方、減圧ＣＶＤ法によって形成されたＳｉＮは緻密であり、ＲＩＥ等のドライエッチングに対する耐性が相対的に大きい。従って、第１のＳｉＮ膜１１においては化学的な反応が後退し、イオンのスパッタリング作用が相対的に大きくなり、横方向のエッチングレートは深さ方向のエッチングレートよりも十分に小さくなる。

上記のような第１のＳｉＮ膜１１，１２のエッチング特性の違いは、これらのエッチングレートに現れる。すなわち、第１のＳｉＮ膜１１の深さ方向のエッチングレートａ１は第２のＳｉＮ膜１２の深さ方向のエッチングレートａ２よりも遅くなり、また、第１のＳｉＮ膜１１の横方向のエッチングレートｂ１は第２のＳｉＮ膜１２の横方向のエッチングレートｂ２よりも遅くなる。更に、第１のＳｉＮ膜１１のアスペクト比Ａ１は、第２のＳｉＮ膜１２のアスペクト比Ａ２よりも大きくなる傾向がある。一例では、エッチングレートａ１は４ｎｍ／ｍｉｎであり、エッチングレートａ２は２０ｎｍ／ｍｉｎであり、比（ａ２／ａ１）は５程度である。また、エッチングレートｂ１は０．５ｎｍ／ｍｉｎであり、エッチングレートｂ２は８ｎｍ／ｍｉｎであり、比（ｂ２／ｂ１）は１６程度である。この場合、これらのアスペクト比Ａ１，Ａ２の比（Ａ１／Ａ２）は１６／５となる。なお、成膜条件及びエッチング条件を変更することにより、比（Ａ１／Ａ２）を１６／５より大きくすることもできる。

図７（ａ）～（ｄ）に示されるように、第１のＳｉＮ膜１１に対する深さ方向のエッチングが進む際、第２のＳｉＮ膜１２に対する横方向のエッチングが同時に進み、開口１２ａの開口端が次第に後退する。従って、ゲート開口１１ａの周囲に位置する第１のＳｉＮ膜１１の上面が次第に露出する。このとき、レジスト３１の開口３１ａから半導体積層体７の表面に垂直な方向に沿ってのみエッチングガスが吹き付けられると仮定すると、第１のＳｉＮ膜１１の上面はエッチングされない。従って、この場合、ゲート開口１１ａの開口端は図中のＷａとなり、半導体積層体７の表面に対する開口端Ｗａの傾斜角はアスペクト比Ａ１のみに従う。しかし、多くの場合エッチングガスの進行方向は半導体積層体７の表面に垂直な方向に対して傾斜した成分を含んでおり、本工程では第１のＳｉＮ膜１１の角部分（エッジ）のスパッタ作用によるエッチングが同時に進行する。図中のＷｂは、第１のＳｉＮ膜１１の露出部分がレジスト３１に覆われておらず第１のＳｉＮ膜１１の角部分のエッチングが十分に進行したと仮定した場合のゲート開口１１ａの開口端形状を表している。この場合、ゲート開口１１ａの開口端は、ゲート開口１１ａの下縁から開口１２ａの下縁まで直線状に延びる。実際には、ゲート開口１１ａの開口端の形状はＷａとＷｂとの中間、例えばＷｃの辺りになる。従って、半導体積層体７の表面に対する第１のＳｉＮ膜１１のゲート開口１１ａの開口端の傾斜角θは、θ＝ｔａｎ^－１（４／０．５）＝ｔａｎ^－１（８）未満、θ＝ｔａｎ^－１（ｔ１１／（（ｔ１１／４）×８））＝ｔａｎ^－１（０．５）以上となる。上限は、第１のＳｉＮ膜１１をエッチングする間第２のＳｉＮ膜１２のサイドエッチングが一切生じないとした場合（Ｗａに相当）、下限は、第２のＳｉＮ膜のサイドエッチングが等方的に進行する場合（Ｗｂに相当）を示す。ここでｔ１１は第１のＳｉＮ膜１１の厚みを示す。

第１のＳｉＮ膜１１のゲート開口１１ａの下縁を基準とする第２のＳｉＮ膜１２の後退量Ｂは、第２のＳｉＮ膜１２が厚くなるほど大きくなる。一例として、第１のＳｉＮ膜１１の厚さを２０ｎｍとし、第２のＳｉＮ膜１２の厚さを４０ｎｍとした場合、後退量Ｂは７０ｎｍとなる。このとき、傾斜角θは７５°となる。また、別の例として、第１のＳｉＮ膜１１の厚さを２０ｎｍとし、第２のＳｉＮ膜１２の厚さを１２０ｎｍとした場合、後退量Ｂは１００ｎｍとなる。このとき、傾斜角θは７０°となる。なお、後退量Ｂは、開口１２ａの開口端とゲート開口１１ａの開口端との間隔に相当する。

第２のＳｉＮ膜１２が厚くなるに従って傾斜角θは小さくなるが、第２のＳｉＮ膜１２の厚さが３００ｎｍ以上になると、傾斜角θは６０°程度で飽和する。傾斜角θが飽和する理由は、第１のＳｉＮ膜１１の角部分だけでなくゲート開口１１ａの開口端部分もエッチングが進むからである。

また、エッチング時の圧力の増大（例えば、１Ｐａから５Ｐａへの増大）は、傾斜角θを小さくする方向に作用する。これは、イオンの平均自由行程が小さくなり、また、イオンの進行方向が等方的になるからである。すなわち、圧力増大によってエッチングの等方性が強まる傾向にあるからである。但し、圧力が増大した場合であっても、第２のＳｉＮ膜１２の膜厚が厚くなると傾斜角θは飽和する。しかしながら、その傾斜角θの飽和角度は４５°程度であり、圧力が高いほど飽和角度は小さくなる。

引き続き製造方法を説明すると、図５（ｂ）に示されるように、レジスト３１に設けられる開口３１ａを広げる。この工程では、積層レジスト３０を電子線レジストの現像液に浸す。当該現像液は、例えばＭＩＢＫ及びＭＥＫの少なくとも一方を含む。開口Ｏを形成するとき、レジスト３１の表面３１ｂ等にはプラズマが照射される（炭化処理）。このとき、レジスト３１においてプラズマが照射された部分に含まれる分子が変性する。これにより、レジスト３１におけるプラズマ被照射部分は、上記現像液によってエッチングされやすくなる。したがって、上記プラズマエッチングの実施中にレジスト３１においてプラズマが照射された部分は、上記現像液によって除去される。この工程では、レジスト３１の表面が後退するので、開口３１ａの開口幅Ｗ２が、ゲート開口１１ａの開口幅以上である開口幅Ｗ３まで広がる。開口幅Ｗ３は、開口１２ａの開口幅以上でもよいし、開口１２ａの開口幅より小さくてもよい。開口幅Ｗ３は、例えば開口幅Ｗ２を１００ｎｍと仮定すると１４０ｎｍ以上３００ｎｍ以下である。なお、この工程では、レジスト３１の表面３１ｂに設けられる段差３１ｃが深くなる。

一実施例では、ＭＩＢＫとＩＰＡとの比（ＭＩＢＫ／ＩＰＡ）が８９／１１に設定された現像液に積層レジスト３０を９０秒間浸す。この場合、レジスト３１は両側で約４０ｎｍ後退し、開口３１ａの開口幅が広がる。上記現像液におけるＭＩＢＫの濃度を高める、もしくは当該現像液に積層レジスト３０を浸す時間を延ばすことによって、レジストの後退量が大きくなる。なお、現像液がＭＩＢＫの代わりにＭＥＫを含む場合であっても、同様の結果が得られる。

レジスト３１に設けられる開口３１ａを広げる工程では、レジスト３３においてプラズマが照射された部分も除去される。したがって上記工程では、レジスト３３の開口幅Ｗ１が開口幅Ｗ４まで拡がる。また、レジスト３３の表面の全体にプラズマが照射されるため、レジスト３３が薄くなる。

続いて、図６（ａ）に示されるように、開口３１ａ～３３ａ及び開口Ｏを介して、開口Ｏから露出するキャップ層６上に、金属を堆積する。金属の堆積は、例えばＰＶＤ法によって実施される。この工程では、まず、積層レジスト３０をマスクとして、開口３１ａの開口幅Ｗ３に相当する幅を有し、ゲート開口１１ａの開口幅でキャップ層６に接触する第１の部分２３ａを堆積する。上述したように開口３１ａの開口幅が広げられたことから、ゲート開口１１ａは、キャップ層６だけでなく第１のＳｉＮ膜１１、及びレジスト３１上にも設けられる。次に、積層レジスト３０をマスクとして、第１の部分２３ａよりも大きい幅を有する第２の部分２３ｂを、第１の部分２３ａ上及びレジスト３１上に堆積する。ここで、段差３１ｃの幅は、例えば開口３３ａが広がる前の開口幅Ｗ１に相当する。

続いて、図６（ｂ）に示されるように、積層レジスト３０を除去する。この工程では、例えばリフトオフによって積層レジスト３０を除去する。これにより、図６（ａ）に示されているレジスト３３上に堆積した金属４１を、レジスト３１～３３と同時に除去できる。以上の工程により、図１に示されるトランジスタ１が形成される。なお、ゲート電極２３等を保護する観点から、積層レジスト３０の除去後に保護膜が形成されてもよい。この保護膜は、例えば、原子層堆積法（Atomic Layer Deposition；ＡＬＤ）による酸化アルミニウム膜、プラズマＣＶＤ法による窒化ケイ素膜等である。ゲート電極２３の表面を保護膜によって良好に覆う観点から、当該保護膜は、ＡＬＤ法によって形成される酸化アルミニウム膜でもよい。

以上に説明した本実施形態による半導体装置の製造方法によって得られる作用効果について、図８を参照しながら説明する。図８は、従来のゲート電極の形成工程を示す図である。図８に示されるように、従来においては、レジスト１３１の開口１３１ａを広げることなくゲート電極１２３が形成されている。この場合、ゲート電極１２３の第１部分１２３ａの幅は、第１のＳｉＮ膜１１のゲート開口１１ａの開口幅（すなわち、開口幅Ｗ２）と同一になる。加えて、第１部分１２３ａにおいてキャップ層６に接触する端部（電極端１２３ｃ）は、断面矩形状を呈する。この場合、電極端２３ｃにおいてキャップ層６に接する角部には電界が集中しその強度が高められ、トランジスタの電流コラプスが悪化する傾向にある。

これに対して本実施形態に係るトランジスタ１の製造方法によれば、レジスト３１の開口３１ａを広げた後、Ｔ型形状を呈するゲート電極２３の第１の部分２３ａが形成されている。これにより、第１の部分２３ａの電極端２３ｃは、キャップ層６だけでなく第１のＳｉＮ膜１１の開口縁に接する。このため、電極端２３ｃの断面形状は、従来とは異なり、五角以上を有する多角形状を呈する。ここで、ゲート開口１１ａの開口縁は、ゲート開口１１ａの幅が半導体積層体７から離れるほど徐々に拡がるように、半導体積層体７の積層方向に対して傾斜している。これにより、電極端２３ｃにおいてキャップ層６と第１のＳｉＮ膜１１とに接する角部がなす角度は鈍角になる。すなわち、電極端２３ｃの当該角部がなす角度は、上記従来の電極端１２３ｃの角部よりも大きくなる。このため、本実施形態に係る製造方法によって製造されるトランジスタ１の電極端２３ｃ（特に、その上記角部）には、従来のゲート電極１２３の電極端１２３ｃよりも電界が集中し難くなる。したがって、本実施形態によれば、従来よりもトランジスタの電流コラプスが改善される。

本実施形態のように、レジスト３１～３３のそれぞれは、電子線レジストであり、積層レジスト３０を形成する工程は、レジスト３３を開口３３ａに対応する第１の幅で露光する工程と、レジスト３３を現像して開口３３ａをレジスト３３に形成する工程と、レジスト３２に開口３２ａを形成する工程と、レジスト３１を開口３１ａに対応する第２の幅で露光する工程と、レジスト３１を現像して開口３１ａをレジスト３１に形成する工程と、を含んでもよい。この場合、開口３１ａ，３３ａの開口幅を良好に制御できる。

本実施形態のように、開口３１ａを広げる工程は、積層レジスト３０をＭＩＢＫ及びＭＥＫの少なくとも一方を含む溶液に浸す工程を含んでもよい。この場合、レジスト３１を良好に後退できるので、容易に開口３１ａを広げられる。

本実施形態のように、開口Ｏは、第１のＳｉＮ膜１１に形成されるゲート開口１１ａと、第２のＳｉＮ膜１２に形成される開口１２ａとを有し、ゲート開口１１ａの開口幅は、開口１２ａの開口幅よりも狭く、ゲート開口１１ａの開口縁とキャップ層６の表面６ａとがなす角度θ１１は、開口１２ａの開口縁とキャップ層６の表面６ａとがなす角度θ１２よりも小さく、開口３１ａを広げる工程では、開口３１ａの開口幅を、ゲート開口１１ａの開口幅以上にしてもよい。この場合、電極端２３ｃの断面形状は、確実に五角以上を有する多角形状を呈する。

本実施形態のように、キャップ層６上に金属を堆積する工程は、開口３１ａの開口幅Ｗ３に相当する幅を有し、ゲート開口１１ａの開口幅でキャップ層６に接触する第１の部分２３ａ、および、第１の部分２３ａよりも大きい幅を有する第２の部分２３ｂを、連続して堆積する工程と、を含んでもよい。この場合、Ｔ型のゲート電極２３を良好に形成できる。

本実施形態のように、開口３１ａを広げる工程では、プラズマエッチングの実施中にレジスト３１においてプラズマが照射された部分を炭化処理により除去してもよい。この場合、レジスト３１の濡れ性の向上によって均一性を向上できる。

本実施形態のように、積層レジスト３０を形成する工程では、レジスト３１～３３のそれぞれの厚さが実質的に等しく形成されてもよい。

本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではオーミック電極（ソース電極及びドレイン電極）を形成した後に第２のＳｉＮ膜を形成しているが、第２のＳｉＮ膜を先に形成し、その後にオーミック電極を形成してもよい。この場合、オーミック電極の熱処理（合金化）の際に金属が第２のＳｉＮ膜に触れないことが好ましい。その場合、第２のＳｉＮ膜への金属の拡散を回避できる。但し、第１のＳｉＮ膜は緻密な膜質を有するので、金属は第１のＳｉＮ膜には触れてもよい。

上記実施形態では、第２のＳｉＮ膜が形成された後、第１及び第２のＳｉＮ膜が大気に曝されることなくエッチングされてもよい。この場合、ゲート電圧の電界が及ぶ絶縁膜の内部に、イオン及び炭素原子等の不純物が混入することを防止できる。従って、当該不純物に起因するトランジスタの特性の変動や信頼性の低下を回避できる。

１…トランジスタ、２…基板、３…バッファ層、４…チャネル層、５…バリア層、６…キャップ層、６ａ…表面、７…半導体積層体、１１…第１のＳｉＮ膜、１１ａ…ゲート開口（第５の開口）、１１ｂ…ソース開口、１１ｃ…ドレイン開口、１２…第２のＳｉＮ膜、１２ａ…開口（第６の開口）、１２ｂ，１２ｃ…開口、２１…ソース電極、２２…ドレイン電極、２３，１２３…ゲート電極、２３ａ…第１の部分、２３ｂ…第２の部分、２３ｃ…電極端、３０…積層レジスト、３１，１３１…レジスト（最下層レジスト）、３１ａ…開口（第１の開口）、３２…レジスト（中間層レジスト）、３２ａ…開口（第２の開口）、３３…レジスト（最上層レジスト）、３３ａ…開口（第３の開口）、４１…金属、ａ１，ａ２…エッチングレート、Ｂ…後退量、ｂ１，ｂ２…エッチングレート、Ｏ…開口（第４の開口）、θ…傾斜角。

Claims

減圧ＣＶＤ法もしくはＭＯＣＶＤ法により半導体層上に第１のＳｉＮ膜を形成した後、プラズマＣＶＤ法により第２のＳｉＮ膜を形成する工程と、
第１の開口を有する最下層レジスト、第２の開口を有する中間層レジスト、及び第３の開口を有する最上層レジストを含み、前記第１～第３の開口は互いに重なり、該第１の開口の開口幅が最も小さく、該第２の開口幅が最も大きい積層レジストを形成する工程と、
前記積層レジストをマスクとし、プラズマエッチングにより前記第２のＳｉＮ膜及び前記第１のＳｉＮ膜に第４の開口を形成する工程と、
前記第１の開口を広げる工程と、
前記第１～第４の開口を介して、前記第４の開口から露出する前記半導体層上に金属を堆積する工程と、
を備え、
前記第１の開口を広げる前記工程は、前記積層レジストをＭＩＢＫ及びＭＥＫの少なくとも一方を含む溶液に浸す工程を含む、半導体装置の製造方法。
前記最下層レジスト、前記中間層レジスト、前記最上層レジストのそれぞれは、電子線レジストであり、
前記積層レジストを形成する前記工程は、
前記最上層レジストを前記第３の開口に対応する第１の幅で露光する工程と、
前記最上層レジストを現像して前記第３の開口を前記最上層レジストに形成する工程と、
前記中間層レジストに前記第２の開口を形成する工程と、
前記最下層レジストを前記第１の開口に対応する第２の幅で露光する工程と、
前記最下層レジストを現像して前記第１の開口を前記最下層レジストに形成する工程と、を含む、請求項１に記載の半導体装置の製造方法。
前記第４の開口は、前記第１のＳｉＮ膜に形成される第５の開口と、前記第２のＳｉＮ膜に形成される第６の開口とを有し、
前記第５の開口の開口幅は、前記第６の開口の開口幅よりも狭く、
前記第５の開口の開口縁と前記半導体層の表面とがなす角度は、前記第６の開口の開口縁と前記半導体層の表面とがなす角度よりも小さく、
前記第１の開口を広げる前記工程では、前記第１の開口の開口幅を、前記第５の開口の前記開口幅以上にする、請求項１または２に記載の半導体装置の製造方法。
前記半導体層上に前記金属を堆積する前記工程は、
広がった前記第１の開口の開口幅に相当する幅を有し、前記第５の開口の前記開口幅で前記半導体層に接触する第１の部分、および、前記第１の部分よりも大きい幅を有する第２の部分を、連続して堆積する工程と、を含む請求項３に記載の半導体装置の製造方法。
前記第１の開口を広げる工程では、前記プラズマエッチングの実施中に前記最下層レジストにおいてプラズマが照射された部分を除去する、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
前記積層レジストを形成する前記工程では、前記最下層レジスト、前記中間層レジスト、及び前記最上層レジストのそれぞれの厚さが等しく形成される、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。