CN110783191B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN110783191B
CN110783191B CN201910659838.4A CN201910659838A CN110783191B CN 110783191 B CN110783191 B CN 110783191B CN 201910659838 A CN201910659838 A CN 201910659838A CN 110783191 B CN110783191 B CN 110783191B
Authority
CN
China
Prior art keywords
layer
substrate
forming
nitride semiconductor
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910659838.4A
Other languages
English (en)
Other versions
CN110783191A (zh
Inventor
河阪俊行
川田春雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Publication of CN110783191A publication Critical patent/CN110783191A/zh
Application granted granted Critical
Publication of CN110783191B publication Critical patent/CN110783191B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明涉及一种制造半导体器件的方法，包括：在包括衬底和在衬底上的氮化物半导体层的衬底产品的表面上形成包含Al的金属膜，该金属膜覆盖通孔形成预定区域，并且衬底产品的表面位于氮化物半导体层侧；形成蚀刻掩模，该蚀刻掩模具有用于暴露在衬底产品的背表面上的通孔形成预定区域的开口，衬底产品的背表面位于衬底侧；以及通过反应离子蚀刻在衬底产品中形成通孔，通孔从背表面到达表面并暴露金属膜。在形成通孔时，在至少包括蚀刻终止的时段期间使用含氟的反应气体。

Description

制造半导体器件的方法
相关申请的交叉引用
本申请要求于2018年7月26日提交的日本申请No.JP2018-140011的优先权，其全部内容通过引用被合并在此。
技术领域
本公开涉及一种制造半导体器件的方法。
背景技术
日本未审专利公开No.2009-212103公开一种制造半导体器件的方法。在这种制造半导体器件的方法中，到达绝缘衬底表面的开口形成在GaN层和n型AlGaN层中。连接到源极电极的Ni层形成在开口中作为导电蚀刻阻挡层。从绝缘衬底的背表面到达Ni层的通孔形成在绝缘衬底中。另外，在通孔中形成通孔线。
当在衬底上制造具有氮化物半导体层的半导体器件时，可以形成穿透衬底和氮化物半导体层的通孔。在这种情况下，首先在氮化物半导体层上形成金属膜作为蚀刻阻挡层。随后，通过反应离子蚀刻(RIE)从衬底的背表面到金属膜形成通孔。在用于氮化物半导体层的RIE中，例如，使用氯基气体作为反应气体。作为金属膜的材料，能够使用对氯等离子体具有足够耐蚀刻性的Ni。然而，Ni膜具有高电阻的缺点。在许多情况下，金属膜通过背电极和通孔被传导。因此，优选的是，金属膜的电阻低。
发明内容
根据本公开的实施例的制造半导体器件的方法包括，在包括衬底和设置在衬底上的氮化物半导体层的衬底产品的表面上形成包含Al的金属膜，该金属膜覆盖在衬底产品中通孔形成预定区域，并且衬底产品的表面位于氮化物半导体层侧；形成蚀刻掩模，该蚀刻掩模具有用于暴露在衬底产品的背表面上的通孔形成预定区域的开口，衬底产品的背表面位于衬底侧；以及通过反应离子蚀刻在衬底产品中形成通孔，通孔从背表面到达表面并暴露金属膜。在形成通孔时，在至少包括蚀刻终止的时段期间使用含氟的反应气体。
附图说明
从参考附图对本发明优选实施例的下面的详细描述中，将更好地理解前述和其他目的、方面和优点，其中：
图1是示出根据本公开的一个实施例的半导体器件的晶体管1A的平面；
图2是沿着图1中所示的晶体管1A的线II-II截取的横截面图；
图3是沿着图1中所示的晶体管1A的线III-III截取的横截面图；
图4A至4C是示出制造晶体管1A的过程的横截面图；
图5A至5C是示出制造晶体管1A的过程的横截面图；
图6是示出当使用SF6和O2的混合气体作为反应气体时，作为氮化物半导体的GaN与Al之间的蚀刻选择性比与RF功率之间的关系的曲线图；
图7是示出使用SF6和O2的混合气体作为反应气体时，SiC与Al的蚀刻选择性比与RF功率的关系的曲线图；
图8A至图8C是示出根据第一修改例的制造过程的横截面图；
图9是示出根据实施例的第二修改例的作为半导体器件的晶体管1B的平面图；
图10是沿着图9中所示的晶体管1B的X-X线截取的横截面图；以及
图11A至11C是示出形成通孔的传统方法的横截面图。
具体实施方式
下面将参考附图描述根据本公开的实施例的制造半导体器件的方法的具体示例。此外，要理解的是，本公开不限于这些示例，而是由权利要求的范围限定，并且包括与权利要求等同的含义和范围内的所有修改。在以下描述中，在附图的描述中，相同的元件由相同的附图标记表示，并且省略冗余的说明。
图1是示出根据本公开的一个实施例的作为半导体器件的晶体管1A的平面图。图2是沿着图1中所示的晶体管1A的线II-II截取的横截面图。图3是沿着图1中所示的晶体管1A的线III-III截取的横截面图。为了便于解释，在图1中省略绝缘膜31和32。
如图1和图2中所示，根据本实施例的晶体管1A包括衬底3、设置在衬底3上的氮化物半导体层10、源极电极21、漏极电极22和栅极电极23。源极电极21、漏极电极22和栅极电极23被设置在氮化物半导体层10上。衬底3是用于晶体生长的衬底并且具有平坦表面。衬底3可以是例如SiC衬底。衬底3的厚度例如在75μm至150μm的范围内，并且在一个示例中，为100μm。氮化物半导体层10的厚度例如在0.5μm至3.0μm的范围内，并且在一个示例中，为1.0μm。
根据本实施例的晶体管1A是高电子迁移率晶体管(HEMT)。也就是说，氮化物半导体层10至少具有沟道层12和电子供给层(势垒层)13。在沟道层12和电子供给层13之间的界面处产生二维电子气(2DEG)，并且形成沟道区域。沟道层12是在衬底3的表面上外延生长的层。缓冲层11可以插入在沟道层12和衬底3之间。沟道层12中和电子供给层13与沟道层12之间的界面附近的区域用作沟道区。缓冲层11例如是AlN层。缓冲层11的厚度为例如20nm。沟道层12例如是GaN层。沟道层12的厚度为例如1μm。电子供给层13是在沟道层12上外延生长的层。电子供给层13的厚度例如是20nm。电子供给层13例如是AlGaN层、InAlN层或InAlGaN层。在一个示例中，电子供给层13由Al0.25Ga0.75N制成。电子供给层13可以是n型。此外，氮化物半导体层10还可以在电子供给层13上具有盖层(未示出)。在这种情况下，盖层的厚度为例如5nm。盖层例如是GaN层，并且可以是n型。
如图1中所示，氮化物半导体层10具有有源区10a和无源区10b。有源区10a是操作为晶体管的区域。无源区10b是例如通过将诸如氩(Ar)和质子(H)的离子注入到氮化物半导体层10中而被电失活的区域。无源区10b围绕有源区10a，并且被设置用于彼此相邻的晶体管1A之间的电隔离并且用于限制晶体管1A的操作区域。
源极电极21和漏极电极22设置在氮化物半导体层10的有源区10a上并且与有源区10a接触。在本实施例中，三个源极电极21和两个漏极电极22设置在一个有源区10a上。源极电极21和漏极电极22沿着方向D1对齐，并且每个都具有细长形状，其中与方向D1相交(例如，正交)的方向D2是纵向。如图2中所示，源极电极21包括设置在有源区10a上的欧姆金属层21a和设置在欧姆金属层21a上的布线层21b。类似地，漏极电极22包括设置在有源区10a上的欧姆金属层22a和设置在欧姆金属层22a上的布线层22b。通过热处理，欧姆金属层21a和22a通过合金化作为钛(Ti)层或钽(Ta)层的第一层和作为铝(Al)层的第二层的层叠结构而形成。热处理前的Al层可以在氮化物半导体层10的厚度方向上被Ti层或Ta层夹在中间。Ti层或Ta层的厚度在5nm至20nm的范围内，例如，在一个实施例中为10nm。Al层的厚度在50nm至1000nm的范围内，例如，在一个实施例中为500nm。布线层21b和22b是具有小电阻的导电金属层。布线层21b和22b通过例如Au镀敷(plating)形成，并且具有例如5μm的厚度。
源极电极21和漏极电极22可以与电子供给层13接触，或者可以与设置在电子供给层13上的盖层接触。可替选地，源极电极21和漏极电极22被设置在通过去除电子供给层13的一部分而暴露的沟道层12上，并且与电子供给层13和沟道层12之间的界面附近接触。
栅极电极23设置在氮化物半导体层10的有源区10a上。栅极电极23在方向D1上被定位在源极电极21和漏极电极22之间。栅极电极23以方向D2作为纵向线性地延伸。在一个示例中，栅极电极23具有例如镍(Ni)层、钯(Pd)层和金(Au)层的层叠结构。Ni层的厚度例如为100nm，Pd层的厚度例如为50nm，并且Au层的厚度例如为500nm。另外，在另一示例中，栅极电极23具有例如Ni层、铂(Pt)层和Au层的层叠结构。Ni层的厚度例如为20nm，Pt层的厚度例如为20nm，并且Au层的厚度例如为600nm。Ni层与氮化物半导体层10肖特基接触。
如图2中所示，晶体管1A还包括绝缘膜31和32以及背电极24。绝缘膜31和32保护氮化物半导体层10、源极电极21、漏极电极22和栅极电极23。背电极24是设置在衬底3的背表面3b上的金属膜。背电极24由诸如金(Au)的金属制成。
绝缘膜31设置在氮化物半导体层10上并与氮化物半导体层10接触，并且覆盖从源极电极21、漏极电极22以及栅极电极23暴露的氮化物半导体层10的表面10c。在绝缘膜31中设置暴露氮化物半导体层10的栅极开口，并且栅极电极23的一部分嵌入在栅极开口中。栅极电极23通过栅极开口与氮化物半导体层10接触。栅极开口在D1方向上的长度(栅极长度)例如是0.5μm。绝缘膜31例如是绝缘Si化合物膜，并且在一个示例中是SiN膜。绝缘膜31的厚度为例如100nm。
绝缘膜31在源极电极21的欧姆金属层21a上具有开口，并且源极电极21的布线层21b设置在开口上。布线层21b通过开口与欧姆金属层21a接触。绝缘膜31还在漏极电极22的欧姆金属层22a上具有开口，并且漏极电极22的布线层22b被设置在开口上。布线层22b通过开口与欧姆金属层22a接触。
绝缘膜32设置在绝缘膜31上并与绝缘膜31接触。绝缘膜32覆盖源极电极21、漏极电极22、栅极电极23和绝缘膜31。绝缘膜32例如是绝缘Si化合物膜，并且在一个示例中是SiN膜。绝缘膜32的厚度为例如100nm。
如图1中所示，晶体管1A还包括源极焊盘25、漏极焊盘26和栅极焊盘27。源极焊盘25、漏极焊盘26和栅极焊盘27设置在氮化物半导体层的无源区10b上。源极焊盘25和栅极焊盘27沿着D2方向设置在有源区10a的一侧，并且漏极焊盘26沿着D2方向设置在有源区10a的另一侧。因此，有源区10a被定位在源极焊盘25和栅极焊盘27之间，以及漏极焊盘26和栅极焊盘27之间。源极焊盘25、漏极焊盘26和栅极焊盘27一体地连接到分别从有源区10a延伸到无源区10b的源极电极21、漏极电极22和栅极电极23。结果，焊盘25至27和电极21至23分别彼此电连接。漏极焊盘26和栅极焊盘27提供用于与外部电路进行引线键合的区域。
如图3中所示，源极焊盘25包括设置在无源区10b上并与无源区10b接触的下层25a，以及设置在下层25a上的上层25b。下层25a由包括铝(Al)的金属制成。在一个示例中，下层25a具有与源极电极21的欧姆金属层21a相同的配置。即，下层25a嵌入在绝缘膜31中形成的开口31a中，并且通过热处理通过对作为Ti层或Ta层的第一层和作为Al层的第二层的层压结构合金化来形成。热处理前的Al层可以在氮化物半导体层10的厚度方向上被Ti层或Ta层夹在中间。Ti层或Ta层与Al层的厚度与源极电极21的欧姆金属层21a的相同。上层25b是具有小电阻的导电金属层。上层25b例如通过镀Au形成，并且其厚度与源极电极21的布线层21b的厚度相同。此外，漏极焊盘26的构成材料与上层25b的相同。栅极焊盘27的构成材料与栅极电极23的构成材料相同。
在衬底3和氮化物半导体层10中形成通孔4。通孔4从衬底3的背表面3b穿透到氮化物半导体层10的表面10c。通孔4被形成在源极焊盘25的正下面，并且从衬底3和氮化物半导体层10的厚度方向看，通孔4和源极焊盘25彼此重叠。源极焊盘25的下层25a的下表面经由通孔4从衬底3暴露。如图1中所示，通孔4的平面形状例如是矩形、圆形、椭圆形或长方形。
导电膜24a形成在通孔4中。导电膜24a设置在通孔4的内表面和下层25a的下表面上，并且与下层25a接触。导电膜24a由与背电极24相同的材料制成，并且连接到背表面3b侧的通孔4中的背电极24。导电膜24a将背电极24和源极焊盘25彼此电连接。
将描述制造具有上述配置的根据本实施例的晶体管1A的方法。图4A至5C是示出制造晶体管1A的过程的横截面图，并且示出对应于图3的横截面。
首先，如图4A中所示，缓冲层11、沟道层12和电子供给层13生长在衬底3的主表面上以形成氮化物半导体层10。例如通过金属有机化学气相沉积(MOCVD)来执行生长。由此，形成作为包括衬底3和氮化物半导体层10的衬底产品的外延衬底2。接下来，在用作有源区10a(参见图1)的氮化物半导体层10的区域上形成抗蚀剂掩模，并且将离子(例如，Ar离子)注入到从抗蚀剂掩模中暴露的氮化物半导体层10的区域中以在有源区10a周围形成无源区10b(参见图1)。其后，整个外延衬底2被绝缘膜31覆盖。
随后，在对应于源极电极21、漏极电极22和源极焊盘25的绝缘膜31中形成开口31a，并且通过欧姆金属层21a和22a(参见图2)和源极焊盘25的下层25a掩埋开口31a。在这种情况下，下层25a完全覆盖形成预定区域2a的通孔。在一个示例中，形成下层25a的过程包括在外延衬底2的表面上形成由Ti或Ta制成的第一层25a1的过程；在第一层25a1上形成由Al制成的第二层25a2的过程；在第二层25a2上形成由Ti或Ta制成的第三层25a3的过程；以及通过热处理使第一层25a1、第二层25a2和第三层25a3合金化的过程。欧姆金属层21a和22a也以相同的方式形成。通过例如真空沉积在相应区域上沉积相应的金属来形成欧姆金属层21a和22a以及下层25a。
此后，在绝缘膜31中形成栅极开口，并且栅极开口由栅极电极23封闭。通过上述过程，源极电极21、漏极电极22、下层25a以及栅极电极23被形成在外延衬底2上，并且获得除了电极、焊盘和金属之外的表面被绝缘膜31覆盖的外延衬底2。电极21和22中的每一个的边缘、下层25a和栅极电极23可以安装在绝缘膜31上。在欧姆金属层21a和22a以及下层25a上分别形成布线层21b和22b以及上层25b。同时，形成漏极焊盘26和栅极焊盘27。接着，形成覆盖源极电极21、漏极电极22和绝缘膜31的绝缘膜32。布线层21b和22b、上层25b、漏极焊盘26和栅极焊盘27的形成通过例如镀敷方法来执行。绝缘膜31和32通过例如化学气相沉积(CVD)形成。
接下来，如图4B中所示，氮化物半导体层10侧的外延衬底2的表面(即，绝缘膜32)和支撑衬底42(例如，玻璃衬底)通过蜡41彼此粘附。在外延衬底2的背表面(即，衬底3的背表面3b)上形成蚀刻掩模43，该蚀刻掩模43在形成预定区域2a的通孔中具有开口43a。蚀刻掩模43由例如包括Ni和Cu中的至少一种的材料制成，并且在一个实施例中由Ni制成。具体而言，首先，在背表面3b上沉积镍(Ni)，并在其上涂覆抗蚀剂。在形成预定区域2a的通孔上的部分中形成具有开口的抗蚀剂图案。通过开口蚀刻Ni膜。因此，形成由Ni制成并具有开口43a的蚀刻掩模43。此后，去除抗蚀剂。
随后，如图4C中所示，通过蚀刻掩模43的开口43a从背表面3b侧选择性地蚀刻形成预定区域2a的通孔中的衬底3。蚀刻是反应离子蚀刻(RIE)，这是一种等离子体蚀刻，并使用含氟的反应气体。在一个示例中，反应气体是SF6和O2的混合气体。当衬底3是SiC衬底时，由于氟和氧等离子体而发生化学蚀刻反应(形成氟化硅、SiFx和二氧化碳(CO2))。RF功率例如是400W。在衬底3稍微保持的步骤(即，恰好在衬底3被完全去除之前)的步骤中终止蚀刻。此外，可以在完全去除衬底3并暴露氮化物半导体层10的步骤中终止蚀刻。
随后，如图5A中所示，氮化物半导体层10被蚀刻以暴露下层25a。在这样的过程中，使用含氟的反应气体(例如，SF6和O2的混合气体)通过RIE蚀刻氮化物半导体层10，从先前的过程继续，直到蚀刻终止。然而，RF功率被设置低于先前的过程。在一个示例中，本过程的RF功率是100W。通过暂时停止蚀刻来改变RF功率。另外，如有必要，可以调节压力等。在该步骤中的蚀刻中，由于包含在反应气体中的离子(例如，S离子)引起的溅射效应变得占主导地位。因此，通孔4形成为从外延衬底2的背表面到达表面，并且下层25a通过通孔4暴露。此外，为了提高产量，氮化物半导体层10可以被形成以具有例如2μm或更小的厚度。
这里，如图5B中所示，作为蚀刻的结果，在下层25a的暴露表面上(特别是，在第二层25a2的表面上)形成包含氟化铝AlFx和氧化铝AlOx的膜25c。因为膜25c具有高的溅射阻力，所以基本上停止蚀刻的进程。下表1示出下层25a的暴露表面的XPS分析结果。如表1中所示，除了暴露表面上的铝原子外，存在许多氧原子和氟原子，并且在暴露表面上形成AlFx和AlOx。
[表格1]
碳 氮 氧 氟 铝 硫
A1 11.6 0.8 20.5 45.3 20.8 1.0
下层25a用作用于氮化物半导体层10的蚀刻阻挡层。图6是示出当使用SF6和O2的混合气体作为反应气体时，作为氮化物半导体的GaN和Al之间的蚀刻选择性比与RF功率之间的关系的曲线图。横轴表示RF功率(单位：W)，并且纵轴表示蚀刻选择性比(GaN/Al)。此外，SF6气体流量为75sccm，O2气体流量为25sccm，并且炉压为1Pa。
随着RF功率降低，蚀刻速率随GaN和Al而降低，但是因为GaN的降低速率超过Al的降低速率，所以GaN和Al之间的蚀刻选择性比逐渐增加。另外，在RF功率低(例如，低于150W)的区域中，GaN和Al之间的蚀刻选择性比率显着增加。这是因为当RF功率小时，在下层25a的暴露表面上产生的AlFx和AlOx变得难以去除。特别地，当RF功率为100W时，GaN和Al之间的蚀刻选择性比超过10。在该实验中，GaN的蚀刻(溅射)速率为约20nm/min，并且Al的蚀刻(溅射)率约为2nm/min。因此，包含Al的下层25a能够很好地用作氮化物半导体层10的蚀刻阻挡层。
图7是示出使用SF6和O2的混合气体作为反应气体时，SiC与Al的蚀刻选择性比与RF功率的关系的曲线图。横轴表示RF功率(单位：W)，并且纵轴表示蚀刻选择性比(SiC/Al)。SF6气体和O2气体的流量和炉压与图6中的相同。如图7中所示，同样在SiC和Al的情况下，随着RF功率降低，蚀刻速率降低，但SiC和Al之间的蚀刻选择性比逐渐增加。此外，当RF功率为200W时，蚀刻选择性比接近20，并且当RF功率为150W时，蚀刻选择性比达到40。这意指SiC的蚀刻(溅射)速率比GaN和Al的蚀刻(溅射)速率快得多。因此，即使相对于氮化物半导体层10和下层25a连续保持衬底3的蚀刻条件，也不太可能发生下层25a的过蚀刻。
膜25c(AlFx，AlOx)是绝缘的。为了降低后面将要描述的导电膜24a和下层25a之间的电阻，在形成通孔4之后去除膜25c。例如，能够通过将暴露在通孔4中的下层25a暴露于含有诸如氩气的惰性气体的等离子体中来去除膜25c。在这样的过程之后，去除蚀刻掩模43。
随后，如图5C中所示，背电极24形成在衬底3的背表面3b上。同时，与下层25a接触的导电膜24a形成在通孔4中(在通孔4的内表面和下层25a的暴露表面上)。在这样的过程中，背电极24和导电膜24a例如通过镀Au形成。通过上述过程，制造根据本实施例的晶体管1A。
将与常规问题一起描述通过上述本实施例获得的效果。图11A示出在SiC衬底101上形成氮化物半导体层102的状态。氮化物半导体层102从SiC衬底101侧依次具有例如GaN层和AlGaN层。另外，在氮化物半导体层102的上表面上设置作为蚀刻阻挡层的Ni膜103。此外，在SiC衬底101的背表面上，在通孔形成预定区域中具有开口104a的蚀刻掩模104被设置。
图11B示出其中从SiC衬底101的背表面侧将RIE应用于图11A中所示的结构的状态。通过RIE形成通孔105。在形成通孔105之后，去除蚀刻掩模104。作为RIE的反应气体，诸如SF6的氟基气体被用于SiC衬底101，并且诸如SiCl4的氯基气体被用于氮化物半导体层102。其后，如图11C中所示，背电极106形成在衬底101的背表面上和通孔105内部(在通孔105的内表面上和Ni膜103上)。背电极106通过通孔105在SiC衬底101的背表面侧和Ni膜103之间导电。
通常，诸如SiCl4的氯基气体被用于氮化物半导体层的RIE。例如，当使用SiCl4气体蚀刻GaN时，通过化学蚀刻过程将GaN分解成氯化镓(GaCl2)和氮(N2)。另外，在这种蚀刻中，使用对氯基气体具有高阻力的Ni，作为蚀刻阻挡层的材料。此外，通过利用氯等离子体的照射，Ni变为氯化镍(NiCl2)，但是NiCl2的沸点为1000℃或更高，并且对利用氯等离子体的照射具有足够的阻力。然而，Ni具有高电阻的缺点。如图11C中所示，当Ni膜103与背电极106接触并用作导电膜时，Ni膜103的电阻可以阻止晶体管改善其电特性。
因此，在本实施例中，使用包含Al的金属膜(下层25a)而不是Ni膜，作为蚀刻阻挡层。下层25a通过主要含有Al而具有良好的导电性。因此，能够将导电膜24a和上层25b之间的电阻抑制得低，并且能够改善晶体管1A的电特性。另外，通过使用含有氟的气体作为RIE的反应气体，能够优选使含有Al的金属膜用作做的氮化物半导体层10的蚀刻阻挡层。因此，根据本实施例，能够减小作为蚀刻阻挡层的金属膜的电阻。
在本实施例中，当衬底3是SiC衬底时，在形成通孔4的过程中，可以使用含氟反应气体蚀刻形成预定区域2a的通孔中的衬底3的至少一部分。使用含氟的反应气体通过化学蚀刻过程有效地蚀刻SiC。因此，可以进一步改善吞吐量。
在本实施例中，蚀刻掩模可以包括Ni和Cu中的至少一种。因为Ni和Cu对氟基气体具有高耐蚀刻性，所以除了形成预定区域2a的通孔之外，能够充分地保护衬底3。
在本实施例中，含氟的反应气体可以是SF6和O2的混合气体。如上所述，在使用含氟的反应气体的氮化物半导体层10的RIE中，主要通过溅射蚀刻的效果去除氮化物半导体层10。含有质量相对大的S(硫)原子的SF6包含在反应气体中，使得能够更有效地执行溅射蚀刻。
如在本实施例中，在形成通孔4的过程之后，将在通孔4中暴露的下层25a暴露于含有惰性气体的等离子体的过程和形成接触通孔4中的下层25a的导电膜24a的过程可以被进一步执行。因此，能够去除绝缘膜25c，并且能够以低电阻传导下层25a和导电膜24a。
在本实施例中，形成下层25a的过程可以包括在外延衬底2的表面上形成由Ti或Ta制成的第一层25a1的过程、在第一层25a1上形成由Al制成的第二层25a2的过程、以及使第一层25a1和第二层25a2合金化的过程。结果，因为作为蚀刻阻挡层的下层25a能够在与欧姆金属层21a和22a相同的过程中形成，所以仅形成蚀刻阻挡层的过程是不必要的，并且能够减少过程数量。
(第一修改例)
图8A至8C是示出根据实施例的第一修改例的制造过程的横截面图。在本修改例中，如图8A中所示，通过蚀刻掩模43的开口43a从背表面3b侧选择性地蚀刻形成预定区域2a的通孔中的衬底3。此外，在衬底3轻微保持的步骤中(即，恰好在衬底3完全移除之前)终止蚀刻。该过程与实施例的图4C中示出的过程相同。
接下来，如图8B中所示，通过蚀刻掩模43的开口43a蚀刻形成预定区域2a的通孔中的氮化物半导体层10。在这种过程中，反应气体在先前过程中从含氟的反应气体(例如，SF6和O2的混合气体)改变成含氯的反应气体(例如，Cl2气体)，并通过RIE蚀刻氮化物半导体层10。RF功率例如是50W。另外，在氮化物半导体层10稍微保持的步骤中(即，恰好在完全去除氮化物半导体层10之前)终止蚀刻。此时，蚀刻的终止能够通过从Al导出的等离子体发射来确定。即，首先通过含氯的蚀刻气体蚀刻衬底3的剩余部分，并且然后检测由AlN缓冲层11中包含的Al发射的光。如果继续蚀刻，当AlN缓冲层11的蚀刻终止时，Al发射消失。此时，蚀刻已经到达GaN沟道层12，并且如果蚀刻继续，则当GaN沟道层12的蚀刻终止时，即，当AlGaN势垒层13被暴露时，再次检测到Al的发射。当检测到第二次Al发射时，停止蚀刻。
随后，将反应气体再次从含有氯的反应气体(例如，Cl2气体)改变成含氟的反应气体(例如，SF6和O2的混合气体)，并且氮化物半导体层10的剩余部分被蚀刻。在包括蚀刻终止的时段期间使用含氟的反应气体，特别地，蚀刻AlGaN势垒层13。RF功率例如是100W。通过这样的过程，如图8C中所示，形成通孔4以从外延衬底2的背表面到达表面，并且通过通孔4暴露下层25a。之后，通过实施例的图5B和5C中所示的过程制造晶体管1A。
在本修改例中，可以使用包含氯的反应气体蚀刻形成预定区域2a的通孔中的氮化物半导体层10的一部分，并且之后，可以使用含氟的反应气体蚀刻在形成预定区域2a的通孔中的氮化物半导体层10的剩余部分。在这种情况下，能够通过化学蚀刻过程有效地蚀刻氮化物半导体层10。因此，可以进一步改善吞吐量。另外，通过在包括蚀刻终止的时段期间将反应气体改变为含氟气体，能够令人满意地发挥作为蚀刻阻挡层的下层25a的功能。当氮化物半导体层10具有例如1μm或更大的厚度时，本修改例的方法特别有效。
(第二修改例)
图9是示出作为根据实施例的第二修改例的半导体器件的晶体管1B的平面图。图10是沿着图9中所示的晶体管1B的X-X线的横截面图。此外，为了便于解释，在图9中省略绝缘膜31和32。
本修改例与实施例之间的区别在于通孔的形成位置。在实施例中，通孔4形成在源极焊盘25的正下方的无源区10b中，而在本修改例中，通孔4形成在源极电极21的正下方的有源区10a中。此外，设置在通孔4内部的导电膜24a不与源极焊盘25接触，而是与源极电极21的欧姆金属层21a接触。这种结构称为岛源通孔(ISV)结构。在这种结构中，图1中所示的源极焊盘25不是必需的。此外，除了通孔的形成位置和源极焊盘25的存在或者不存在之外的其他配置与实施例中的相同。
当制造本修改例的晶体管1B时，欧姆金属层21a能够被用作蚀刻阻挡层。因为欧姆金属层21a的结构与本实施例的下层25a的结构相同，所以当通过RIE形成通孔4时，欧姆金属层21a能够用作蚀刻阻挡层。此外，形成通孔4的方法与实施例的相同。
根据本修改例，因为使用包含Al的欧姆金属层21a，用作蚀刻阻挡层，所以没有必要单独形成蚀刻阻挡层，并且能够缩短过程。在用作蚀刻阻挡层的层与欧姆金属层21a分离形成的情况下，需要在欧姆金属层21a的外部形成蚀刻阻挡层。然而，在本修改例中，没有必要在欧姆金属层21a外部形成蚀刻阻挡层，这有助于通孔4的减少。与栅极电极接触的边缘区域仅用作欧姆金属层21a。因此，能够根据传统晶体管的电极布置在晶体管的源极中形成通孔4。
根据本公开的制造半导体器件的方法不限于上述实施例，并且各种其他变化是可能的。例如，上述实施例和修改例可以根据必要的目的和效果彼此组合。另外，在所描述的实施例中，SF6被示出为含氟的反应气体，但是含氟的反应气体不限于此，并且例如，能够使用CF4、NF3等。

Claims (9)

1.一种制造半导体器件的方法，包括：
在包括衬底和在所述衬底上的氮化物半导体层的衬底产品的表面上形成含Al的金属膜，所述金属膜覆盖通孔形成预定区域，并且所述衬底产品的所述表面位于所述氮化物半导体层侧；
形成蚀刻掩模，所述蚀刻掩模具有用于暴露在所述衬底产品的背表面上的所述通孔形成预定区域的开口，所述衬底产品的所述背表面位于所述衬底侧；
通过反应离子蚀刻在所述衬底产品中形成通孔，所述通孔从所述背表面到达所述表面并且暴露所述金属膜；
在暴露的所述金属膜上形成包含氟化铝和氧化铝的蚀刻停止物膜；以及
去除在暴露的所述金属膜上的所述蚀刻停止物膜，
其中，在形成所述通孔时，在至少包括蚀刻终止的时段期间使用含氟的反应气体。
2.根据权利要求1所述的制造半导体器件的方法，
其中，所述衬底是SiC衬底，并且
其中，在形成所述通孔时，使用所述含氟的反应气体蚀刻在所述通孔形成预定区域中的所述SiC衬底的至少一部分。
3.根据权利要求1或2所述的制造半导体器件的方法，
其中，所述蚀刻掩模含有Ni和Cu中的至少一种。
4.根据权利要求1或2所述的制造半导体器件的方法，
其中，所述含氟的反应气体是SF6和O2的混合气体。
5.根据权利要求1或2所述的制造半导体器件的方法，
其中，在形成所述通孔时，使用所述含氟的反应气体蚀刻所述通孔形成预定区域中的所述氮化物半导体层。
6.根据权利要求1或2所述的制造半导体器件的方法，
其中，在形成所述通孔时，使用含氯的反应气体蚀刻所述通孔形成预定区域中的所述氮化物半导体层的一部分，并且然后使用所述含氟的反应气体蚀刻所述通孔形成预定区域中的所述氮化物半导体层的剩余部分。
7.根据权利要求1或2所述的制造半导体器件的方法，还包括：
在形成所述通孔之后，将所述通孔中暴露的所述金属膜暴露于含惰性气体的等离子体。
8.根据权利要求1或2所述的制造半导体器件的方法，其中，形成所述金属膜包括：
在所述衬底产品的所述表面上形成由Ti或Ta制成的第一层；
在所述第一层上形成由Al制成的第二层；并且
使所述第一层和所述第二层合金化。
9.根据权利要求7所述的制造半导体器件的方法，
其中，所述惰性气体包括氩气。
CN201910659838.4A 2018-07-26 2019-07-22 制造半导体器件的方法 Active CN110783191B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-140011 2018-07-26
JP2018140011A JP7070848B2 (ja) 2018-07-26 2018-07-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN110783191A CN110783191A (zh) 2020-02-11
CN110783191B true CN110783191B (zh) 2023-10-10

Family

ID=69178631

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910659838.4A Active CN110783191B (zh) 2018-07-26 2019-07-22 制造半导体器件的方法

Country Status (4)

Country Link
US (2) US10943821B2 (zh)
JP (1) JP7070848B2 (zh)
CN (1) CN110783191B (zh)
TW (1) TWI821339B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10971612B2 (en) * 2019-06-13 2021-04-06 Cree, Inc. High electron mobility transistors and power amplifiers including said transistors having improved performance and reliability
US20230031381A1 (en) * 2021-07-31 2023-02-02 Applied Materials, Inc. Apparatus for removing etch stop layers
CN115799069A (zh) * 2023-01-17 2023-03-14 北京中博芯半导体科技有限公司 一种P-GaN增强型HEMT器件的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335247A (zh) * 2007-06-29 2008-12-31 富士通株式会社 半导体器件及其制造方法
JP6265307B1 (ja) * 2017-03-24 2018-01-24 三菱電機株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3530073B2 (ja) * 1999-05-25 2004-05-24 株式会社東芝 半導体装置及びその製造方法
US7125786B2 (en) 2000-04-11 2006-10-24 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US6646346B1 (en) * 2000-10-27 2003-11-11 Agilent Technologies, Inc. Integrated circuit metallization using a titanium/aluminum alloy
JP4322508B2 (ja) * 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
JP2006179515A (ja) * 2004-12-20 2006-07-06 Oki Electric Ind Co Ltd 半導体素子の製造方法、及びエッチング方法
JP2007311771A (ja) 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5228381B2 (ja) * 2007-06-25 2013-07-03 三菱電機株式会社 半導体装置の製造方法
US8563494B2 (en) * 2007-09-04 2013-10-22 Conopco, Inc. Iridescent soap bars containing ethoxylated alcohols
JP5262185B2 (ja) 2008-02-29 2013-08-14 富士通株式会社 半導体装置の製造方法
JP5546194B2 (ja) 2009-10-01 2014-07-09 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP5649357B2 (ja) 2010-07-30 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置及び製造方法
JP5568824B2 (ja) * 2010-07-30 2014-08-13 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8524600B2 (en) * 2011-03-31 2013-09-03 Applied Materials, Inc. Post deposition treatments for CVD cobalt films
JP5888027B2 (ja) 2012-03-14 2016-03-16 富士通株式会社 半導体装置の製造方法
KR101988893B1 (ko) * 2012-12-12 2019-09-30 한국전자통신연구원 반도체 소자 및 이를 제조하는 방법
JP6251071B2 (ja) * 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
US10290674B2 (en) * 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US20190097001A1 (en) 2017-09-25 2019-03-28 Raytheon Company Electrode structure for field effect transistor
US10923585B2 (en) * 2019-06-13 2021-02-16 Cree, Inc. High electron mobility transistors having improved contact spacing and/or improved contact vias

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335247A (zh) * 2007-06-29 2008-12-31 富士通株式会社 半导体器件及其制造方法
JP6265307B1 (ja) * 2017-03-24 2018-01-24 三菱電機株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US11626323B2 (en) 2023-04-11
US20210166970A1 (en) 2021-06-03
US10943821B2 (en) 2021-03-09
US20200035551A1 (en) 2020-01-30
TW202017038A (zh) 2020-05-01
CN110783191A (zh) 2020-02-11
JP2020017647A (ja) 2020-01-30
TWI821339B (zh) 2023-11-11
JP7070848B2 (ja) 2022-05-18

Similar Documents

Publication Publication Date Title
CN110783191B (zh) 制造半导体器件的方法
US10522630B2 (en) High electron mobility transistor structure and method of making the same
JP5564791B2 (ja) 化合物半導体装置及びその製造方法
CN101853881B (zh) 半导体装置以及半导体装置的制造方法
TWI525827B (zh) 半導體結構及其形成方法、化合物半導體結構
US11538922B2 (en) Manufacturing method of an HEMT transistor of the normally off type with reduced resistance in the on state and HEMT transistor
JP5983999B2 (ja) 半導体装置の製造方法
TWI512993B (zh) 電晶體與其形成方法與半導體元件
CN111199883B (zh) 具有经调整的栅极-源极距离的hemt晶体管及其制造方法
CN103000516B (zh) 形成半导体结构的方法
WO2014148255A1 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
CN110854185A (zh) 半导体装置
JP2015012177A (ja) 半導体装置及びその製造方法
JP2012064663A (ja) 窒化物半導体装置およびその製造方法
JP2010225938A (ja) 化合物半導体装置及びその製造方法
JP2015073002A (ja) 化合物半導体装置及びその製造方法
TWI740058B (zh) 半導體裝置及其製造方法
JP5742912B2 (ja) 化合物半導体装置及びその製造方法
JP2020102535A (ja) 窒化物半導体デバイスの製造方法及び窒化物半導体デバイス
JP2021044357A (ja) 高電子移動度トランジスタの製造方法
JP2011204823A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant