JP6265307B1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP6265307B1
JP6265307B1 JP2017531924A JP2017531924A JP6265307B1 JP 6265307 B1 JP6265307 B1 JP 6265307B1 JP 2017531924 A JP2017531924 A JP 2017531924A JP 2017531924 A JP2017531924 A JP 2017531924A JP 6265307 B1 JP6265307 B1 JP 6265307B1
Authority
JP
Japan
Prior art keywords
tapered
metal mask
substrate
back surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017531924A
Other languages
English (en)
Other versions
JPWO2018173275A1 (ja
Inventor
大介 津波
大介 津波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6265307B1 publication Critical patent/JP6265307B1/ja
Publication of JPWO2018173275A1 publication Critical patent/JPWO2018173275A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

基板材料が難エッチング材料であっても一段のテーパード溝を形成することに適した半導体装置の製造方法を提供する。半導体装置の製造方法は、メタルマスク形成工程と、ドライエッチング工程と、メタルマスク除去工程と、を備える。メタルマスク形成工程は、開口を備えたテーパードメタルマスクを基板の裏面に形成する。前記開口が前記裏面の一部を露出させ、かつ前記開口の縁部が前記裏面に向かって順テーパーを有するものである。ドライエッチング工程は、前記テーパードメタルマスクの上から前記開口の前記縁部および前記開口から露出した前記基板をドライエッチングすることによって、前記基板にテーパード溝を形成する。メタルマスク除去工程は、前記テーパードメタルマスクを除去する。

Description

本発明は、半導体装置の製造方法および半導体装置に関するものである。
下記の特許文献1には、滑らかで連続したテーパエッチングプロファイルを有するエッチング物品の形成を可能にするドライエッチング方法が記載されている。特許文献1の段落0028に記載されているように、アルミニウム膜およびアモルファスシリコン膜がエッチング対象膜として記載されている。
日本特開平10−214826号公報
特許文献1に記載されているように、基板に対して順テーパー状の溝を形成する技術が公知である。溝の深い位置ほど溝の幅が細くなる順テーパー状のことを、「テーパード」とも称す。基板に形成される溝は、ビアホール、トレンチ、およびメサに大別される。以下、テーパードビアホール、テーパードトレンチ、およびテーパードメサをまとめて、便宜上、「テーパード溝」とも称す。テーパード溝は、段差を有する溝に比べて、テーパード溝の内壁面に設けられた膜の剥離が抑制されるという利点がある。しかしながら、テーパード溝を良好な形状に形成する技術は基板材料に左右される部分が大きい。実際に、上記特許文献1ではアルミニウム膜およびアモルファスシリコン膜についてしか言及されていない。
本願発明者は、SiCおよびGaNなどの化合物半導体、およびAl等の絶縁体に対しても、テーパード溝を形成することを鋭意研究している。SiCおよびGaNなどの化合物半導体、およびAl等の絶縁体は、シリコン等と比べてエッチングされにくい難エッチング材料である。難エッチング材料をドライエッチング加工する場合、難エッチング材料をドライエッチング加工するためのエッチングマスクとしてレジストを用いることはできない。従って、テーパレジストマスクを用いてテーパード溝を形成することはできない。レジストのエッチングレートは、難エッチング材料のエッチングレートよりも高くなることが一般的だからである。従来、難エッチング材料に対してテーパード溝を良好に形成することのできる製造方法が存在しないという問題があった。
本発明は、基板材料が難エッチング材料であっても一段のテーパード溝を形成することに適した半導体装置の製造方法を提供することを目的とする。
本発明の他の目的は、化合物基板のテーパード溝に設けられた裏面メタルまたは膜の剥がれを抑制できるように改善された半導体装置を提供することである。
第一の発明にかかる半導体装置の製造方法は、
開口を備えたテーパードメタルマスクを基板の裏面の上に形成し、前記開口が前記裏面の特定部分を露出させ、かつ前記開口の縁部が前記裏面に向かって順テーパーを有するものであるメタルマスク形成工程と、
前記テーパードメタルマスクの上から前記開口の前記縁部および前記開口から露出した前記基板をドライエッチングすることによって、前記基板にテーパード溝を形成するドライエッチング工程と、
前記テーパードメタルマスクを除去するメタルマスク除去工程と、
を備え、
前記メタルマスク形成工程は、触媒毒を含む無電解めっき液を用いて前記特定部分の外縁の上方の触媒毒濃度を前記特定部分の外側の領域の触媒毒濃度よりも高めるように無電解めっきを施すことで、前記特定部分の前記外縁の上方の部分が前記順テーパーにめっき成長された無電解めっき膜を、前記テーパードメタルマスクとして形成する。
第二の発明にかかる半導体装置は、
表面および裏面を有する化合物基板と、
前記表面の側に設けられた半導体デバイスと、
前記裏面に設けられたテーパードビアホールと
前記テーパードビアホールの内壁面を覆うように前記裏面の側に設けられた裏面メタルと、
を備え、
前記テーパードビアホールは、前記裏面から深くなるほど細くなり且つ前記裏面から前記表面に達するまでに段差を有さず、
前記内壁面が針状凸凹を有し、
前記針状凸凹の先端が、微小金属体で被覆され、
前記裏面メタルが、前記微小金属体および前記針状凸凹を被覆する
第一の発明によれば、テーパードメタルマスクを用いているので、易エッチング材料のみならず難エッチング材料であっても一段のテーパード溝を基板に形成することができる。
第二の発明によれば、化合物基板に内壁面が段差無く平らにされたテーパードビアホールを形成することで、裏面メタルの膜剥がれを抑制することができる。
本発明の実施の形態1にかかる半導体装置を示す断面図である。 本発明の実施の形態1にかかる半導体装置のビアホール付近の構造および放熱効果を説明するための図である。 本発明の実施の形態1の変形例にかかる半導体装置を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法におけるドライエッチングを説明するための図である。 本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法により製造したテーパードトレンチを有する半導体装置を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法により製造したテーパードメサを有する半導体装置を示す図である。 本発明の実施の形態1にかかる半導体装置の製造方法により製造したテーパードメサを有する半導体装置を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。 本発明の実施の形態2にかかる半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態2にかかる半導体装置を示す断面図である。 本発明の実施の形態2にかかる半導体装置の製造方法により製造したテーパードトレンチを示す断面図である。 本発明の実施の形態2にかかる半導体装置の製造方法により製造したテーパードメサを示す断面図である。
実施の形態1.
[実施の形態1にかかる装置]
図1は、本発明の実施の形態1にかかる半導体装置1を示す断面図である。半導体装置1は、化合物基板11と、半導体層12と、トランジスタ10と、テーパードビアホール(Tapered Via Hole)17と、裏面メタル16と、を備える。化合物基板11は、表面11aおよび裏面11bを有する。化合物基板11の表面11a側には、半導体層12およびトランジスタ10が設けられている。トランジスタ10は、ソース電極13、ドレイン電極14、ゲート電極15を備えている。化合物基板11の裏面11b側には、裏面メタル16が設けられている。テーパードビアホール17は、化合物基板11の表面11aと裏面11bとを貫通している。テーパードビアホール17を介して、ソース電極13と裏面メタル16が電気的に接続されている。ここでいう「テーパード」とは、テーパードビアホール17における裏面11bから深い位置ほどテーパードビアホール17の幅が細くなるような順テーパー状をいう。テーパードビアホール17は、化合物基板11の裏面11bから表面11aに達するまでに段差を有さない一段のビアホールである。裏面メタル16は、テーパードビアホール17の内壁面17aを覆うように裏面11bの側に設けられている。テーパードビアホール17の内壁面17aが段差無く平らにされているので、裏面メタル16の膜剥がれを抑制することができる。
実施の形態1における化合物基板11の材料には、「難エッチング材料」が用いられる。難エッチング材料はSi等と比べてエッチングが容易ではない材料であり、難エッチング材料の具体例はSiC、GaN、およびAlである。難エッチング材料の他の具体例は、AlGaNおよび窒化アルミニウム(AlN)である。難エッチング材料の更に他の具体例は、チタン酸バリウム(BaTiO)と、チタン酸鉛(PbTiO)と、チタン酸ビスマスランタン((Bi,La)Ti12:BLT)と、チタン酸ジルコン酸鉛(Pb(Zr,Ti)O:PZT)と、チタン酸ジルコン酸ランタン鉛((PbLa)(ZrTi)O:PLZT)と、タンタル酸ビスマスストロンチウム(SrBiTa:SBT)と、チタン酸ビスマス(BiTi12)と、ニオブ酸リチウム(LiNbO)と、からなる群から選択されるいずれか一種類の酸化物強誘電体である。難エッチング材料は、ドライエッチングにおいて物理反応が主体となるという特徴を有する。難エッチング材料は、レジストを用いた通常のドライエッチング加工においてエッチングレートが0.1〜1μm/minになるという特徴も有する。難エッチング材料は、Cl系またはF系のガスでドライエッチングされた場合にエッチングレートが極端に低くなるという特徴も有する。一般的に、融点が1000℃以上などである高温融点材料のほうが難エッチング材料となりやすい。なお、難エッチング材料と比べてエッチングが容易である材料のことを、便宜上、「易エッチング材料」とも称す。易エッチング材料には例えばSiがある。
高周波動作時を考慮すると、化合物基板11の厚みは10μm〜200μmの範囲内であることが望ましい。化合物基板11の厚みが10μm未満になると、化合物基板11にクラックが発生するおそれがあり且つ化合物基板11の絶縁性も低下するからである。絶縁性を確保するためには、化合物基板11の抵抗率は1×10[Ωcm]以上が望ましい。ただし、この望ましい範囲に限定されずに化合物基板11の厚みを定めてもよく、化合物基板11の厚みが10μm未満でもよくあるいは200μmを超えてもよい。
半導体層12の材料は、GaN、AlGaN、InAlN、AlN、またはダイヤモンドなどである。半導体層12は、これらGaN等の材料のいずれか一つからなる単一の半導体層であってもよい。あるいは、これらGaN等の材料から二つ以上選択した異種材料からなる複数の半導体層を積層したものであってもよい。半導体層12の厚みは、10μm以下が一般的であるが、10μmを超えてもよい。
ソース電極13、ドレイン電極14、ゲート電極15、および裏面メタル16の材料は、単一の金属元素でもよく、合金であってもよい。単一金属元素としては、Cu、Ti、Al、Au、Ni、Nb、Pd、Pt、Cr、W、Ta、およびMoからなる群から選択した一つの元素を用いてもよい。合金としては、AuGe、AuGa、およびAuSnなどを用いてもよい。また、熱処理あるいはイオン注入等を行うことにより、ソース電極13等にオーミック性を持たせてもよい。
図2は、本発明の実施の形態1にかかる半導体装置1のビアホール付近の構造および放熱効果を説明するための図である。テーパードビアホール17は、内壁面17aおよび底面17bを備えている。底面17bは、ソース電極13の裏面と同じである。内壁面17aは、化合物基板11の壁面11cと半導体層12の壁面12aとで構成されている。
テーパードビアホール17は、テーパー角度θを有している。テーパー角度θは、内壁面17aと底面17bとがなす角度である。テーパー角度θは、92〜160度であることが望ましい。その理由は次のとおりである。裏面メタル16は、トランジスタからの発熱を外部に放熱する役割を有している。テーパー角度θが92度を下回ると、ゲート電極15直下の半導体層12からの発熱が裏面メタル16に伝わりにくくなるため、放熱効果が低下する。特に、SiC基板のように、室温時に比べて高温時の熱伝導率が低下する材料を化合物基板11に用いた場合、高温時の熱暴走が問題になることがある。一方、テーパー角度θが160度を超えると、ビア周辺の化合物基板11の強度低下により、化合物基板11にクラックが発生する場合がある。さらに、ビアホール周辺の化合物基板11の絶縁性低下により、裏面メタルとドレイン電極、又はゲート電極との間におけるリーク電流が発生しやすくなる。このような理由から、テーパー角度θは、92〜160度であることが望ましい。
テーパードビアホール17は、ソース電極13直下に形成することが望ましい。特に、マルチフィンガーゲートの場合、それぞれのゲート電極15に対応したソース電極13直下にテーパードビアホール17を形成することが好ましい。これにより高周波特性を改善できることに加えてトランジスタの放熱性も改善できる。
実施の形態1にかかる装置の作用および効果を説明する。まず、裏面メタル剥がれ抑制効果を説明する。比較のために、テーパードビアホール17と「二段階ビアホール」とを比較して説明する。「二段階ビアホール」とは、二段階の大きさ(直径)を有する階段状の溝構造を有するビアホールである。裏面メタル成膜による内部応力、半導体装置1の高温動作時の熱膨張率の差による膜ストレス、および機械的外力などが発生した場合に、二段階ビアホールの段差部分に応力が集中する。段差部分への応力集中が、裏面メタル16の膜剥がれを引き起こしやすい。これに対して、テーパードビアホール17は、段差部分がないので応力集中に起因した裏面メタル16の膜剥がれを抑制できる。次に、放熱性向上効果を説明する。図2の矢印Vrに示すように、ゲート電極15直下の半導体層12におけるトランジスタ動作時の発熱箇所Pから裏面メタル16までの放熱距離を垂直ビアホール(図2の破線)の場合よりも距離Dだけ短くできる。このため、垂直ビアホール(図2の破線)に比べてテーパードビアホール17は放熱性が高い。
実施の形態1にかかる半導体装置1に対して、下記の様々な変形を施すことができる。例えば、化合物基板11の材料は、GaAsおよびInPなどの他の化合物半導体でもよい。
半導体層12を形成せずに、化合物基板11のみでトランジスタを形成しても良い。つまり、化合物基板11の「表面11aの側」に設けられたトランジスタ10は、化合物基板11の表面11aに形成された半導体層12の上に設けられたトランジスタ10のみならず、化合物基板11の表面11aに直接設けられたトランジスタも含むものとする。
図2では化合物基板11の壁面11cと半導体層12の壁面12aとが底面17bに対して同じテーパー角度θを有している。しかしながら、化合物基板11の壁面11cと半導体層12の壁面12aとが異なるテーパー角度θを有していてもよい。例えば、化合物基板11の壁面11cが底面17bに対して成す角度よりも、半導体層12の壁面12aが底面17bに対して成す角度が小さくてもよい。具体例としては、化合物基板11の壁面11cが底面17bに対して92度以上の角度を成す一方で、半導体層12の壁面12aが底面17bに対して垂直であってもよい。
図2では化合物基板11の壁面11cと半導体層12の壁面12aとが段差無く繋がっている。しかしながら、半導体層12の厚みが10μm以内であれば、化合物基板11の壁面11cと半導体層12の壁面12aとが段違いとなっていてもよい。
テーパードビアホール17は、ソース電極13直下に形成しなくともよい。ソース電極13の代わりのビア用受けメタルを、化合物基板11に設ければよい。これにより、ソース電極13とテーパードビアホール17とをずらして配置してもよい。なお、実施の形態1ではソース電極13を接地させる方式の半導体装置1を説明している。これに対し、ドレイン電極14またはゲート電極15を接地させる場合には、ドレイン電極14またはゲート電極15の直上にテーパードビアホール17を設けても良い。
なお、半導体装置1が有するテーパードビアホール17の個数は、1つであってもよい。半導体装置1に、テーパードビアホール17とテーパーを有さない垂直ビアホールとを混在させてもよい。
テーパードビアホール17の内壁面17aは、図1等に示す断面視において直線傾斜テーパーとしている。一方、変形例として、図1等に示す断面視において、内壁面17aが曲線的に傾斜してもよい。内壁面17aが曲線傾斜テーパーを有する場合は、図1等に示す断面視において内壁面17aが外側に出張った凸曲面となってもよく、あるいは内側に凹んだ凹曲面となってもよい。例えば、内壁面17aが断面視で凸曲面となるような曲線傾斜テーパーとすることによって、テーパードビアホール17の入口径を図2に示す直線傾斜テーパーよりも大きな変化率で広げてもよい。これによりさらに放熱性を向上できる。
図3は、本発明の実施の形態1の変形例にかかる半導体装置1を示す図である。図3のように針状凸凹20、および微小金属体21の終端を半導体装置1に適用してもよい。内壁面17aが針状凸凹20を有する。針状凸凹20の先端が、微小金属体21で被覆されている。裏面メタル16が、微小金属体21および針状凸凹20を覆っている。微小金属体21は、裏面メタル16と同じ材料であってもよく異なる材料であってもよい。テーパードビアホール17の内壁面17aに針状凸凹20を加えてアンカー効果を発生させることで、裏面メタル16と内壁面17aとの密着性を改善できる。針状凸凹20の先端を、裏面メタル16と異なる微小金属体21で終端つまり被覆してもよい。これにより、さらに裏面メタル16の密着性を改善できる。難エッチング材料や高融点材料は、材料間で原子の拡散が発生しにくく、化学反応性に乏しい。このため、これらの材料を化合物基板11に用いた場合に、裏面メタル16の膜剥がれが発生するおそれがある。この点、図3にかかる変形例では裏面メタル16と内壁面17aとの密着性を改善できる。なお、金属原子によって針状凸凹20の端部が被覆されているかどうかは、一般的な元素分析方法(光電子分光法、エネルギー分散型X線分析、二次イオン質量分析など)を用いて確認することができる。
図4および図5は、本発明の実施の形態1の変形例にかかる半導体装置2、3を示す図である。化合物基板11に、隣り合う複数のテーパードビアホール17が設けられている。裏面11bにおける複数のテーパードビアホール17に挟まれた第一領域R1が、裏面11bにおける第一領域R1以外の第二領域R2よりも薄くされている。特にマルチフィンガー型のトランジスタ構造において、複数のテーパードビアホール17に挟まれた第一領域R1において化合物基板11を薄くすることができる。これにより発熱箇所Pから裏面メタル16までの距離を短くできるため、トランジスタの放熱性を向上できる。化合物基板11全体の厚みが薄い場合、半導体装置1の機械的強度が失われ、クラックによる破損などが問題になる。この点、実施の形態1では、第二領域R2においては化合物基板11の厚みを十分厚くできるため、機械的強度を高めたまま放熱性を改善できる。特に、化合物基板11にSiC基板を用いた場合、SiC基板の熱伝導率は高温時に低下する。この点、実施の形態1によれば、ゲート電極15直下の基板厚みを薄くすることで熱を裏面メタル膜に伝えやすくなるため、温度変化に対する放熱性を安定化させる効果もある。なお、化合物基板11における第一領域R1の形状は、図4の半導体装置2のように断面視で裏面側に尖った突起であってもよく、図5の半導体装置3のように、裏面側を向く平坦部分を有するように断面視で台形となる形状であってもよい。化合物基板11において、第一領域R1が第二領域R2よりも薄ければ良い。
[実施の形態1にかかる製造方法]
実施の形態1にかかる製造方法は、実施の形態1にかかる半導体装置1を製造するのに適している。図6は、本発明の実施の形態1にかかる半導体装置の製造方法を示すフローチャートである。図7〜図13は、本発明の実施の形態1にかかる半導体装置の製造方法を示す図である。特に、図11は、本発明の実施の形態1にかかる半導体装置の製造方法におけるドライエッチングを説明するための図である。
図6に示すフローチャートでは、まず、表面電極形成工程(ステップS100)が行われる。図7に示すように、化合物基板11上に半導体層12が有機金属気相成長法、分子線エピタキシー法等によって形成される。さらに、化合物基板11の表面側にソース電極13、ドレイン電極14、ゲート電極15が形成される。必要に応じて、絶縁膜等の保護膜、および抵抗膜がソース電極13等の上に積層されても良い。
化合物基板11の材料は、化合物半導体またはAlである。化合物基板11の材料が、レジストを用いたドライエッチングにおけるエッチングレートが0.1〜1μm/minである難エッチング材料である。
次に、メタルマスク形成工程(ステップS102)が行われる。メタルマスク形成工程は、図8に示す給電層形成工程(ステップS104)と図9に示す無電解めっき工程(ステップS106)とを含んでいる。
図8に示すように、給電層形成工程(ステップS104)では、化合物基板11の裏面11bに給電層18を設ける。裏面11bの一部を給電層18で覆わないことにより、テーパードメタルマスク19に図9で後述するメタルマスク開口19aを設ける。給電層18はレジストを用いてリフトオフプロセスあるいはエッチングプロセスを用いて形成する。給電層18は、酸化防止のため、Au、Pt、Pdなどの貴金属系の金属を用いても良い。給電層18の主成分はテーパードメタルマスク19の主成分と同一であってもよく、これによりドライエッチング加工時の加工レートの安定性を向上できる。また、給電層18と化合物基板11との間に密着層を設けてもよい。給電層18は多層構造でも良い。
無電解めっき工程(ステップS106)は、触媒毒を含む無電解めっき液を用いて給電層18に無電解めっきを施すことで、テーパードメタルマスク19を形成する。図9に示すように、メタルマスク開口19aを備えたテーパードメタルマスク19を化合物基板11の裏面11bに形成する。メタルマスク開口19aが裏面11bの一部を露出させ、かつメタルマスク開口19aの縁部19bが裏面11bに向かって順テーパーを有する。
触媒毒は、めっき膜に吸着することでめっき成長を抑制する機能がある。給電層18の端部では触媒毒濃度が高くなるのでめっき成長が阻害される。一方、給電層18の中央部では触媒毒濃度が低くなるのでめっき成長が進む。これにより、テーパー状の端部を有する無電解めっき膜をテーパードメタルマスク19として形成することができる。ドライエッチング加工耐性を確保するうえでは、テーパードメタルマスク19の主成分が、Cr、Cu、Ni、およびAlからなる群から選択された1つの金属元素であることが好ましい。テーパードメタルマスク19の主成分は、これらの金属元素の合金であってもよい。
無電解めっき液に含まれる触媒毒は、下記の第一〜第五物質のいずれかであることが好ましい。第一物質は、鉛、ビスマス、アンチモン、テルルおよび銅イオンからなる群から選択される少なくとも1種の金属イオンである。第二物質は、硫黄化合物である。第三物質は、窒素化合物である。第四物質は、ポリエチレングリコールである。第五物質は、アセチレン系アルコールである。好ましくは、第一〜第五物質が、0.1〜40mg/Lだけ触媒毒として無電解めっき液に含まれていることが好ましい。
テーパー角度θは、無電解めっき液中の触媒毒濃度により調整することできる。例えば、硫酸ニッケルと次亜リン酸ナトリウムからなる一般的な無電解ニッケルめっき液中に鉛を入れた場合、テーパー角度θは次のようになる。無電解ニッケルめっき液中に、0.5mg/Lの鉛を入れた場合のテーパー角度θは35度であり、1.0mg/Lの鉛を入れた場合のテーパー角度θは12度であり、1.5mg/Lの鉛を入れた場合のテーパー角度θは6度となる。無電解めっき液の構成および使用条件を変更することによって、上記と異なるテーパー角度θに変更することもできる。
また、触媒毒に加えて、めっき反応を促進するための反応促進剤を含む場合は、テーパー状が失われる場合がある。この場合、テーパー状が保持されるように、触媒毒と反応促進剤の濃度を調整する必要がある。具体的には、触媒毒濃度を反応促進剤濃度よりも高くすることが好ましい。
次に、ドライエッチング工程(ステップS108)が行われる。ドライエッチング工程では、テーパードメタルマスク19の上からドライエッチングを行う。このドライエッチングにより、メタルマスク開口19aの縁部19bおよびメタルマスク開口19aから露出した化合物基板11がエッチングされる。これにより、図10に示すように、化合物基板11にテーパードビアホール17を形成することができる。図11に示す破線L1〜L6は、ドライエッチング工程におけるドライエッチングの進行経過を模式的に示したものである。図11に破線L3、L4で示すように、テーパードメタルマスク19の縁部19bがドライエッチングにより後退していくので、ドライエッチングの進行とともに連続的にメタルマスク開口19aの開口径が広がる。ドライエッチングにより化合物基板11に破線L1→L2へと溝が掘り込まれ、さらにドライエッチングによる溝の側壁が破線L5→L6とテーパー状になる。化合物基板11を貫通するまでドライエッチングを行うことで、化合物基板11の裏面11bから深くなるほど細くなる一段のテーパードビアホール17を化合物基板11に形成することができる。
実施の形態1では、FおよびClを含んだエッチングガスを用いてドライエッチングを行うことにより、テーパードビアホール17を形成する。「FおよびClを含んだエッチングガス」を選択する理由は、次のとおりである。まず、ドライエッチングでは、化学反応により常温以下で揮発する物質が生成され、その物質が脱離する反応がある。一例としては−50℃で揮発するAsFなどがある。高選択比を達成するためには、生成物が常温で脱離しないマスク材を用いることが好ましい。この点に関し、一般的にClおよびFを含んだガスを用いることにより、テーパードメタルマスク19で高選択性を実現するための不揮発性物質を生成することができる。テーパードメタルマスク19には、F系およびCl系のガスを用いてドライエッチングする際に不揮発性物質を生成し、かつハイパワープラズマ下においても化合物基板11材料に対して高い選択比をもつ材料を用いる。具体的には、テーパードメタルマスク19の材料は、Ni、Cr、Cu、Alを用いることが好ましい。例えばNiマスクの場合は、F系のエッチングガスによりNiFのような不揮発性物質が生成される。NiFの揮発点は1760度である。F系ガスは、SF、CF、NF、PF、BF、CHF等を用いることができる。Cl系ガスは、Cl、SiClなどを用いることができる。
ドライエッチングの主たる原理は2つあり、その2つの原理は「イオンによるスパッタリング」および「エッチングガスの化学反応による反応性エッチング」である。実施の形態1では、化合物基板11のドライエッチングを主にイオンによるスパッタリング効果のみで進めることができる。このため、異方性エッチングが顕著になり化合物基板11に深い穴を加工することが可能になる。さらに、実施の形態1では、メタルマスク開口19aの縁部19bがテーパー状とされたテーパードメタルマスク19を用いることで、テーパー状のビアホールを形成することができる。
ただし、実施の形態1にかかる製造方法は「FおよびClを含んだエッチングガス」に限られるものではなく、必要に応じて、他のエッチングガスと混合させても良いし、臭素系ガスなどの他のエッチングガスのみを用いて加工しても良い。
なお、実施の形態1ではテーパードメタルマスク19を用いており、レジストマスクは用いられない。その理由は、次のようなものである。SiCなどの化合物材料は難エッチング材料であるから、ドライエッチングにはアンテナ1000Wのようなハイパワープラズマによる高出力が必要とされる。「ハイパワープラズマ」とは、ここでは、ICP方式に代表されるエッチング装置においてアンテナ電力1000W以上を印加した場合を意味している。ハイパワープラズマ下における化合物材料のエッチングに実用レベルで使用可能なレジスト材料が、従来は無かった。実施の形態1ではテーパードメタルマスク19を用いることで、化合物基板11材料が難エッチング材料であっても一段のテーパードビアホール17を化合物基板11に形成することができる。
次に、メタルマスク除去工程(ステップS110)において、テーパードメタルマスク19が除去される。メタル材料毎に適した酸、アルカリなどを用いてウェットエッチングしても良く、ドライエッチング加工でもよい。なお、給電層18は除去してもよく、そのまま残しておいても良い。
次に、裏面メタル形成工程(ステップS112)が行われる。裏面メタル16は、異なる位置にあるソース電極間を同電位にする役割を有しており、高周波特性を改善する効果がある。
以上説明した製造方法によれば、テーパードビアホール17を備えた半導体装置1を製造することができる。
なお、メタル埋込み工程が更に行われてもよい。メタル埋め込み工程は、裏面11b側からテーパードビアホール17内をめっき膜で埋め込むことでさらに放熱性を改善するものである。テーパードビアホール17によれば、通常の電気めっきでも容易にその内部をメタルで埋め込む事ができる。また、ビアフィリング型のめっき液を用いても良い。
実施の形態1にかかる製造方法の利点を説明する。難エッチング材料のドライエッチング加工のためのテーパードメタルマスク19として用いることで一段のテーパードビアホール17を形成する技術は、本願発明者が初めて想到した新規且つ独特の技術である。以下、関連技術を参照しながら実施の形態1が有する利点を説明する。
前述した「二段階ビアホール」の場合にはテーパードメタルマスク19を複数形成することで重ね合わせズレによるビアホール形状ばらつきが問題になる。これに対し、実施の形態1では、1つのテーパードメタルマスク19を用いるだけで良いため、ビア形状ばらつきを抑制できる。また、裏面メタル16上に電気めっきを使ってめっき膜を形成する場合、電界集中により二段階ビアホールの段差部分(凸部)で成膜レートが高くなる一方で、二段階ビアホールの底部では成膜レートが低くなる。その結果、二段階ビアホール底付近に空洞が形成されてしまう場合がある。これに対し、実施の形態1では段差部分がない一段のテーパードビアホール17なので、深さ方向に対して連続的にビアホール開口径が減少する。このような段差の無い連続的開口形状によって、テーパードビアホール17の底面17b付近の成膜レートが遅くとも空洞のないめっき膜を形成できる。また、実施の形態1によれば、テーパードビアホール17の底面17bの開口径を、テーパードビアホール17の入口の開口径に比べて小さくすることができる。従って、テーパードビアホール17の底面17bを構成するソース電極13を小面積とすることができるので、半導体装置1のチップシュリンクが可能になる。
実施の形態1にかかるメタルマスク形成工程(ステップS102)によってテーパードメタルマスク19を形成することで、特殊な加工装置を用いることなくかつ高温下での加工を行うことなく、再現性よくテーパードビアホール17を形成できる。この効果を説明するために比較例として関連技術を挙げると、まず、第一関連技術としてテーパードレジストを用いることが考えられる。しかし仮にテーパードレジストを使用したくとも、テーパードレジストはドライエッチング加工耐性が低く、難エッチング材料のドライエッチング加工マスクとして利用することが困難である。また、第二関連技術として、逆テーパレジストパターンによるテーパーめっきプロセスを用いることが考えられる。しかし、この第二関連技術は、レジスト側面形状がいびつになる等の理由から再現性に乏しいという問題がある。さらに、この第二関連技術は、メタルマスクをイオンスパッタリング(異方性エッチング)後にさらに反応性エッチング(等方性エッチング)することでテーパー状に加工する方法なので、テーパー状の再現性が低いという問題もある。これらの関連技術と比較して、テーパードメタルマスク19を用いることで、実施の形態1では製造上の実用性が高い。
次に、めっき下地について説明する。関連技術として、テーパー型の無電解めっき膜の下地に給電層18と絶縁膜とを形成し、この絶縁膜をめっき膜のパターニングに用いる技術がある。この関連技術において絶縁膜を除去せずに裏面メタル16を絶縁膜の上に重ねた構造では、化合物基板11と裏面メタル16との間にSiNおよびSiO等の絶縁膜が挟まれてしまう。このような構造だと、絶縁膜が半導体装置の放熱性を低下させるという欠点がある。この点、実施の形態1とこの関連技術とを比較した場合には、実施の形態1では絶縁膜を用いないので放熱性低下を抑制できるという違いがある。
なお、化合物半導体のうちGaAsおよびInPは、高周波デバイスおよび光デバイスの分野で一般的に用いられている。GaAsおよびInPはめっき反応性が高く、無電解めっき処理時に表面が露出していると、めっきが成長してしまう。ところで、めっき反応性の低い化合物基板11を用いることで、実施の形態1では絶縁膜を使わなくてもめっき膜のパターニングができる。めっき反応性の低い化合物基板材料は、SiC、SiC、GaN、およびAlなどである。
実施の形態1にかかる給電層18は、めっき液が浸透するための隙間18aを備えている。仮にレジストパターンでめっき膜をパターニング形成しようとするときに厚いレジストが存在すると、めっき膜の端面への触媒毒の供給不足により、めっき膜のテーパー状が得られなくなる。実施の形態1では、隙間18aによってそのような問題を抑制している。
給電層18がテーパードメタルマスク19と異なる材料の場合、ドライエッチング加工の進行とともに給電層18がプラズマ環境下に晒されることで、ドライエッチング加工を阻害することになり、化合物基板11の加工レートを不安定化する場合がある。このため、給電層18とテーパードメタルマスク19の主成分を同じ金属にすることが好ましい。
実施の形態1にかかる製造方法に対して、下記の様々な変形を施すことができる。
化合物基板11の材料は、GaAsおよびInPなどの他の化合物半導体でもよい。また、化合物基板11の上に形成される他の絶縁膜あるいは保護膜などの上にテーパードメタルマスク19を積層してもよい。これらの絶縁膜等の上からドライエッチングを施すことでテーパードビアホール17を形成してもよい。
針状凸凹20と微小金属体21の終端とを内壁面17aに付加することもできる。これは図3にかかる構造を製造する技術である。ステップS108のドライエッチング工程は、マイクロマスク効果を利用してテーパードビアホール17の内壁面17aに針状凸凹20を形成するものであってもよい。「マイクロマスク効果」とは、テーパードメタルマスク19のドライエッチングで生じた微小金属体21が化合物基板11に再付着することで、この微小金属体21が内壁面17aを不連続的に覆う微小マスクとして機能する効果である。より詳細に説明すると、前述したように、ドライエッチングには、「イオンによるスパッタリング」および「エッチングガスの化学反応による反応性エッチング」という2つの物理現象が関係している。イオンスパッタリングは異方性エッチングであるのに対し、反応性エッチングは等方性エッチングである。難エッチング材料を用いることで、反応性エッチングを抑制しつつイオンスパッタリングを主としてエッチング加工を行うことができる。ビアホール深さ方向にドライエッチングを進める過程で、テーパードメタルマスク19のエッチングで生成した微小金属体21が内壁面17aに付着する。微小金属体21が微小マスクとなり、しかも反応性エッチングを抑制しつつ異方性エッチングが行われることによって、内壁面17aに針状凸凹20が形成される。「針状凸凹」とは、言い換えると針状のラフネスである。
なお、マイクロマスク効果に伴って、針状凸凹20の先端が微小金属体21で覆われる(図3参照)。このことを「終端」とも称す。その結果、裏面メタル16の密着性を改善できる。
マイクロマスク効果を良好に得るための好ましい温度条件について説明する。良好なマイクロマスク効果を得るためには、エッチング装置におけるステージ温度を−20℃以上にすることが望ましい。その理由は、ステージ温度が−20℃よりも低くなるとマイクロマスク効果が強くなりすぎて、マスク再付着によるビア開口不良を引き起こす恐れがあるからである。また、良好なマイクロマスク効果を得るためには、エッチング装置におけるステージ温度を200℃以下にすることが望ましい。その理由は、200℃を超えると、反応性エッチングが強くなるので、マイクロマスク効果が得られにくくなるからである。これらを考慮すると、マイクロマスク効果を得るためには、エッチング装置におけるステージ温度を−20℃〜200℃の範囲内にすることがより一層望ましい。また、ドライエッチング中においては、プラズマによる入熱の影響でウエハ温度がステージ温度に比べて100℃程度上昇する。よってステージ温度は100℃以下にすることがさらに望ましい。また、処理時間等のプロセス条件によってプラズマによる入熱の程度は異なる。プロセス条件によってはステージ温度が100℃以上上昇することもある。従って、実用性を考慮した温度条件としては、ステージ温度範囲を0℃〜50℃とすることがさらに望ましい。なお、ドライエッチングを安定的に行うために、エッチング装置のステージに冷却加熱機構を設けることがさらに望ましい。なお、ドライエッチング工程を室温で行ってもよい。「室温」とは、エッチング装置のステージおよび化合物基板11に対して外部系から加熱も冷却もしていない状態のことを指すものとする。室温の具体的温度としては300Kつまり27℃でもよい。ドライエッチング工程を例えば23℃以下の温度で行ってもよい。ドライエッチング工程をマイナス温度域で行ってもよいが、この場合には上述した理由からステージ温度を−20℃〜0℃の範囲内とすることが望ましい。
図14は、本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示すフローチャートである。図15〜図19は、本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。本変形例では、ステップS102のメタルマスク形成工程およびステップS108のドライエッチング工程に変形を加えたものである。ステップS100、S110およびS112は、図6を用いて説明した上記の内容と同じである。
ステップS102のメタルマスク形成工程では、次の変形が施される。テーパードメタルマスク19に隣り合う2つのメタルマスク開口19aを設ける。2つのメタルマスク開口19aで挟まれた第一部分19dを、第一部分19d以外の第二部分19eよりも薄く形成する。具体的には、無電解めっき工程において、第一部分19dにめっき成長停止面19cを設けることでめっき成長を抑制することができる。これにより、第一部分19dを第二部分19eよりも薄くすることができる。給電層18が有する隙間18aの間隔とテーパードメタルマスク19が有する縁部19bのテーパー角度とを調整することで、第一部分19dの厚さを決定できる。図15は、本変形例にかかるテーパードメタルマスク19が完成した様子を示す。
ステップS108のドライエッチング工程を、図16に示すドライエッチング途中、および図17に示すドライエッチング完了時に分けて説明する。ステップS108のドライエッチング工程で、第一部分19dが消失した後もドライエッチングを継続する。これにより図16に示すように、化合物基板11のドライエッチング途中において、第一部分19dが消失し第二部分19eが残る(ステップS108a)。さらにドライエッチングを進めることで、図17に示すドライエッチング完了時の構造が得られる。図17に示すように、化合物基板11の裏面11bにおける第一部分19dの直下の第一領域R1を、裏面11bにおける第二部分19eの直下の第二領域R2よりも薄くすることができる(ステップS108b)。
その後、ステップS110のメタルマスク除去工程(図18)およびステップS112の裏面メタル形成工程(図19)が行われる。図19に示す構造によれば、実施の形態1で図4を用いて説明したとおり発熱箇所Pと裏面メタル16との距離を短くできる。従って、半導体装置2の放熱性を改善できる。
図20は、本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示すフローチャートである。図21〜図28は、本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。図20〜図28で説明する本変形例は、半導体装置の製造方法に支持基板26を利用するものである。この変形例にかかる製造方法は、図6で説明したフローチャートにおいて、表面電極形成工程とメタルマスク形成工程との間に支持基板貼付工程(ステップS120)が追加され、裏面メタル形成工程の後に支持基板剥離工程(ステップS122)が追加されたものである。支持基板貼付工程は、化合物基板11の表面11a側に接着剤25で支持基板26を張り付ける工程である。実施の形態1では化合物基板11の表面11aに半導体層12が形成されているので、半導体層12に支持基板26が貼り付けられている。ただし、半導体層12が省略されている場合には、化合物基板11の表面11aに直接に支持基板26が貼り付けられてもよい。支持基板剥離工程は、支持基板26を化合物基板11から取り外す工程である。
図20に示すフローチャートでは、まず図21に示すように、表面電極形成工程(ステップS100)が行われる。その後、図22に示すように、支持基板貼付工程(ステップS120)が行われる。支持基板貼付工程では、化合物基板11の表面11aに塗布された接着剤25を介して、支持基板26が化合物基板11の表面11a側に貼り付けられる。支持基板26により、薄板化した化合物基板11の搬送を容易にするほか、化合物基板11の反りや割れを防止することができる。接着剤25は、レジスト、有機樹脂、またはワックスなどを用いてもよい。接着剤25は、密着性を確保する目的と、半導体装置1の表面11a側を保護する目的のために用いる。支持基板26は、十分な機械的強度を有するSi、SiC、サファイア、あるいはガラスなどの化合物基板を用いることが好ましい。
次に、図23に示す給電層形成工程(ステップS104)および図24に示す無電解めっき工程(ステップS106)が行われ、テーパードメタルマスク19が形成される。給電層18上にテーパードメタルマスク19を形成する際、無電解めっき液の温度は100℃以下の低温で行うことが望ましい。これは、接着剤25の溶解を防ぐためである。仮に100℃を超える高温ベークが行われてレジストが熱ダレすると、接着剤25が溶解してしまい化合物基板11が支持基板26から剥がれるおそれがある。
次に、図25に示すように、ドライエッチング工程(ステップS108)が行われる。ドライエッチングは、100℃以下の低温で行われることが望ましい。これは、接着剤25の溶解を防ぐためである。次に、図26に示すメタルマスク除去工程(ステップS110)および図27に示す裏面メタル形成工程(ステップS112)が行われる。
次に、支持基板剥離工程(ステップS122)が行われる。具体的には接着剤25を溶解させて、図28に示すように化合物基板11から支持基板26が剥がされる。
実施の形態1では、化合物基板11を貫通するまでドライエッチングを行うことで、テーパードビアホール17を形成している。しかしながら、化合物基板11を貫通する手前でドライエッチングを終了することで、図29に示すテーパードトレンチ(Tapered Trench)105または図30および図31に示すテーパードメサ(Tapered Mesa)214を形成することもできる。テーパードビアホール17、テーパードトレンチ105、およびテーパードメサ214をまとめて、便宜上、「テーパード溝」とも称す。
図29は、本発明の実施の形態1にかかる半導体装置の製造方法により製造したテーパードトレンチ105を有する半導体装置4を示す図である。実施の形態1にかかる製造方法は、例えば、パワーデバイスの縦型MOSFETのトレンチ構造の製造方法にも用いることができる。
図29に示す半導体装置4は、反転型のMOSFETを備えた炭化珪素半導体装置である。半導体装置4では、ゲート電極109への印加電圧が制御されることで、テーパードトレンチ105の側面に位置するベース領域103の表面部にチャネル領域が形成される。チャネル領域が形成されることで、ソース領域106およびドリフト層102を介して第一電極112および第二電極113の間に電流が流れる。テーパードトレンチ105において、ドリフト層102の表面側となる入口幅がW3であり、底部幅がW2である。入口幅W3よりも底部幅W2の方が小さくなっている。ドリフト層102のうちテーパードトレンチ105の底部よりも下方には、ディープ層104が設けられている。ディープ層104は、底部幅W2よりも広い幅W1を有している。ディープ層104は、テーパードトレンチ105の両角部105aを囲みつつベース領域103から離れるように配置されている。
テーパードトレンチ105の形成は、実施の形態1にかかる製造方法を適用することによって実現できる。具体的には、ドリフト層102であるn型半導体層102、n+型ソース領域106およびボディp型層107の上に、無電解めっきで形成したテーパードメタルマスク19を形成する。テーパードメタルマスク19の上からドライエッチング加工を行う。これにより、テーパードトレンチ105の側壁をテーパー状にでき、テーパードトレンチ105の入口幅W3よりも底部幅W2を小さくすることができる。
ここで、トレンチ構造の形成方法にかかる関連技術を参照して説明を行う。関連技術として、n型半導体層102、n+型ソース領域106、およびボディp型層107の上に、エッチングマスクを成膜したのち、テーパードトレンチ105の形成予定領域においてエッチングマスクを開口させるという方法がある。このエッチングマスクを用いた異方性エッチングを行ったのち、等方性エッチングを行う。これにより、テーパードトレンチ105の入口幅W3を大きく、底部幅W2を小さくし、テーパードトレンチ105の側壁をテーパー状にするという関連技術がある。しかし、この関連技術で得られたテーパードトレンチ105の形状はばらつきが大きく、形状の再現性に乏しいという問題があった。電界印加時にテーパードトレンチ105における電界集中を抑制するためには、トレンチ形状のばらつきを抑えることが好ましい。この点、実施の形態1にかかる製造方法を用いることで、ドレイン耐圧に影響するテーパー状のトレンチ構造を再現性よく形成できる。このため、高電圧下においてゲート絶縁膜108が破壊されることを防止できる。
図30および図31は、本発明の実施の形態1にかかる半導体装置の製造方法により製造したテーパードメサ214を有する半導体装置5を示す図である。実施の形態1にかかる製造方法は、例えば、半導体受光素子のメサ構造の製造方法にも用いることができる。半導体装置5は、半導体受光素子であり、具体的には10Gb/s、伝送距離80km以上の高速・長距離の波長多重システム用の受光素子である。図30は、半導体装置5を示す断面図であり、図31はその平面図である。図31は半導体装置5を受光面側から見ている。
図30に示すように、n型InP化合物基板201上に、InGaAs光吸収層202、多重反射層203、InP障壁層204、AlInAs増倍層205、p型InP電界緩和層206、InGaAs光吸収層207、InGaAsPグレーディッド層208、InP窓層209、及びInGaAsコンタクト層210が順に積層されている。以下、便宜上、n型InP化合物基板201およびその上に積層された層をまとめて「化合物半導体基板220」とも称す。
InP窓層209およびInP障壁層204は、InGaAs光吸収層202,207よりもバンドギャップが大きい。多重反射層203は、InP層とInGaAs層とからなる。InGaAs光吸収層202、207は、InGaAsに限らず、InGaAsPおよびAlGaInAsなどでもよい。InP障壁層204は、InPに限らず、AlInAs、AlGaInAs、InGaAsPなどでもよい。InP障壁層204は省略されてもよい。
InP窓層209の一部に、受光領域であるp型不純物拡散領域211が設けられている。アノード電極212はp型不純物拡散領域211上に設けられ、光が入射する開口を持つ。n型InP化合物基板201の下面にカソード電極213が設けられている。p型不純物拡散領域211の外側においてInGaAs光吸収層207及びInP窓層209にテーパードメサ214が設けられている。InGaAsコンタクト層210上及びテーパードメサ214内壁に、SiN膜からなる無反射膜215が設けられている。無反射膜215は、表面保護膜を兼ねている。
テーパードメサ214を挟んでp型不純物拡散領域211の反対側、InGaAs光吸収層202、多重反射層203、InGaAs光吸収層207、及びInP窓層209にp型不純物拡散領域216が設けられている。半導体装置5においてはテーパードメサ214の外側全てにp型不純物拡散領域216が設けられている。p型不純物拡散領域216上の全面に金属膜217が設けられている。
p型不純物拡散領域216はInGaAs光吸収層202に達し、金属膜217はp型不純物拡散領域216を介してInGaAs光吸収層202に接続されている。金属膜217はアノード電極212及びカソード電極213とは電気的に接続されていない。
化合物半導体基板220にテーパードメサ214を形成するために、実施の形態1の製造方法を利用することができる。まずInGaAsコンタクト層210上にめっき反応を抑制するために、SiN膜を形成する。次に、SiN膜上に給電層18パターンを形成する。さらに、触媒毒を有する無電解めっき液により、テーパードメタルマスク19を形成する。テーパードメタルマスク19の上からドライエッチングを行うことにより、テーパードメサ214を形成する。テーパードメサ214形成後に、無反射膜215を形成し、半導体装置5の表面を保護する。なお、図31に示す平面視では、テーパードメサ214はリング状である。
テーパードメサ214を形成した後、無反射膜215を形成する前までに、テーパードメサ214の表面を洗浄しておくことが望ましい。これは、テーパードメサ214内にテーパードメタルマスク19の残渣物が残存すると、リーク原因となるからである。洗浄方法としては、ドライエッチングまたはウェットエッチングにより、テーパードメサ214内の半導体をライトエッチングしてもよい。あるいは、超音波洗浄、スプレー洗浄、および極低温エアロゾル洗浄などの物理的洗浄方法を用いてもよい。
半導体層にテーパードメサ214を形成する関連技術として、一般的には塩酸系、臭化水素系、あるいは臭素系エッチング液を用いたウェットエッチング方法もある。これらのウェットエッチング液を用いれば等方的なエッチングが可能であり、テーパー状のメサ構造を形成できるためである。しかし、上記ウェットエッチング液は、拡散律速のエッチング液であり、エッチング容器内での液の対流によってエッチングレートが大きく変化するという欠点がある。この欠点によって、テーパードメサの寸法制御性が低いという問題がある。その一方で、実施の形態1ではテーパードメタルマスク19を用いて、寸法制御性に優れたドライエッチング加工を行っている。従って、テーパー状のメサ溝を再現性よく形成できる。
テーパードトレンチ105およびテーパードメサ214に対しては、テーパードビアホール17に適用された実施の形態1および実施の形態1にかかる変形例を適用することができる。例えばテーパードトレンチ105およびテーパードメサ214においても、内壁面と底面とが成すテーパー角度が92〜160度であってもよい。なお、レーザダイオードのストライプ構造を形成する場合にも、実施の形態1の上記変形例にかかる製造方法を用いてもよい。化合物基板11に形成したテーパードメサ214を、レーザダイオードのストライプ構造とすることができる。
テーパードトレンチ105およびテーパードメサ214は、n型半導体層102あるいは化合物半導体基板220に設けられた溝である。テーパードトレンチ105およびテーパードメサ214は、溝の深い位置になるほど溝の幅が狭くなるような順テーパー状である。テーパードトレンチ105の内壁面はゲート絶縁膜108で覆われており、テーパードメサ214の内壁面は無反射膜215で覆われている。しかしながら、テーパードトレンチおよびテーパードメサの内壁面を覆う膜は、絶縁膜および保護膜に限られない。変形例として、実施の形態1にかかる製造方法で形成した他のテーパードトレンチおよびテーパードメサの内壁面が、金属膜または半導体膜で覆われていてもよい。
図32は、本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示すフローチャートである。図33〜図35は、本発明の実施の形態1の変形例にかかる半導体装置の製造方法を示す図である。図32に示す本変形例は、図6のフローチャートにおけるステップS102に代えてステップS202を有する。ステップS202にかかるメタルマスク形成工程では、めっき成長防止マスク30が用いられる。
図32のフローチャートでは、まず、ステップS100にかかる表面電極形成工程が行われる。
次に、メタルマスク形成工程(ステップS202)が行われる。メタルマスク形成工程は、給電層形成工程(ステップS204)と、めっき成長防止マスク形成工程(ステップS206)と、無電解めっき工程(ステップS106)と、めっき成長防止マスク除去工程(ステップS208)と、を含む。
まず、給電層形成工程(ステップS204)では、化合物基板11の裏面11bの全体に給電層18が設けられる。本変形例にかかるステップS204では、裏面11bの全体が給電層18で覆われる。この点は、図6のフローチャートのステップS104で給電層18に隙間18aを設けた工程(図8参照)とは異なっている。
次に、めっき成長防止マスク形成工程(ステップS206)で、図33に示すように、給電層18の一部がめっき成長防止マスク30で覆われる。めっき成長防止マスク30は、レジストで形成する。給電層18のうち、めっき成長防止マスク30で覆われた部分だけめっき成長が抑制される。
次に、無電解めっき工程において、図6で説明したステップS106と同様の方法で、図34に示すようにテーパードメタルマスク19が形成される。
次に、めっき成長防止マスク除去工程(ステップS208)で、テーパードメタルマスク19を形成した後にめっき成長防止マスク30が除去される。図35に示すように、めっき成長防止マスク30を除去することで給電層18が露出する。
その後、図6で説明したフローチャートと同様に、ドライエッチング工程(ステップS108)、メタルマスク除去工程(ステップS110)、裏面メタル形成工程(ステップS112)がこの順に行われる。
レジストをめっき時のマスクとして用いる際に、レジスト厚みをテーパードメタルマスク19よりも十分薄い膜厚に抑えておくことが望ましい。例えば2μm以下の膜厚である。これを超える膜厚の場合、テーパードメタルマスク19の縁部19bをテーパー状に形成することが困難になるからである。つまり、テーパードメタルマスク19がめっき成長防止マスク30よりも厚くなるまで無電解めっき工程を行うことが好ましい。めっき成長防止マスク30は、レジストではなく、SiOおよびSiN等の絶縁膜で形成してもよい。テーパードメタルマスク19がめっき成長防止マスク30の2倍〜10倍まで厚く形成されてもよく、これによりテーパードメタルマスク19の縁部19bに十分なテーパーをつけることができる。
なお、めっき成長防止マスク除去工程(ステップS208)を省略してもよい。この場合にはステップS106の後にステップS108に進みドライエッチングが行われる。これにより、ドライエッチングによりめっき成長防止マスク30をエッチングして、そのまま給電層18および化合物基板11をドライエッチングしてもよい。
実施の形態2.
実施の形態1にかかる製造方法において、化合物基板11に代えて、単元素半導体基板311を用いてもよい。図36は、本発明の実施の形態4にかかる半導体装置の製造方法を示すフローチャートである。実施の形態1のステップS100においては化合物基板11を準備してこれに表面電極形成工程が施されたのに対し、実施の形態2では単元素半導体基板311を準備してこれに表面電極形成工程が施される(ステップS400)。その他の工程は実施の形態1と同様である。実施の形態1で説明した各種変形例は、実施の形態2にも同様に適用することができる。
図37は、本発明の実施の形態2にかかる半導体装置301を示す断面図である。実施の形態2にかかる半導体装置301は、実施の形態1にかかる半導体装置1において化合物基板11を単元素半導体基板311に置換したものである。単元素半導体基板311の材料は、例えば、IV族半導体であるSiおよびGeなどである。単元素半導体基板311は表面311aおよび裏面311bを備え、表面311aと裏面311bとを貫通するテーパードビアホール17が実施の形態1と同様に設けられている。
実施の形態1で説明した各種変形例は実施の形態2に対しても同様に適用することができ、材料および構造などについて様々な変形が可能である。例えば、ソース電極13、ドレイン電極14、ゲート電極15、および裏面メタル16の材料バリエーションは、実施の形態1と同様である。テーパー角度θも、92〜160度であることが好ましい。また、図4および図5に示した変形例を適用して、単元素半導体基板311に隣り合う複数のテーパードビアホール17が設けられ、複数のテーパードビアホール17に挟まれた第一領域R1が、第一領域R1以外の第二領域R2よりも薄くされてもよい。
図38は、本発明の実施の形態2にかかる半導体装置の製造方法により製造したテーパードトレンチ305を示す断面図である。図39は、本発明の実施の形態2にかかる半導体装置の製造方法により製造したテーパードメサ314を示す断面図である。図38および図39では、便宜上、単元素半導体基板311の上下を逆転して図示している。単元素半導体基板311を貫通する前にドライエッチング工程(ステップS108)を終了することで、図38に示すように単元素半導体基板311の表面311aの側にテーパードトレンチ305を形成してもよく、図39に示すように単元素半導体基板311の表面311aの側にテーパードメサ314を形成してもよい。
この明細書において「表面」および「裏面」という表現を用いているが、これらの用語は単に一つの層および一つの基板などにおいて一方の面およびこれと反対側の面を区別する意味で用いられている。従って、特定の実施の形態または変形例において「表面」および「裏面」の意味を特別に限定している場合を除いては、この明細書では「表面」および「裏面」は単に「第一面」および「第一面と反対側の第二面」と読み替えてもよい。
1〜5、301 半導体装置
10 トランジスタ
11 化合物基板
11a 表面
11b 裏面
11c 化合物基板の壁面
12 半導体層
12a 半導体層の壁面
13 ソース電極
14 ドレイン電極
15 ゲート電極
16 裏面メタル
17 テーパードビアホール
17a 内壁面
17b 底面
18 給電層
18a 隙間
19 テーパードメタルマスク
19a メタルマスク開口
19b 縁部
19d 第一部分
19e 第二部分
20 針状凸凹
21 微小金属体
25 接着剤
26 支持基板
30 めっき成長防止マスク
102 n型半導体層(ドリフト層)
103 ベース領域
104 ディープ層
105、305 テーパードトレンチ
105a 両角部
106 n+型ソース領域
107 p型層
108 ゲート絶縁膜
109 ゲート電極
112 第一電極
113 第二電極
201 化合物基板
202、207 光吸収層
203 多重反射層
204 障壁層
205 増倍層
206 電界緩和層
208 グレーディッド層
209 窓層
210 コンタクト層
211 p型不純物拡散領域
212 アノード電極
213 カソード電極
214、314 テーパードメサ
215 無反射膜
216 p型不純物拡散領域
217 金属膜
220 化合物半導体基板
311 単元素半導体基板

Claims (17)

  1. 開口を備えたテーパードメタルマスクを基板の裏面の上に形成し、前記開口が前記裏面の特定部分を露出させ、かつ前記開口の縁部が前記裏面に向かって順テーパーを有するものであるメタルマスク形成工程と、
    前記テーパードメタルマスクの上から前記開口の前記縁部および前記開口から露出した前記基板をドライエッチングすることによって、前記基板にテーパード溝を形成するドライエッチング工程と、
    前記テーパードメタルマスクを除去するメタルマスク除去工程と、
    を備え、
    前記メタルマスク形成工程は、触媒毒を含む無電解めっき液を用いて前記特定部分の外縁の上方の触媒毒濃度を前記特定部分の外側の領域の触媒毒濃度よりも高めるように無電解めっきを施すことで、前記特定部分の前記外縁の上方の部分が前記順テーパーにめっき成長された無電解めっき膜を、前記テーパードメタルマスクとして形成する半導体装置の製造方法。
  2. 開口を備えたテーパードメタルマスクを基板の裏面の上に形成し、前記開口が前記裏面の特定部分を露出させ、かつ前記開口の縁部が前記裏面に向かって順テーパーを有するものであるメタルマスク形成工程と、
    前記テーパードメタルマスクの上から前記開口の前記縁部および前記開口から露出した前記基板をドライエッチングすることによって、前記基板にテーパード溝を形成するドライエッチング工程と、
    前記テーパードメタルマスクを除去するメタルマスク除去工程と、
    を備え、
    前記メタルマスク形成工程は、触媒毒を含む無電解めっき液を用いて無電解めっきを施すことで、前記テーパードメタルマスクを形成するものであり、
    前記メタルマスク形成工程は、
    前記基板の前記裏面に、給電層を設ける給電層形成工程と、
    前記触媒毒を含む前記無電解めっき液を用いて前記給電層に無電解めっきを施すことで、前記テーパードメタルマスクを形成する無電解めっき工程と、
    を含み、
    前記給電層で前記裏面の前記特定部分を覆わないことで前記テーパードメタルマスクに前記開口を設ける半導体装置の製造方法。
  3. 開口を備えたテーパードメタルマスクを基板の裏面の上に形成し、前記開口が前記裏面の特定部分を露出させ、かつ前記開口の縁部が前記裏面に向かって順テーパーを有するものであるメタルマスク形成工程と、
    前記テーパードメタルマスクの上から前記開口の前記縁部および前記開口から露出した前記基板をドライエッチングすることによって、前記基板にテーパード溝を形成するドライエッチング工程と、
    前記テーパードメタルマスクを除去するメタルマスク除去工程と、
    を備え、
    前記メタルマスク形成工程は、触媒毒を含む無電解めっき液を用いて無電解めっきを施すことで、前記テーパードメタルマスクを形成するものであり、
    前記メタルマスク形成工程は、
    前記基板の前記裏面に給電層を設ける給電層形成工程と、
    前記給電層における前記特定部分の上方の部位を覆うめっき成長防止マスクを設ける工程と、
    前記触媒毒を含む前記無電解めっき液を用いて、前記給電層における前記めっき成長防止マスクから露出した部分に無電解めっきを施すことで前記テーパードメタルマスクを形成する無電解めっき工程と、
    を含み、
    前記めっき成長防止マスクを除去してから又は前記めっき成長防止マスクの上から前記ドライエッチング工程を行う半導体装置の製造方法。
  4. 前記テーパードメタルマスクが前記めっき成長防止マスクよりも厚くなるように前記無電解めっきを施す請求項3に記載の半導体装置の製造方法。
  5. 前記触媒毒は、
    鉛、ビスマス、アンチモン、テルルおよび銅イオンからなる群から選択される少なくとも1種の金属イオンと、
    硫黄化合物と、
    窒素化合物と、
    ポリエチレングリコールと、
    アセチレン系アルコールと、
    のうちのいずれかの物質を含む請求項〜4のいずれか1項に記載の半導体装置の製造方法。
  6. 前記無電解めっき液が前記物質を0.1〜40mg/L含む請求項5に記載の半導体装置の製造方法。
  7. 前記給電層の主成分が、前記テーパードメタルマスクの主成分と同一である請求項2〜のいずれか1項に記載の半導体装置の製造方法。
  8. 前記メタルマスク形成工程の前に、前記基板の表面の側に接着剤で支持基板を張り付ける工程と、
    前記メタルマスク除去工程の後に、前記支持基板を前記基板から剥離する工程と、
    を更に備える請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
  9. 前記テーパードメタルマスクの主成分が、クロム、銅、ニッケル、またはアルミニウムである請求項1〜8のいずれか1項に記載の半導体装置の製造方法。
  10. 前記テーパードメタルマスクに隣り合う複数の前記開口を設け、前記テーパードメタルマスクのうち前記複数の開口で挟まれた第一部分を、前記テーパードメタルマスクのうち前記第一部分以外の第二部分よりも薄く形成し、
    前記ドライエッチング工程で、前記複数の開口を通じて前記第一部分が消失した後もドライエッチングを継続することで、前記裏面における前記第一部分の直下の第一領域を、前記裏面における前記第二部分の直下の第二領域よりも薄くした請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
  11. 前記基板の材料が、化合物半導体またはAlである請求項1〜10のいずれか1項に記載の半導体装置の製造方法。
  12. 前記基板の材料が、レジストを用いたドライエッチングにおけるエッチングレートが0.1〜1μm/minである難エッチング材料である請求項1〜10のいずれか1項に記載の半導体装置の製造方法。
  13. 開口を備えたテーパードメタルマスクを基板の裏面に形成し、前記開口が前記裏面の一部を露出させ、かつ前記開口の縁部が前記裏面に向かって順テーパーを有するものであるメタルマスク形成工程と、
    前記テーパードメタルマスクの上から前記開口の前記縁部および前記開口から露出した前記基板をドライエッチングすることによって、前記基板にテーパード溝を形成するドライエッチング工程と、
    前記テーパードメタルマスクを除去するメタルマスク除去工程と、
    を備え、
    前記基板の材料が、化合物半導体と、Alと、レジストを用いたドライエッチングにおけるエッチングレートが0.1〜1μm/minである難エッチング材料と、のうちのいずれか一つであり、
    前記ドライエッチング工程は、前記テーパードメタルマスクのドライエッチングで生じた微小金属体が前記基板に再付着することで前記微小金属体をマスクとして前記テーパード溝の内壁面に針状凸凹を形成する半導体装置の製造方法。
  14. 前記基板の材料が、単元素半導体である請求項1〜10のいずれか1項に記載の半導体装置の製造方法。
  15. 表面および裏面を有する化合物基板と、
    前記表面の側に設けられた半導体デバイスと、
    前記裏面に設けられたテーパードビアホールと
    前記テーパードビアホールの内壁面を覆うように前記裏面の側に設けられた裏面メタルと、
    を備え、
    前記テーパードビアホールは、前記裏面から深くなるほど細くなり且つ前記裏面から前記表面に達するまでに段差を有さず、
    前記内壁面が針状凸凹を有し、
    前記針状凸凹の先端が、微小金属体で被覆され、
    前記裏面メタルが、前記微小金属体および前記針状凸凹を被覆する半導体装置。
  16. 前記微小金属体と前記裏面メタルは異なる材料である請求項15に記載の半導体装置。
  17. 前記化合物基板に、隣り合う複数の前記テーパードビアホールが設けられ、
    前記裏面における前記複数の前記テーパードビアホールに挟まれた第一領域が、前記裏面における前記第一領域以外の第二領域よりも薄くされた請求項15または16に記載の半導体装置。
JP2017531924A 2017-03-24 2017-03-24 半導体装置の製造方法および半導体装置 Active JP6265307B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/012100 WO2018173275A1 (ja) 2017-03-24 2017-03-24 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP6265307B1 true JP6265307B1 (ja) 2018-01-24
JPWO2018173275A1 JPWO2018173275A1 (ja) 2019-03-28

Family

ID=61020719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017531924A Active JP6265307B1 (ja) 2017-03-24 2017-03-24 半導体装置の製造方法および半導体装置

Country Status (5)

Country Link
US (1) US11121034B2 (ja)
JP (1) JP6265307B1 (ja)
CN (1) CN110447091B (ja)
DE (1) DE112017007305B4 (ja)
WO (1) WO2018173275A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020017647A (ja) * 2018-07-26 2020-01-30 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
KR20210089730A (ko) * 2018-12-27 2021-07-16 미쓰비시덴키 가부시키가이샤 반도체 소자 구조

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971612B2 (en) * 2019-06-13 2021-04-06 Cree, Inc. High electron mobility transistors and power amplifiers including said transistors having improved performance and reliability
JP7304557B2 (ja) * 2019-07-16 2023-07-07 パナソニックIpマネジメント株式会社 プラズマエッチング方法および素子チップの製造方法
US11289377B2 (en) * 2019-10-01 2022-03-29 Qorvo Us, Inc. Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same
EP3886162A1 (en) * 2020-03-26 2021-09-29 Murata Manufacturing Co., Ltd. Contact structures in rc-network components
CN111883494B (zh) * 2020-07-21 2022-11-29 联合微电子中心有限责任公司 功率mosfet器件及其形成方法
DE102020213621A1 (de) 2020-10-29 2022-05-05 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales Galliumnitrid-Leistungshalbleiterbauelement und Verfahren zur Herstellung des Galliumnitrid-Leistungshalbleiterbauelements

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228951A (ja) * 2005-02-17 2006-08-31 Fuji Photo Film Co Ltd 金属パターン形成方法、金属パターン及びそれを用いたプリント配線板並びにtft配線回路
JP2007311385A (ja) * 2006-05-16 2007-11-29 Sony Corp 半導体装置の製造方法および半導体装置
JP2008140861A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2012146800A (ja) * 2011-01-12 2012-08-02 Canon Inc 半導体装置及び半導体装置の製造方法
JP2013191763A (ja) * 2012-03-14 2013-09-26 Fujitsu Ltd 半導体装置の製造方法
JP2015204409A (ja) * 2014-04-15 2015-11-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893757A (en) 1997-01-13 1999-04-13 Applied Komatsu Technology, Inc. Tapered profile etching method
WO2006085669A1 (en) * 2005-02-08 2006-08-17 Fujifilm Corporation Metallic pattern forming method, metallic pattern obtained thereby, printed wiring board using the same, and tft wiring board using the same
JP5386962B2 (ja) 2008-12-12 2014-01-15 三菱電機株式会社 エッチング方法およびエッチング方法を用いた半導体装置の製造方法
JP5649356B2 (ja) * 2010-07-28 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
JP5760394B2 (ja) 2010-11-05 2015-08-12 三菱電機株式会社 ビアホールの製造方法およびビアホールを有する半導体素子の製造方法
JP5856543B2 (ja) 2012-06-27 2016-02-09 東京エレクトロン株式会社 エッチング方法
JP5725073B2 (ja) * 2012-10-30 2015-05-27 三菱電機株式会社 半導体素子の製造方法、半導体素子
JP6536941B2 (ja) 2015-04-02 2019-07-03 大日本印刷株式会社 蒸着マスク製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228951A (ja) * 2005-02-17 2006-08-31 Fuji Photo Film Co Ltd 金属パターン形成方法、金属パターン及びそれを用いたプリント配線板並びにtft配線回路
JP2007311385A (ja) * 2006-05-16 2007-11-29 Sony Corp 半導体装置の製造方法および半導体装置
JP2008140861A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2012146800A (ja) * 2011-01-12 2012-08-02 Canon Inc 半導体装置及び半導体装置の製造方法
JP2013191763A (ja) * 2012-03-14 2013-09-26 Fujitsu Ltd 半導体装置の製造方法
JP2015204409A (ja) * 2014-04-15 2015-11-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020017647A (ja) * 2018-07-26 2020-01-30 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
CN110783191A (zh) * 2018-07-26 2020-02-11 住友电工光电子器件创新株式会社 制造半导体器件的方法
JP7070848B2 (ja) 2018-07-26 2022-05-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US11626323B2 (en) 2018-07-26 2023-04-11 Sumitomo Electric Device Innovations, Inc. Semiconductor device
CN110783191B (zh) * 2018-07-26 2023-10-10 住友电工光电子器件创新株式会社 制造半导体器件的方法
KR20210089730A (ko) * 2018-12-27 2021-07-16 미쓰비시덴키 가부시키가이샤 반도체 소자 구조
KR102600742B1 (ko) * 2018-12-27 2023-11-09 미쓰비시덴키 가부시키가이샤 반도체 소자 구조

Also Published As

Publication number Publication date
DE112017007305T5 (de) 2020-01-02
US11121034B2 (en) 2021-09-14
WO2018173275A1 (ja) 2018-09-27
JPWO2018173275A1 (ja) 2019-03-28
CN110447091A (zh) 2019-11-12
DE112017007305B4 (de) 2022-12-15
US20200098634A1 (en) 2020-03-26
CN110447091B (zh) 2023-03-21

Similar Documents

Publication Publication Date Title
JP6265307B1 (ja) 半導体装置の製造方法および半導体装置
US6448102B1 (en) Method for nitride based laser diode with growth substrate removed
US9685513B2 (en) Semiconductor structure or device integrated with diamond
US8432000B2 (en) Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US20090078943A1 (en) Nitride semiconductor device and manufacturing method thereof
US9093284B2 (en) Aluminum gallium nitride etch stop layer for gallium nitride based devices
US20180190789A1 (en) Method and system for in-situ etch and regrowth in gallium nitride based devices
US9246305B1 (en) Light-emitting devices with integrated diamond
TW200830655A (en) Method for manufacturing semiconductor optical device
JP3294411B2 (ja) 半導体装置の製造方法
US10784408B2 (en) Optoelectronic semiconductor chip and method of producing an optoelectronic semiconductor chip
KR102208076B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
WO2018179768A1 (ja) 半導体装置
US9679996B2 (en) Semiconductor device having buried region beneath electrode and method to form the same
JP2000261097A (ja) レーザ・ダイオード及びレーザ・ダイオードを製作する方法
US7879684B2 (en) Method for manufacturing semiconductor light-emitting element
WO2018055838A1 (ja) 半導体素子の製造方法及び半導体基板
JPH11340569A (ja) 半導体素子の電極形成方法およびその構造
CN115708221A (zh) 一种半导体器件及其制作方法、封装结构、电子设备
JPWO2003077306A1 (ja) 半導体素子及びその製造方法
JP2629600B2 (ja) 半導体装置およびその製造方法
TW202044419A (zh) 半導體裝置的製作方法
CN113809170B (zh) 低接触电阻高Al组分氮化物器件及其制备方法
US20230395732A1 (en) Schottky barrier diode
JP2007027164A (ja) 半導体発光装置の製造方法及び半導体発光装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170614

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170614

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170614

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171003

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171211

R150 Certificate of patent or registration of utility model

Ref document number: 6265307

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250