CN115708221A - 一种半导体器件及其制作方法、封装结构、电子设备 - Google Patents
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Abstract
本申请提供了一种半导体器件及其制作方法、封装结构、电子设备，用以提高半导体器件的散热性以及可靠性。半导体器件包括衬底以及依次设置于衬底的保护层、第一半导体层、第一势垒层、第二势垒层以及沟道层，沟道层背离衬底的一侧设置有源极、漏极和栅极，栅极位于源极与漏极之间；衬底的材质中具有金刚石成分；第一势垒层的材质为铟铝镓氮，第二势垒层的材质为氮化铝。
Description
技术领域
本申请涉及电子设备技术领域，尤其涉及到一种半导体器件及其制作方法、封装结构、电子设备。
背景技术
氮化物高电子迁移率晶体管(high electron mobility transistor，HEMT)具有高功率密度和高工作频率等特点，在4GHz功率密度可达到40W/mm，约为传统半导体功率器件的10倍，因此氮化物HEMT常被应用于高功率射频器件和电子电力器件领域，包括射频功率放大器、汽车功率电子和下一代高效的电源转换装置。
目前的氮化镓HEMT器件中，氮化镓材料一般通过异质外延的方式生长在蓝宝石衬底、硅衬底或碳化硅衬底上。蓝宝石衬底、硅衬底或碳化硅衬底在导热性能上具有一定的局限性，随着通信技术的进一步发展，氮化镓HEMT器件需要在更高的频率和功率密度下工作，因此对散热提出了更高的要求。另外，目前商业化的氮化镓HEMT主要为镓极性面器件，制作氮极性面器件的工艺尚不成熟，氮化镓材料质量较差，无法实现高性能的氮极性面器件。
发明内容
本申请提供了一种半导体器件及其制作方法、封装结构、电子设备，用以提高半导体器件的散热性以及可靠性。
第一方面，本申请提供了一种半导体器件，该半导体器件可包括衬底以及依次远离衬底设置的保护层、第一半导体层、第一势垒层、第二势垒层以及沟道层，沟道层背离衬底的一侧设置有源极、漏极和栅极，栅极位于源极和漏极之间。其中，第一势垒层的材质可以为铟铝镓氮，第二势垒层的材质可以为氮化铝。衬底的材质中具有金刚石成分，利用金刚石的高导热系数优势，有助于提高半导体器件的散热性能。另外，本申请中半导体器件的衬底与位于沟道层及第二势垒层界面间的二维电子气距离较为靠近，从而可以实现近结散热，这样半导体器件产生的热量可以高效且快速地传递至衬底，配合衬底的高导热率特性，可以有效提高半导体器件的散热性能以及可靠性。
具体设置时，衬底可以为金刚石衬底，或者也可以为具有金刚石成分的复合衬底，本申请对此不作限制。
在一些可能的实施方案中，源极和漏极可采用电子束蒸发的方式形成，且源极和漏极均可以为四层合金结构，自沿远离衬底的方向上，源极和漏极的四层结构的材质可分别为钛、铝、镍以及金。栅极也可以通过电子束蒸发的方式形成，且栅极可以为两层合金结构，自沿远离衬底的方向上，栅极的两层结构的材质可分别为镍和金。
在一些可能的实施方案中，第一势垒层中铝的组分含量可以为10％～50％，铟的组分含量为0％～20％。
在一些可能的实施方案中，第二势垒层的厚度可以小于第一势垒层的厚度。通过设置两层势垒层，可以提高二维电子气的浓度，提升半导体器件的性能。
在一些可能的实施方案中，沟道层可以为单层结构，此时，沟道层的材质具体可以为氮化镓。或者，沟道层可以为两层结构，此时，自沿远离衬底的方向上，沟道层的两层结构的材质可以分别为别氮化镓和铝镓氮。再或者，沟道层还可以为三层结构，此时，自沿远离衬底的方向上，沟道层的三层结构的材质可以分别为氮化镓、铝镓氮以及氮化镓。
在一些可能的实施方案中，半导体器件还可以包括第二半导体层，第二半导体层可设置于第一半导体层与第一势垒层之间，第二半导体层为掺杂硅的N型半导体，其中硅的掺杂浓度可以为1×1017cm-3至5×1018cm-3。通过设置第二半导体层可以提供更高的载流子浓度，有助于提升器件的性能。
在一些可能的实施方案中，半导体器件还可以包括第三半导体层，第三半导体层可设置于第二半导体层与第一势垒层之间，第三半导体层为掺杂硅的N型半导体，其中硅的掺杂浓度可以为1×1017cm-3至5×1018cm-3。第三半导体层可以调节第二半导体层与第一势垒层之间的应力，并能够降低第二半导体层与第一势垒层界面间的载荷，从而有助于进一步提升器件的性能。
具体设置时，第三半导体层的材质可以为铝镓氮，其中铝的组分含量可以为0％～30％，并且自沿远离衬底的方向上，第三半导体层中铝的组分含量可以逐渐增大。
在一些可能的实施方案中，半导体器件还可以包括第五半导体层，第五半导体层具体可以为N型半导体。第五半导体层可包括第一部分和第二部分，其中，第一部分可设置于源极与沟道层之间，第二部分可设置于漏极与沟道层之间。第五半导体层可以降低源极和漏极与沟道层之间的接触电阻，从而有利于提升半导体器件的性能。
在一些可能的实施方案中，自沿远离保护层的方向上，衬底可包括依次层叠的金刚石成核层、金刚石匀热层和金刚石支撑层，其中，金刚石匀热层中的SP3碳含量高于金刚石成核层及金刚石支撑层中的SP3碳含量。金刚石中SP3碳含量越高，导热性越好，因此通过设置高导热率金刚石匀热层，可以快速降低栅极温度，提高半导体器件的散热性能。
在一些可能的实施方案中，半导体器件还可以包括支撑衬底，支撑衬底可设置于衬底背离保护层的一侧，支撑衬底的材质可以为硅或者碳化硅。采用这种设计，衬底的厚度可以相对减薄，通过生长较薄的衬底形成热扩散层，在实现对半导体器件有效散热的前提下，可以降低半导体器件的制造成本。
在一些可能的实施方案中，保护层的边缘可超出第一半导体层并形成台阶面。半导体器件还可以包括第一钝化层，第一钝化层可覆盖半导体器件的表面和侧壁，其中，半导体器件的表面可包括台阶面以及源极、漏极、栅极和沟道层背离衬底的一侧表面，半导体器件的侧壁可包括第一半导体层、第一势垒层、第二势垒层和沟道层的侧壁。第一钝化层可以将该半导体器件与其周侧的其它半导体器件进行隔离，减小周侧的其它半导体器件对该半导体器件的电学干扰。
具体设置时，第一钝化层可以通过原子层沉积技术或者化学气相沉积法形成。
另外，半导体器件还可以包括第二钝化层，第二钝化层可设置于栅极与沟道层之间，用以保证栅极的耐压性。具体设置时，第二钝化层也可以通过原子层沉积技术或者化学气相沉积法形成。
在一些可能的实施方案中，沟道层对应栅极的位置可设置有开槽，此时栅极可包括本体以及凸出部，凸出部可填充于开槽内，这种设计可以减小栅极与二维电子气之间的距离，增强高频器件栅对二维电子气的控制能力。
在一些可能的实施方案中，衬底对应源极的位置可设置有通孔，该通孔可依次贯穿保护层、第一半导体层、势垒层以及沟道层，并暴露出源极。半导体器件还可以包括背电极，背电极设置于衬底背离保护层的一侧，且背电极可伸入通孔内与源极电性连接，从而减少电极封装过程中的焊线数量，提高半导体器件的可靠性。
第二方面，本申请还提供了一种封装结构，该封装结构可包括基板以及前述任一可能的实施方案中的半导体器件，半导体器件可设置于基板上。半导体器件采用高导热衬底，并通过结构设计使衬底更加接近二维电子气，热量能快速通过高导热衬底传递至封装基板被带走，可提高封装结构的可靠性。
第三方面，本申请还提供了一种电子设备，该电子设备可包括电路板以及前述方案中的封装结构，封装结构设置于电路板上。由于半导体器件具有高散热性能、高可靠性等优点，因此使得该电子设备的性能稳定性得以提升。
第四方面，本申请还提供了一种半导体器件的制作方法，该制作方法可包括以下步骤：
在原始衬底上形成外延结构，外延结构可包括依次远离原始衬底设置的缓冲层、本征半导体层和第一半导体层；
在第一半导体层背离原始衬底的一侧形成保护层；
在保护层背离原始衬底的一侧形成衬底，该衬底的材质中具有金刚石成分；
去除原始衬底、缓冲层和本征半导体层，以暴露出第一半导体层；
在第一半导体层背离衬底的一侧依次形成第一势垒层和第二势垒层；
在第二势垒层背离衬底的一侧形成沟道层，并在沟道层上制作源极、漏极和栅极，栅极位于源极和漏极之间。
本申请提供的制作方法通过在外延结构表面生长高导热的衬底，一方面可以解决直接在衬底上外延生长氮极性面导致的材料质量差的问题，另一方面，由于衬底与位于沟道层及第二势垒层界面间的二维电子气之间没有缓冲层和本征半导体层的阻挡，使得衬底更加靠近二维电子气，从而实现近结散热，这样半导体器件产生的热量可以高效且快速地传递至衬底，配合衬底的高导热率特性，可以有效提高半导体器件的散热性能。
在一些可能的实施方案中，外延结构还可以包括设置于本征半导体层与第一半导体层之间的刻蚀阻挡层，在去除原始衬底、缓冲层和本征半导体层之后，该制作方法还可以包括：去除刻蚀阻挡层，以暴露出第一半导体层。通过设置刻蚀阻挡层，可以在刻蚀掉缓冲层和本征半导体层之后，刻蚀界面准确停止在刻蚀阻挡层，然后继续通过干法刻蚀去除刻蚀阻挡层，可以减小对沟道层的影响，从而提高沟道层的表面质量。
在一些可能的实施方案中，在暴露出第一半导体层之后，上述制作方法还可以包括：
在第一半导体层背离衬底的一侧形成第二半导体层，第二半导体层为掺杂硅的N型半导体，其中硅的掺杂浓度可以为1×1017cm-3至5×1018cm-3。
在一些可能的实施方案中，在第一半导体层背离衬底的一侧形成第二半导体层之后，上述制作方法还可以包括：
在第二半导体层背离衬底的一侧形成第三半导体层，第三半导体层为掺杂硅的N型半导体，其中硅的掺杂浓度可以为1×1017cm-3至5×1018cm-3。
在一些可能的实施方案中，上述制作方法还可以包括：在沟道层的周侧依次刻蚀沟道层、第二势垒层、第一势垒层和第一半导体层，暴露出保护层的边缘，并在保护层的边缘形成台阶面；
在半导体器件的表面和侧壁形成第一钝化层，半导体器件的表面可包括台阶面以及源极、漏极、栅极和沟道层背离衬底的一侧表面，半导体器件的侧壁可包括第一半导体层、第一势垒层、第二势垒层和沟道层的侧壁。
第五方面，本申请另外提供了一种半导体器件的制作方法，该制作方法可包括以下步骤：
在原始衬底上形成外延结构，外延结构可包括依次远离原始衬底设置的缓冲层、本征半导体层、刻蚀阻挡层、沟道层、势垒叠层结构和第一半导体层，其中，势垒叠层结构可包括第一势垒层和第二势垒层，第二势垒层位于沟道层与第一势垒层之间；
在第一半导体层背离原始衬底的一侧形成保护层；
在保护层背离原始衬底的一侧形成衬底，该衬底的材质中具有金刚石成分；
去除原始衬底、缓冲层、本征半导体层和刻蚀阻挡层，以暴露出沟道层；
在沟道层上制作源极、漏极和栅极，栅极位于源极和漏极之间。
本申请提供的制作方法通过在外延结构表面生长高导热的衬底，一方面可以解决直接在衬底上外延生长氮极性面导致的材料质量差的问题，另一方面，由于衬底与位于沟道层及势垒层界面间的二维电子气之间没有缓冲层和本征半导体层的阻挡，使得衬底更加靠近二维电子气，从而实现近结散热，这样半导体器件产生的热量可以高效且快速地传递至衬底，配合衬底的高导热率特性，可以有效提高半导体器件的散热性能。
第六方面，本申请另外提供了一种半导体器件的制作方法，该制作方法可包括以下步骤：
在原始衬底上形成外延结构，外延结构可包括依次远离原始衬底设置的缓冲层、本征半导体层、第一势垒层和第一半导体层；
在第一半导体层背离原始衬底的一侧形成保护层；
在保护层背离原始衬底的一侧形成衬底，该衬底的材质中具有金刚石成分；
去除原始衬底、缓冲层和本征半导体层，以暴露出第一势垒层；
在第一势垒层背离衬底的一侧形成第二势垒层；
在第二势垒层背离衬底的一侧形成沟道层；
在沟道层上制作源极、漏极和栅极，栅极位于源极和漏极之间。
本申请提供的制作方法通过在外延结构表面生长高导热的衬底，一方面可以解决直接在衬底上外延生长氮极性面导致的材料质量差的问题，另一方面，由于衬底与位于沟道层及势垒层界面间的二维电子气之间没有缓冲层和本征半导体层的阻挡，使得衬底更加靠近二维电子气，从而实现近结散热，这样半导体器件产生的热量可以高效且快速地传递至衬底，配合衬底的高导热率特性，可以有效提高半导体器件的散热性能。
附图说明
图1为本申请实施例提供的半导体器件的一种结构示意图；
图2为本申请实施例提供的另一种半导体器件的结构示意图；
图3为本申请实施例提供的另一种半导体器件的结构示意图；
图4为本申请实施例提供的另一种半导体器件的结构示意图；
图5为本申请实施例提供的另一种半导体器件的结构示意图；
图6为本申请实施例提供的另一种半导体器件的结构示意图；
图7为本申请实施例提供的半导体器件的一种制作方法流程图；
图8为图7中步骤103处理过程中的半导体器件的结构示意图；
图9为图7中步骤106处理过程中的半导体器件的结构示意图；
图10为本申请实施例提供的半导体器件的另一种制作方法流程图；
图11为图10中步骤203处理过程中的半导体器件的一种结构示意图；
图12为图10中步骤204处理过程中的半导体器件的一种结构示意图；
图13为本申请实施例提供的半导体器件的另一种制作方法流程图；
图14为图13中步骤303处理过程中的半导体器件的结构示意图；
图15为图13中步骤306处理过程中的半导体器件的结构示意图；
图16为本申请实施例提供的封装结构的结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请技术方案作进一步地详细描述。
HEMT是一种异质结场效应晶体管，又称为调制掺杂场效应晶体管(modulation-doped field effect transistor，MODFET)、二维电子气场效应晶体管(two-dimensionalelectron gas field effect transistor，2-DEGFET)、选择掺杂异质结晶体管(selectively-doped heterojunction transistor，SDHT)等。氮化物HEMT具有高功率密度和高工作频率(fT＝225GHz)等特点，在4GHz功率密度可达到40W/mm，约为传统半导体功率器件的10倍，因此氮化物HEMT常被应用于高功率射频器件和电子电力器件领域，包括射频功率放大器、汽车功率电子和下一代高效的电源转换装置。
HEMT是电压控制器件，栅极电压可以控制异质结势阱的深度，进而可以控制势阱中二维电子气的面密度，进一步控制器件的工作电流。应当说明的是，如果三维固体中电子的运动在某一方向上受到阻挡，电子只能在另外两个方向上自由运动，这种具有两个自由度的自由电子即为二维电子气。目前商业化的氮化镓(GaN)HEMT主要为镓极性面(Ga-face)器件，当用负的栅极电压关断器件的时候，Ga-face器件中的二维电子气的波函数不再受位置限制，而是向衬底方向移动，受到的散射作用增强，导致二维电子气迁移率下降，器件性能恶化。氮极性面(N-face)GaN异质结中存在天然的铝镓氮(AlGaN)背势垒，可以将二维电子气的波函数限制在GaN/AlGaN的界面处，增强对电子的限制作用，从而削弱短沟道效应，有利于实现更高频率的GaN HEMT器件。然而目前制作N-face器件的工艺尚不成熟，N-faceGaN晶体质量较差，表面形貌粗糙不规则，且器件的散热性能也相对较差。
另外，目前的GaN HEMT器件中，GaN材料一般通过异质外延的方式生长在蓝宝石衬底、Si衬底或SiC衬底上。需要说明的是，异质外延是指生长的薄膜材料和衬底材料不同，或者说生长化学组分、甚至的物理结构和衬底完全不同的外延层所用的工艺。蓝宝石衬底和硅衬底热导率较低，蓝宝石的导热系数为30W/(m·K)，硅的导热率为150W/(m·K)，采用这两种材质作为衬底会限制GaN HEMT器件在高功率和高频率方面的性能。碳化硅衬底的导热系数为450W/(m·K)，优于蓝宝石衬底和硅衬底，可以在一定程度上缓解散热问题，因此目前高功率的GaN HEMT器件大多采用碳化硅衬底。然而，随着通信技术的进一步发展，GaNHEMT器件需要在更高的频率和功率密度下工作，因此对散热提出了更高的要求。
金刚石材料的导热系数可以达到2000W/(m·K)，远大于碳化硅，以金刚石材料作为衬底是解决高频率、大功率GaN器件散热的关键技术。目前金刚石衬底GaN器件主要通过三种方式实现，其中，第一种方式为以金刚石作为衬底，直接在金刚石衬底上生长GaN外延结构，由于GaN和金刚石的晶格不匹配，金刚石衬底上生长的GaN材料质量较差，无法实现良好的器件性能。第二种方式为仍然在蓝宝石衬底、硅衬底或碳化硅衬底上生长GaN外延结构，然后完全去除或部分去除原始衬底，通过键合工艺将GaN外延结构键合至高导热率的多晶金刚石衬底上。然而传统的键合工艺所形成的键合层较厚，导致GaN外延结构与金刚石衬底之间的界面热阻较大，无法发挥金刚石的散热优势。若采用纳米级键合，虽然可以大幅度降低界面热阻，但是键合工艺对金刚石衬底表面的平整度和粗糙度要求苛刻，且键合层在高低温冲击后容易开裂，导致该技术目前还没有量产应用。第三种方式为仍然在蓝宝石衬底、硅衬底或碳化硅衬底上生长GaN外延结构，然后通过键合工艺将GaN外延结构背离原始衬底的一侧键合在临时衬底上，去除GaN外延结构的原始衬底，在原始衬底位置通过化学气相沉积工艺生长多晶金刚石衬底，最后去除临时衬底，制作器件。这种技术需要先键合临时衬底，在生长金刚石过程中，工艺温度较高(600～900℃)，在高温和金刚石生长应力条件下，临时键合衬底界面容易失效开裂。此外，临时衬底去除过程中容易损伤外延结构表面，增加了器件不良的风险。
有鉴于此，本申请实施例提供了一种具有金刚石衬底的GaN HEMT器件及其制作方法，以使GaN HEMT器件获得良好的材料质量以及散热能力。下面将结合附图对本申请实施例的HEMT器件及其制作方法进行具体说明。
图1为本申请实施例提供的半导体器件的一种结构示意图。参考图1所示，本申请实施例中，半导体器件1具体可以为GaN HEMT器件，GaN HEMT器件可以包括依次层叠的衬底400、保护层300、第一半导体层204、第一势垒层2071、第二势垒层2072以及沟道层208。沟道层208上具有相间隔的源极制作区和漏极制作区，源极制作区和漏极制作区可以为下沉式结构，也即，源极制作区和漏极制作区可分别为形成在沟道层208的凹槽。半导体器件1还可以包括分别设置于源极制作区和漏极制作区内的源极501和漏极502。沟道层208背离衬底的一侧设置有栅极503，栅极503具体可位于源极501与漏极502之间。器件工作时，栅极503可通过接收控制信号来控制源极501和漏极502的导通或关断。具体来说，栅极503加负电压时，栅极503对应位置的二维电子气浓度过低，源极501和漏极502之间无法导通；随着栅极503电压逐渐向正电压增大，二维电子气浓度升高，源极501和漏极502之间导通。
其中，衬底400的材质中具有金刚石成分，例如，衬底400具体可以为金刚石衬底或者具有金刚石成分的复合衬底，利用金刚石的高导热系数优势，有助于提高半导体器件的散热性能。衬底400的厚度可以在30um～500um之间，示例性地，衬底400的厚度具体可以为30um，100um，400um，500um，等等。
保护层300可以为电介质材料，保护层300的材质包括但不限于为氮化硅(Si3N4)、氮化铝(AlN)、氧化铝(Al2O3)或者二氧化硅(SiO2)等。保护层300的厚度可以在2nm～100nm之间，示例性地，保护层300的厚度具体可以2nm，10nm，50nm，80nm，100nm，等等。
第一半导体层204的材质包括但不限于为GaN或者AlGaN等，当第一半导体层204的材质为AlGaN时，其中Al的组分含量可以为0％～30％。第一半导体层204的厚度可以在0.005um～2um之间，示例性地，第一半导体层204的厚度具体可以为0.005um，0.1um，0.5um，1um，2um，等等。第一半导体层204一方面可以作为缓冲结构，控制外延结构后续形成的保护层300之间的应力，降低保护层300工艺对界面层的影响，另一方面还可以调控器件的厚度，使器件满足不同场景的耐压性能需求。
需要说明的是，本申请实施例中某种材质的其中一种组分的组分含量可以理解为，该组分的原子个数在一定质量的该种材质的全部或部分特定的原子个数中的百分比，例如，以第一半导体层的具体材质为AlxGa1-xN为例，第一半导体层中Al的组分含量即可理解为Al的原子个数在刻蚀阻挡层的全部金属元素的原子个数中的百分比。
第一势垒层2071的材质可以为铟铝镓氮(InAlGaN)，其中铝(Al)的组分含量可以为10％～50％，铟(In)的组分含量可以为0％～20％。第一势垒层2071的厚度可以在3nm～50nm之间，示例性地，第一势垒层2071的厚度具体可以为3nm，10nm，20nm，40nm，50nm，等等。第二势垒层2072的材质可以为氮化铝(AlN)，厚度可以在0.5nm～10nm之间，示例性地，第二势垒层2072的厚度具体可以为0.5nm，2nm，5nm，8nm，10nm，等等。
沟道层208可以为单层结构或者多层结构，例如两层或者三层，本申请对此不作限制。当沟道层208为单层结构时，沟道层的材质GaN；当沟道层208为两层结构时，自沿远离衬底400的方向上，沟道层208的两层结构的材质可分别为GaN和AlGaN；当沟道层208为三层结构时，自沿远离衬底400的方向上，沟道层208的三层结构的材质可分别为GaN、AlGaN以及GaN。需要说明的是，在沟道层208的材质包括AlGaN时，其中Al的组分含量可以为5％～50％。沟道层208的厚度可以在5nm～50nm之间，示例性地，沟道层208的厚度具体可以为5nm，10nm，20nm，40nm，50nm，等等。
源极501和漏极502均可以为四层合金结构，自沿远离衬底400的方向上，源极501和漏极502的四层结构的材质可分别为钛(Ti)、Al、镍(Ni)以及金(Au)，示例性地，各层结构的厚度可分别为22nm/120nm/55nm/200nm。栅极503可以为两层合金结构，自沿远离衬底400的方向上，栅极503的两层结构的材质可分别为Ni和Au。
在本申请实施例中，半导体器件1还可以包括设置于第一半导体层204与第一势垒层2071之间的第二半导体层205，第二半导体层205的材质包括但不限于GaN或者AlGaN。需要说明的是，当第二半导体层205的材质为AlGaN时，其中Al的组分含量可以为0％～20％。第二半导体层205具体可以为N型半导体，掺杂剂可以为Si，其中Si的掺杂浓度可以为1×1017cm-3至5×1018cm-3。第二半导体层205的厚度可以在5nm～100nm之间，示例性地，第二半导体层205的厚度具体可以为5nm，20nm，50nm，100nm，等等。第二半导体层205可以为器件提供更高的载流子浓度，有助于提升器件的性能。
进一步地，第二半导体层205与第一势垒层2071之间还可以设置有第三半导体层206，第三半导体层206的材质可以为AlGaN，其中Al的组分含量可以为0％～30％。在本实施例中，自沿远离衬底400的方向上，第三半导体层206中Al的组分含量可以逐渐增大。第三半导体层206具体可以为N型半导体，掺杂剂可以为Si，其中Si的掺杂浓度可以为1×1017cm-3至5×1018cm-3。第三半导体层206的厚度可以在5nm～50nm之间，示例性地，第三半导体层206的厚度具体可以为5nm，20nm，40nm，50nm，等等。第三半导体层206可以调节第二半导体层205与第一势垒层2071之间的应力，并能够降低第二半导体层205与第一势垒层2071界面间的电荷，从而有助于进一步提升器件的性能。
在一些实施例中，衬底400以及保护层300的周侧可超出保护层上方的各层结构，从而在保护层300的边缘形成台阶结构。半导体器件1还可以包括设置在器件表面以及侧壁的第一钝化层600。第一钝化层600的材质包括但不限于Si3N4、Al2O3或者SiO2等，第一钝化层600的厚度可以在10nm～200nm之间，示例性地，保护层的厚度具体可以10nm，50nm，100nm，200nm，等等。第一钝化层600可以将该器件与其周侧的其它半导体器件进行隔离，减小周侧的其它半导体器件对该半导体器件的电学干扰。其中，器件表面可包括暴露出的保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，器件侧壁包括上述沟道层208、第二势垒层2072、第一势垒层2071、第三半导体层206、第二半导体层205、第一半导体层204、源极501、漏极502和栅极503的侧壁，这样即可实现对器件有源区的电性隔离，从而减小该器件与周边其它器件之间的电性干扰。
另外，半导体器件1还可以包括第二钝化层700，第二钝化层700可以设置于栅极503与沟道层208之间，用以保证栅极503的耐压性。第二钝化层700的材质包括但不限于Si3N4、Al2O3或者SiO2等，第二钝化层700的厚度可以在1nm～10nm之间，示例性地，第二钝化层700的厚度具体可以1nm，5nm，8nm，10nm，等等。
请继续参考图1，本申请实施例中，半导体器件1还可以包括互联金属800，具体实施时，上述第一钝化层600对应栅极503、源极501和漏极502的位置可分别设置开孔，以暴露出电极金属，互联金属800可设置于第一钝化层600上并填充于各个开孔内，从而实现与各个电极的电性连接，进而通过互联金属800可以将不同器件的对应的电极进行互连，形成多器件单元结构。
本申请实施例中，半导体器件1的衬底400与位于沟道层208及第二势垒层2072界面间的二维电子气距离较为靠近，从而可以实现近结散热，这样半导体器件1产生的热量可以高效且快速地传递至衬底400，配合衬底400的高导热率特性，可以有效提高半导体器件1的散热性能以及可靠性。此外，本申请实施例中的GaN器件制作在N-face GaN表面，势垒层可以形成天然的背势垒结构，从而可以增强对二维电子气的限制作用，提高器件的耐高压性，并可削弱器件的短沟道效应。
图2为本申请实施例提供的另一种半导体器件的结构示意图。参考图2所示，在该实施例中，半导体器件1还可以包括第五半导体层209，第五半导体层209的材质可以为GaN。第五半导体层209可以包括第一部分2091和第二部分2092，其中，第一部分2091可以设置于源极501与沟道层208之间，第二部分2092则可以设置于漏极502与沟道层208之间。第五半导体层209具体可以为N型半导体，通过设置第五半导体层209可以降低源极501和漏极502与沟道层208之间的接触电阻，从而有利于提升半导体器件1的性能。
图3为本申请实施例提供的另一种半导体器件的结构示意图。参考图3所示，在该实施例中，沟道层208对应设置栅极503的位置可部分刻蚀，以形成开槽结构，在制作栅极503时，栅极503的底部部分可填充于该开槽2081内。也就是说，栅极503可包括本体5031以及与开槽2081的形状相匹配的凸出部5032，凸出部5032填充于开槽2081内，这种设计可以减小栅极503与二维电子气(第二势垒层2072与沟道层208的界面间)之间的距离，增强高频器件栅对二维电子气的控制能力。
需要说明的是，当半导体器件1还包括第二钝化层700时，第二钝化层700对应上述沟道层208的开槽的位置也形成一槽形结构，这时，栅极503的凸出部5032具体可设置于该槽形结构内。
图4为本申请实施例提供的另一种半导体器件的结构示意图。参考图4所示，在该实施例中，半导体器件1还可以包括背电极504，背电极504可设置于衬底400背离保护层300的一侧。衬底400上对应源极501的位置开设有通孔，该通孔可依次贯穿保护层300、第一半导体层204、第二半导体层205、第三半导体层206、第一势垒层2071、第二势垒层2072以及沟道层208，以暴露出部分源极501朝向衬底400的一侧。背电极504可伸入通孔内并与源极501电性连接，从而减少电极封装过程中的焊线数量，进而可以提高半导体器件1的可靠性。
图5为本申请实施例提供的另一种半导体器件的结构示意图。参考图5所示，在该实施例中，衬底400可以包括三层结构，自沿远离保护层300的方向上，该三层结构可分别为金刚石成核层410、金刚石匀热层420和金刚石支撑层430。其中，金刚石成核层410的厚度可以在0.1um～5um之间，示例性地，金刚石成核层410的厚度具体可以为0.1um，2um，4um，5um，等等。金刚石匀热层420的厚度可以在2um～50um之间，示例性地，金刚石匀热层420的厚度具体可以为2um，30um，40um，50um，等等。金刚石支撑层430的厚度可以在30um～500um之间，示例性地，金刚石支撑层430的厚度具体可以为30um，200um，400um，500um，等等。
具体设置时，金刚石成核层410、金刚石匀热层420和金刚石支撑层430中的SP3碳含量可以各不相同。在制备这三层结构时，一方面可以通过控制气相沉积过程中的氢气和甲烷的比例来控制不同层中的SP3碳含量，另一方面还可以通过控制金刚石的生长速率对SP3碳含量进行控制，例如，高生长速率制备的金刚石中SP3碳含量会降低。示例性地，衬底的各层结构中SP3碳含量大小关系为金刚石匀热层420>金刚石支撑层430>金刚石成核层410，或者也可以为金刚石匀热层420>金刚石成核层410>金刚石支撑层430。
需要说明的是，金刚石中SP3碳含量的高低会直接影响其导热率，因此在衬底400的三层结构中，金刚石匀热层420的导热率最高。GaN器件的热源主要集中在栅极503附近，通过设置高导热率金刚石匀热层420，可以快速降低栅极503温度，提高GaN器件的散热性能。金刚石支撑层430作为整个器件的导热支撑衬底，对其导热率的要求可相对低于金刚石匀热层420，因此金刚石支撑层430可以通过高生长速率制备，这样可以在保证器件的散热性能的前提下尽可能地降低器件的制造成本，以及提高器件的生产效率。
图6为本申请实施例提供的另一种半导体器件的结构示意图。参考图6所示，在该实施例中，半导体器件1还可以包括支撑衬底900，支撑衬底900具体可以设置于衬底400的背面，也即设置于衬底400背离保护层300的一侧。在半导体器件1的制作流程中，支撑衬底900可形成于衬底400制作完成之后，以及去除原始衬底之前。具体来说，在形成衬底400之后，对衬底400背离保护层300的一侧进行抛光处理，然后在抛光后的衬底400表面键合支撑衬底900，之后再进行去除原始衬底以及部分外延结构的作业。
其中，支撑衬底900的材质包括但不限于为Si或者SiC等。支撑衬底900的厚度可以在30um～500um之间，示例性地，支撑衬底900的厚度具体可以为30um，100um，400um，500nm，等等。衬底400的厚度相较于前述实施例也相对减薄，具体实施时，衬底400的厚度可以在2um～100um之间，示例性地，衬底400的厚度具体可以为2um，50um，80um，100um，等等。该实施例通过生长较薄的衬底400形成热扩散层，在实现对器件的有效散热的前提下，还可以降低器件的制造成本。
在本申请实施例中，上述半导体器件可通过多种不同的制作方法制作而成，下面以图1中所示的半导体器件为例，具体说明该半导体器件的几种可能的制作方法。
图7为本申请实施例提供的半导体器件的一种制作方法流程图，图8为图7中步骤103处理过程中的半导体器件的结构示意图，图9为图7中步骤106处理过程中的半导体器件的结构示意图。一并参考图1以及图7至图9所示，本申请实施例提供的半导体器件的制作方法可以包括以下步骤：
步骤101、在原始衬底100上生长外延结构。原始衬底100包括但不限于为Si衬底、SiC衬底、蓝宝石衬底或者GaN衬底等。原始衬底的厚度可以在600um～1200um之间，示例性地，原始衬底100的厚度具体可以为600um，800um，1000um，1200um，等等。外延结构包括依次在原始衬底上生长的缓冲层201、本征半导体层202和第一半导体层204。
其中，缓冲层201可以为单层结构或者多层结构，本申请对此不作限制。当缓冲层201为单层结构时，缓冲层201的材质包括但不限于为AlN、GaN、AlGaN等；当缓冲层201为多层结构时，缓冲层201的各层结构的材质可以不同，且各层结构可分别为AlN、GaN、AlGaN中的一种。缓冲层201的厚度可以在0.2um～3um之间，示例性地，缓冲层201的厚度具体可以为0.2um，0.5um，1um，2um，3um，等等。
本征半导体层202的材质可以为GaN，厚度可以在0.1um～10um之间，示例性地，本征半导体层202的厚度具体可以为0.1um，0.5um，1um，5um，10um，等等。
步骤102、在第一半导体层204背离原始衬底100的一面形成保护层300。在具体实施时，保护层300可通过气相沉积工艺形成。
步骤103、在保护层300背离原始衬底100的一侧形成衬底400。具体实施时，衬底400可以通过气相沉积法(chemical vapor deposition，CVD)形成，如微波等离子化学气象沉积(microwave plasma chemical vapor deposition，MPCVD)，热丝化学气象沉积(hotfilament chemical vapor deposition，HFCVD)等。
步骤104、去除原始衬底100、缓冲层201和本征半导体层202，以暴露出第一半导体层204。具体实施时，原始衬底100可以通过干法刻蚀的方式去除，或者也可以通过湿法刻蚀的方式去除，本申请对此不作限制。在一些实施例中，可以先通过研磨抛光工艺对原始衬底100进行减薄，例如可以减薄至200um左右，然后再进行干法或湿法刻蚀，这样可以降低去除原始衬底100的难度。
缓冲层201和本征半导体层202可以通过干法刻蚀的方式去除。需要说明的是，在一些实施例中，外延结构还可以包括刻蚀阻挡层203，刻蚀阻挡层203位于前述本征半导体层202和第一半导体层204之间，刻蚀阻挡层203的材质可以为AlGaN，其中Al的组分含量可以为5％～50％。刻蚀阻挡层203的厚度可以在2nm～50nm之间，示例性地，刻蚀阻挡层203的厚度具体可以为2nm，5nm，20nm，30nm，50nm，等等。通过设置刻蚀阻挡层203，可以在刻蚀掉缓冲层201和本征半导体层202之后，刻蚀界面准确停止在刻蚀阻挡层203，然后继续通过干法刻蚀去除刻蚀阻挡层203，可以减小对沟道层204的影响，从而提高沟道层204的表面质量。
步骤105、在第一半导体层204背离衬底400的一侧依次外延生长第一势垒层2071和第二势垒层2072。
步骤106、在第二势垒层2072背离衬底400的一侧形成沟道层208。
在本申请的一些实施例中，在去除缓冲层201和本征半导体层202之后，以及在形成第一势垒层2071和第二势垒层2072之前，该半导体器件1的制作方法还可以包括：在第一半导体层204上背离衬底的一侧形成第二半导体层205。通过设置第二半导体层205可以提供更高的载流子浓度，有助于提升器件的性能。
此外，在形成第二半导体层205之后，以及在形成第一势垒层2071和第二势垒层2072之前，该半导体器件1的制作方法还可以包括：在第二半导体层205背离衬底400的一侧形成第三半导体层206。第三半导体层206可以调节第二半导体层205与第一势垒层2071之间的应力，并能够降低第二半导体层205与第一势垒层2071界面间的载荷，从而有助于进一步提升器件的性能。
步骤107、在沟道层208背离衬底400的一侧形成源极501和漏极502，源极501和漏极502之间间隔设置。其中，沟道层208上具有预形成源极的源极制作区以及预形成漏极的漏极制作区，具体实施时，可对源极制作区和漏极制作区分别进行部分刻蚀，之后在刻蚀后的源极制作区和漏极制作区分别制作形成源极501和漏极502。在本申请实施例中，源极501和漏极502可采用电子束蒸发的方式形成。需要说明的是，在形成源极501和漏极502之后，可将器件放入快速退火炉中进行高温退火，以形成性能良好的欧姆接触。
步骤108、在第一半导体层204背离衬底的一侧形成栅极503，栅极503位于源极501与漏极502之间。栅极503也可以通过电子束蒸发的方式形成。
步骤109、在器件表面以及侧壁形成第一钝化层600，以将该器件与其周侧的其它半导体器件进行隔离，减小周侧的其它半导体器件对该半导体器件的电学干扰。具体实施时，第一钝化层600可以通过原子层沉积技术形成，或者也可以通过化学气相沉积法形成，本申请对此不作限制。
在本申请的一些实施例中，在沉积第一钝化层600之前，在沟道层208的周侧，可依次刻蚀沟道层208、第二2072势垒层、第一势垒层2071和第一半导体层204，从而在保护层的边缘形成台阶结构。这时，第一钝化层600所覆盖的器件表面可包括暴露出的保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，第一钝化层600所覆盖的器件侧壁包括上述沟道层208、第二势垒层2072、第一势垒层2071、第一半导体层204、源极501、漏极502和栅极503的侧壁。
步骤110、在栅极503、源极501和漏极502表面分别形成互联金属800。具体实施时，可先去除栅极503、源极501和漏极502表面的钝化层，暴露出电极金属，然后在各个电极上分别沉积形成互连金属800，之后通过互连金属800可以将不同器件的对应的电极进行互连，形成多器件单元结构。
需要说明的是，在形成栅极之前，半导体器件1的制作方法还可以包括：在器件表面以及侧壁形成第二钝化层700。具体来说，在形成源极501和漏极502之后，即可在沟道层208的有源区的周侧依次刻蚀沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204，在保护层300的边缘形成台阶结构，之后在包括保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面在内的器件表面，以及源极501、漏极502、栅极503、沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204的侧壁在内的器件侧壁形成第二钝化层700。后续在形成第一钝化层600时，在保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，以及源极501、漏极502、栅极503、沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204的侧壁上，第一钝化层600可覆盖在第二钝化层700之上。
第二钝化层700可以通过原子层沉积技术形成，或者也可以通过化学气相沉积法形成，本申请对此不作限制。
需要说明的是，本实施例中衬底400、保护层300、第一半导体层204、第二半导体层205、第三半导体层206、第一势垒层2071、第二势垒层2072、沟道层208、源极501、漏极502、栅极503以及第一钝化层600和第二钝化层700的材质、厚度等参数可参阅前述实施例的设置方式，这里不再赘述。
本申请实施例提供的半导体器件的制作方法通过在外延结构表面生长高导热的衬底400，并通过去除原始衬底100和缓冲层201实现N-face GaN器件，一方面可以解决直接在衬底400上外延生长N-face GaN导致的材料质量差的问题，另一方面，由于衬底400与二维电子气之间没有缓冲层201和本征半导体层202的阻挡，使得衬底更加靠近二维电子气，从而实现近结散热，这样器件产生的热量可以高效且快速地传递至衬底400，配合衬底400的高导热率特性，可以有效提高GaN HEMT器件的散热性能。另外，在现有技术中GaN HEMT器件，GaN异质外延导致缓冲层201具有高位错密度，容易通过缓冲层201造成器件漏电，导致器件的可靠性降低，而本申请实施例中的GaN HEMT器件在制作过程中完全去除了缓冲层201结构，因此可以降低器件失效的风险。
此外，本申请实施例中的GaN器件制作在N-face GaN表面，势垒层可以形成天然的背势垒结构，从而可以增强对二维电子气的限制作用，提高器件的耐高压性，并可削弱器件的短沟道效应。
图10为本申请实施例提供的半导体器件的另一种制作方法流程图，图11为图10中步骤203处理过程中的半导体器件的一种结构示意图，图12为图10中步骤204处理过程中的半导体器件的一种结构示意图。一并参考图1以及图10至图12所示，该半导体器件1的制作方法可以包括以下步骤：
步骤201、在原始衬底100上生长外延结构。原始衬底100包括但不限于为Si衬底、SiC衬底、蓝宝石衬底或者GaN衬底等。原始衬底100的厚度可以在600um～1200um之间，示例性地，原始衬底100的厚度具体可以为600um，800um，1000um，1200um，等等。外延结构包括依次在原始衬底100上生长的缓冲层201、本征半导体层202、刻蚀阻挡层203、沟道层208、势垒叠层结构和第一半导体层204。
其中，缓冲层201可以为单层结构或者多层结构，本申请对此不作限制。当缓冲层201为单层结构时，缓冲层201的材质包括但不限于为AlN、GaN、AlGaN等；当缓冲层201为多层结构时，缓冲层201的各层结构的材质可以不同，且各层结构可分别为AlN、GaN、AlGaN中的一种。缓冲层201的厚度可以在0.2um～3um之间，示例性地，缓冲层201的厚度具体可以为0.2um，0.5um，1um，2um，3um，等等。
本征半导体层202的材质可以为GaN，厚度可以在0.1um～10um之间，示例性地，本征半导体层202的厚度具体可以为0.1um，0.5um，1um，5um，10um，等等。
刻蚀阻挡层203的材质可以为AlGaN，其中Al的组分含量可以为5％～50％。刻蚀阻挡层203的厚度可以在2nm～50nm之间，示例性地，刻蚀阻挡层203的厚度具体可以为2nm，5nm，20nm，30nm，50nm，等等。
势垒叠层结构包括第一势垒层2071和第二势垒层2072，其中，第二势垒层2072设置于第一势垒层2071与沟道层208之间。
在本申请的一些实施例中，外延结构还可以包括第二半导体层205，第二半导体层205可位于第一半导体层204与第一势垒层2071之间。通过设置第二半导体层205可以提供更高的载流子浓度，有助于提升器件的性能。
进一步地，外延结构还可以包括第三半导体层206，第三半导体层206可位于第二半导体层205与第一势垒层2071之间。第三半导体层206可以调节第二半导体层205与第一势垒层2071之间的应力，并能够降低第二半导体层205与第一势垒层2071界面间的载荷，从而有助于进一步提升器件的性能。
步骤202、在第一半导体层204背离原始衬底100的一侧形成保护层300。在具体实施时，保护层300可通过气相沉积工艺形成。
步骤203、在保护层300背离原始衬底100的一侧形成衬底400。具体实施时，衬底400可以通过化学气相沉积法形成。
步骤204、去除原始衬底100、缓冲层201、本征半导体层202和刻蚀阻挡层203，以暴露出沟道层208。具体实施时，原始衬底100可以通过干法刻蚀的方式去除，或者也可以通过湿法刻蚀的方式去除，本申请对此不作限制。在一些实施例中，可以先通过研磨抛光工艺对原始衬底100进行减薄，例如可以减薄至200um左右，然后再进行干法或湿法刻蚀，这样可以降低去除原始衬底100的难度。
缓冲层201、本征半导体层202和刻蚀阻挡层203可以通过干法刻蚀的方式去除。通过设置刻蚀阻挡层203，可以在刻蚀掉缓冲层201和本征半导体层202之后，刻蚀界面准确停止在刻蚀阻挡层203层，然后继续通过干法刻蚀去除刻蚀阻挡层203，以减小对沟道层208的影响，从而提高沟道层208的表面质量。
步骤205、在沟道层208背离衬底400的一侧形成源极501和漏极502，源极501和漏极502之间间隔设置。其中，沟道层208上具有预形成源极的源极制作区以及预形成漏极的漏极制作区，具体实施时，可对源极制作区和漏极制作区分别进行部分刻蚀，之后在刻蚀后的源极制作区和漏极制作区分别制作形成源极501和漏极502。在本申请实施例中，源极501和漏极502可采用电子束蒸发的方式形成。需要说明的是，在形成源极501和漏极502之后，可将器件放入快速退火炉中进行高温退火，以形成性能良好的欧姆接触。
步骤206、在第一半导体层204背离衬底400的一侧形成栅极503，栅极503位于源极501与漏极502之间。栅极503也可以通过电子束蒸发的方式形成。
步骤207、在器件表面以及侧壁形成第一钝化层600，以将该器件与其周侧的其它半导体器件进行隔离，减小周侧的其它半导体器件对该半导体器件的电学干扰。具体实施时，第一钝化层600可以通过原子层沉积技术形成，或者也可以通过气相沉积法形成，本申请对此不作限制。
在本申请的一些实施例中，在沉积第一钝化层600之前，在沟道层208的周侧，可依次刻蚀沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204，从而在保护层的边缘形成台阶结构。这时，第一钝化层600所覆盖的器件表面可包括暴露出的保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，第一钝化层600所覆盖的器件侧壁包括上述沟道层208、第二势垒层2072、第一势垒层2071、第三半导体层206、第二半导体层205、第一半导体层204、源极501、漏极502和栅极503的侧壁。
步骤208、在栅极503、源极501和漏极502表面分别形成互联金属800。具体实施时，可先去除栅极503、源极501和漏极502表面的钝化层，暴露出电极金属，然后在各个电极上分别沉积形成互连金属800，之后通过互连金属800可以将不同器件的对应的电极进行互连，形成多器件单元结构。
要说明的是，在形成栅极之前，半导体器件1的制作方法还可以包括：在器件表面以及侧壁形成第二钝化层700。具体来说，在形成源极501和漏极502之后，即可在沟道层208的有源区的周侧依次刻蚀沟道层208、第二势垒层2072、第一势垒层2071、第三半导体层206、第二半导体层205和第一半导体层204，在保护层300的边缘形成台阶结构，之后在包括保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面在内的器件表面，以及源极501、漏极502、栅极503、沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204的侧壁在内的器件侧壁形成第二钝化层700。后续在形成第一钝化层600时，在保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，以及源极501、漏极502、栅极503、沟道层208、第二势垒层2072、第一势垒层2071、第三半导体层206、第二半导体层205和第一半导体层204的侧壁上，第一钝化层600可覆盖在第二钝化层700之上。
第二钝化层700可以通过原子层沉积技术形成，或者也可以通过气相沉积法形成，本申请对此不作限制。
类似地，本实施例中衬底400、保护层300、第一半导体层204、第二半导体层205、第三半导体层206、第一势垒层2071、第二势垒层2072、沟道层208、源极501、漏极502、栅极503以及第一钝化层600和第二钝化层700的材质、厚度等参数可参阅前述实施例的设置方式，这里不再赘述。
本申请实施例提供的半导体器件的制作方法通过在外延结构表面生长高导热的衬底400，并通过去除原始衬底100和缓冲层201实现N-face GaN器件，一方面可以解决直接在衬底400上外延生长N-face GaN导致的材料质量差的问题，另一方面，由于衬底400与二维电子气之间没有缓冲层201和本征半导体层202的阻挡，使得衬底更加靠近二维电子气，从而实现近结散热，这样器件产生的热量可以高效且快速地传递至衬底400，配合衬底400的高导热率特性，可以有效提高GaN HEMT器件的散热性能。另外，在现有技术中GaN HEMT器件，GaN异质外延导致缓冲层201具有高位错密度，容易通过缓冲层201造成器件漏电，导致器件的可靠性降低，而本申请实施例中的GaN HEMT器件在制作过程中完全去除了缓冲层201结构，因此可以降低器件失效的风险。
此外，本申请实施例中的GaN器件制作在N-face GaN表面，势垒层可以形成天然的背势垒结构，从而可以增强对二维电子气的限制作用，提高器件的耐高压性，并可削弱器件的短沟道效应。
图13为本申请实施例提供的半导体器件的另一种制作方法流程图，图14为图13中步骤303处理过程中的半导体器件的结构示意图，图15为图13中步骤306处理过程中的半导体器件的结构示意图。一并图1以及图13至图15所示，该半导体器件1的制作方法可以包括以下步骤：
步骤301、在原始衬底100上生长外延结构。原始衬底100包括但不限于为Si衬底、SiC衬底、蓝宝石衬底或者GaN衬底等。原始衬底100的厚度可以在600um～1200um之间，示例性地，原始衬底100的厚度具体可以为600um，800um，1000um，1200um，等等。外延结构包括依次在原始衬底100上生长的缓冲层201、本征半导体层202、第一势垒层2071和第一半导体层204。
其中，缓冲层201可以为单层结构或者多层结构，本申请对此不作限制。当缓冲层201为单层结构时，缓冲层201的材质包括但不限于为AlN、GaN、AlGaN等；当缓冲层201为多层结构时，缓冲层201的各层结构的材质可以不同，且各层结构可分别为AlN、GaN、AlGaN中的一种。缓冲层201的厚度可以在0.2um～3um之间，示例性地，缓冲层201的厚度具体可以为0.2um，0.5um，1um，2um，3um，等等。
本征半导体层202的材质可以为GaN，厚度可以在0.1um～10um之间，示例性地，本征半导体层202的厚度具体可以为0.1um，0.5um，1um，5um，10um，等等。
在本申请的一些实施例中，外延结构还可以包括第二半导体层205，第二半导体层205可位于第一半导体层204与第一势垒层2071之间。通过设置第二半导体层205可以提供更高的载流子浓度，有助于提升器件的性能。
进一步地，外延结构还可以包括第三半导体层206，第三半导体层206可位于第二半导体层205与第一势垒层2071之间。第三半导体层206可以调节第二半导体层205与第一势垒层2071之间的应力，并能够降低第二半导体层205与第一势垒层2071界面间的载荷，从而有助于进一步提升器件的性能。
步骤302、在第一半导体层204背离原始衬底100的一侧形成保护层300。在具体实施时，保护层300可通过气相沉积工艺形成。
步骤303、在保护层300背离原始衬底100的一侧形成衬底400。具体实施时，衬底400可以通过化学气相沉积法形成。
步骤304、去除原始衬底100、缓冲层201和本征半导体层202，以暴露出第一势垒层2071。具体实施时，原始衬底100可以通过干法刻蚀的方式去除，或者也可以通过湿法刻蚀的方式去除，本申请对此不作限制。在一些实施例中，可以先通过研磨抛光工艺对原始衬底100进行减薄，例如可以减薄至200um左右，然后再进行干法或湿法刻蚀，这样可以降低去除原始衬底100的难度。
缓冲层201和本征半导体层202可以通过干法刻蚀的方式去除。
步骤305、在第一势垒层2071背离衬底的一侧形成第二势垒层2072。
步骤306、在第二势垒层2072背离衬底的一侧形成沟道层。
步骤307、在沟道层208背离衬底400的一侧形成源极501和漏极502，源极501和漏极502之间间隔设置。其中，沟道层208上具有预形成源极的源极制作区以及预形成漏极的漏极制作区，具体实施时，可对源极制作区和漏极制作区分别进行部分刻蚀，之后在刻蚀后的源极制作区和漏极制作区分别制作形成源极501和漏极502。在本申请实施例中，源极501和漏极502可采用电子束蒸发的方式形成。需要说明的是，在形成源极501和漏极502之后，可将器件放入快速退火炉中进行高温退火，以形成性能良好的欧姆接触。
步骤308、在第一半导体层204背离衬底的一侧形成栅极503，栅极503位于源极501与漏极502之间。栅极503也可以通过电子束蒸发的方式形成。
步骤309、在器件表面以及侧壁形成第一钝化层600，以将该器件与其周侧的其它半导体器件进行隔离，减小周侧的其它半导体器件对该半导体器件的电学干扰。具体实施时，第一钝化层600可以通过原子层沉积技术形成，或者也可以通过化学气相沉积法形成，本申请对此不作限制。
在本申请的一些实施例中，在沉积第一钝化层600之前，在沟道层208的周侧，可依次刻蚀沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204，从而在保护层的边缘形成台阶结构。这时，第一钝化层600所覆盖的器件表面可包括暴露出的保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，第一钝化层600所覆盖的器件侧壁包括上述沟道层208、第二势垒层2072、第一势垒层2071、第一半导体层204、源极501、漏极502和栅极503的侧壁。
步骤310、在栅极503、源极501和漏极502表面分别形成互联金属800。具体实施时，可先去除栅极503、源极501和漏极502表面的钝化层，暴露出电极金属，然后在各个电极上分别沉积形成互连金属800，之后通过互连金属800可以将不同器件的对应的电极进行互连，形成多器件单元结构。
需要说明的是，在形成栅极之前，半导体器件1的制作方法还可以包括：在器件表面以及侧壁形成第二钝化层700。具体来说，在形成源极501和漏极502之后，即可在沟道层208的有源区的周侧依次刻蚀沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204，在保护层300的边缘形成台阶结构，之后在包括保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面在内的器件表面，以及源极501、漏极502、栅极503、沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204的侧壁在内的器件侧壁形成第二钝化层700。后续在形成第一钝化层600时，在保护层300的台阶面以及沟道层208、源极501、漏极502和栅极503的表面，以及源极501、漏极502、栅极503、沟道层208、第二势垒层2072、第一势垒层2071和第一半导体层204的侧壁上，第一钝化层600可覆盖在第二钝化层700之上。
第二钝化层700可以通过原子层沉积技术形成，或者也可以通过化学气相沉积法形成，本申请对此不作限制。
类似地，本实施例中衬底400、保护层300、第一半导体层204、第二半导体层205、第三半导体层206、第一势垒层2071、第二势垒层2072、沟道层208、源极501、漏极502、栅极503以及第一钝化层600和第二钝化层700的材质、厚度等参数可参阅前述实施例的设置方式，这里不再赘述。
本申请实施例提供的半导体器件的制作方法通过在外延结构表面生长高导热的衬底400，并通过去除原始衬底100和缓冲层201实现N-face GaN器件，一方面可以解决直接在衬底400上外延生长N-face GaN导致的材料质量差的问题，另一方面，由于衬底400与二维电子气之间没有缓冲层201和本征半导体层202的阻挡，使得衬底更加靠近二维电子气，从而实现近结散热，这样器件产生的热量可以高效且快速地传递至衬底400，配合衬底400的高导热率特性，可以有效提高GaN HEMT器件的散热性能。另外，在现有技术中GaN HEMT器件，GaN异质外延导致缓冲层201具有高位错密度，容易通过缓冲层201造成器件漏电，导致器件的可靠性降低，而本申请实施例中的GaN HEMT器件在制作过程中完全去除了缓冲层201结构，因此可以降低器件失效的风险。
此外，本申请实施例中的GaN器件制作在N-face GaN表面，势垒层可以形成天然的背势垒结构，从而可以增强对二维电子气的限制作用，提高器件的耐高压性，并可削弱器件的短沟道效应。
参考图16所示，本申请实施例还提供了一种封装结构，该封装结构可以包括基板2、引线3以及前述任一可能的实施例中的半导体器件1，半导体器件1可以设置于基板2的其中一面，引线3设置于基板2上与半导体器件1同侧的一面，且引线3围绕半导体器件1设置，引线3的一端与半导体器件1电性连接。在一些实施例中，半导体器件1具体可以为GaN HEMT器件。该半导体器件1采用高导热衬底，并通过结构设计使衬底更加接近二维电子气，从而可以有效提高散热性能。另外，通过将半导体器件1制作在N-face GaN表面，势垒层可以形成天然的背势垒结构，从而可以增强对二维电子气的限制作用，提高半导体器件1的耐高压性，并可削弱半导体器件1的短沟道效应，进而可以提高封装结构的可靠性。
本申请实施例还提供了一种电子设备，该电子设备可以为现有技术中的通讯设备、服务器、超级计算机或者路由器、交换机等设备。电子设备可以包括电路板以及前述实施例中的封装结构，封装结构可以通过焊接等方式固定于电路板上，电路板上避开封装结构的区域则可以设置信号管脚，信号管脚可以与引线的另一端电性连接，以使封装结构能够通过电路板上的走线与其它器件相连接，进而实现半导体器件与外部电路的连接。由于半导体器件具有高散热性能、高可靠性等优点，因此该电子设备的性能稳定性得以提升。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (24)
1.一种半导体器件，其特征在于，包括衬底以及依次设置于所述衬底的保护层、第一半导体层、第一势垒层、第二势垒层以及沟道层，所述沟道层背离所述衬底的一侧设置有源极、漏极和栅极，所述栅极位于所述源极与漏极之间；
所述衬底的材质中具有金刚石成分；
所述第一势垒层的材质为铟铝镓氮，所述第二势垒层的材质为氮化铝。
2.如权利要求1所述的半导体器件，其特征在于，所述衬底为金刚石衬底；或者，所述衬底为具有金刚石成分的复合衬底。
3.如权利要求1或2所述的半导体器件，其特征在于，所述第一势垒层中铝的组分含量为10％～50％，铟的组分含量为0％～20％。
4.如权利要求1～3任一项所述的半导体器件，其特征在于，所述第二势垒层的厚度小于所述第一势垒层的厚度。
5.如权利要求1～4任一项所述的半导体器件，其特征在于，所述沟道层为单层结构，所述沟道层的材质为氮化镓；或者，
所述沟道层为两层结构，自沿远离所述衬底的方向上，所述沟道层的两层结构的材质分别为氮化镓和铝镓氮；或者，
所述沟道层为三层结构，自沿远离所述衬底的方向上，所述沟道层的三层结构的材质分别为氮化镓、铝镓氮以及氮化镓。
6.如权利要求1～5任一项所述的半导体器件，其特征在于，所述半导体器件还包括第二半导体层，所述第二半导体层设置于所述第一半导体层与所述第一势垒层之间，所述第二半导体层为掺杂硅的N型半导体，所述第二半导体中硅的掺杂浓度为1×1017cm-3至5×1018cm-3。
7.如权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括第三半导体层，所述第三半导体层设置于所述第二半导体层与所述第一势垒层之间，所述第三半导体层为掺杂硅的N型半导体，所述第三半导体中硅的掺杂浓度为1×1017cm-3至5×1018cm-3。
8.如权利要求7所述的半导体器件，其特征在于，所述第三半导体层的材质为铝镓氮，自沿远离所述衬底的方向上，所述第三半导体层中铝的组分含量逐渐增大。
9.如权利要求1～8任一项所述的半导体器件，其特征在于，所述半导体器件还包括第五半导体层，所述第五半导体层为N型半导体；
所述第五半导体层包括第一部分和第二部分，所述第一部分设置于所述源极与所述沟道层之间，所述第二部分设置于所述漏极与所述沟道层之间。
10.如权利要求1～9任一项所述的半导体器件，其特征在于，自沿远离所述保护层的方向上，所述衬底包括依次层叠的金刚石成核层、金刚石匀热层以及金刚石支撑层，所述金刚石匀热层中的SP3碳含量高于所述金刚石成核层及所述金刚石支撑层中的SP3碳含量。
11.如权利要求1～10任一项所述的半导体器件，其特征在于，所述半导体器件还包括支撑衬底，所述支撑衬底设置于所述衬底背离所述保护层的一侧，所述支撑衬底的材质为硅或者碳化硅。
12.如权利要求1～11任一项所述的半导体器件，其特征在于，所述保护层的边缘超出所述第一半导体层并形成台阶面；
所述半导体器件还包括第一钝化层，所述第一钝化层覆盖所述半导体器件的表面和侧壁，其中，所述半导体器件的表面包括所述台阶面、所述源极、所述漏极、所述栅极及所述沟道层背离所述衬底的一侧表面，所述半导体器件的侧壁包括所述第一半导体层、所述第一势垒层、所述第二势垒层及所述沟道层的侧壁。
13.如权利要求1～12任一项所述的半导体器件，其特征在于，所述半导体器件还包括第二钝化层，所述第二钝化层设置于所述栅极与所述沟道层之间。
14.如权利要求1～13任一项所述的半导体器件，其特征在于，所述沟道层对应所述栅极的位置设置有开槽，所述栅极包括本体以及凸出部，所述凸出部填充于所述开槽内。
15.如权利要求1～14任一项所述的半导体器件，其特征在于，所述衬底对应所述源极的位置设置有通孔，所述通孔依次贯穿所述保护层、所述第一半导体层、所述第一势垒层、所述第二势垒层以及所述沟道层，并暴露出所述源极；
所述半导体器件还包括背电极，所述背电极设置于所述衬底背离所述保护层的一侧，所述背电极伸入所述通孔内与所述源极电性连接。
16.一种封装结构，其特征在于，包括基板以及如权利要求1～15任一项所述的半导体器件，所述半导体器件设置于所述基板上。
17.一种电子设备，其特征在于，包括电路板以及如权利要求16所述的封装结构，所述封装结构设置于所述电路板上。
18.一种半导体器件的制作方法，其特征在于，包括：
在原始衬底上形成外延结构，所述外延结构包括依次远离所述原始衬底设置的缓冲层、本征半导体层和第一半导体层；
在所述第一半导体层背离所述原始衬底的一侧形成保护层；
在所述保护层背离所述原始衬底的一侧形成衬底，所述衬底的材质中具有金刚石成分；
去除所述原始衬底、缓冲层和所述本征半导体层，暴露出所述第一半导体层；
在所述第一半导体层背离所述衬底的一侧依次形成第一势垒层和第二势垒层；
在所述第二势垒层背离所述衬底的一侧形成沟道层，并在所述沟道层上制作源极、漏极和栅极，所述栅极位于所述源极与所述漏极之间。
19.如权利要求18所述的制作方法，其特征在于，所述外延结构还包括设置于所述本征半导体层与所述第一半导体层之间的刻蚀阻挡层；在去除所述原始衬底、缓冲层和本征半导体层之后，所述制作方法还包括：
去除所述刻蚀阻挡层，暴露出所述第一半导体层。
20.如权利要求18或19所述的制作方法，其特征在于，在暴露出所述第一半导体层之后，所述制作方法还包括：
在所述第一半导体层背离所述衬底的一侧形成第二半导体层，所述第二半导体层为掺杂硅的N型半导体，所述第二半导体中硅的掺杂浓度为1×1017cm-3至5×1018cm-3。
21.如权利要求19所述的制作方法，其特征在于，在所述第一半导体层背离所述衬底的一侧形成第二半导体层之后，所述制作方法还包括：
在所述第二半导体层背离所述衬底的一侧形成第三半导体层，所述第三半导体层设置于所述第二半导体层与所述第一势垒层之间，所述第三半导体层为掺杂硅的N型半导体，所述第三半导体中硅的掺杂浓度为1×1017cm-3至5×1018cm-3。
22.如权利要求18～21任一项所述的制作方法，其特征在于，所述制作方法还包括：
在沟道层的周侧依次刻蚀所述沟道层、所述第二势垒层、所述第一势垒层和所述第一半导体层，暴露出所述保护层的边缘，并在所述保护层的边缘形成台阶面；
在所述半导体器件的表面和侧壁形成第一钝化层，所述半导体器件的表面包括所述台阶面、所述源极、所述漏极、所述栅极及所述沟道层背离所述衬底的一侧表面，所述半导体器件的侧壁包括所述第一半导体层、所述第一势垒层、所述第二势垒层及所述沟道层的侧壁。
23.一种半导体器件的制作方法，其特征在于，包括：
在原始衬底上形成外延结构，所述外延结构包括依次远离所述原始衬底设置的缓冲层、本征半导体层、刻蚀阻挡层、沟道层、势垒叠层结构和第一半导体层，所述势垒叠层结构包括第一势垒层和第二势垒层，所述第二势垒层位于所述沟道层与所述第一势垒层之间；
在所述第一半导体层背离所述原始衬底的一侧形成保护层；
在所述保护层背离所述原始衬底的一侧形成衬底，所述衬底的材质中具有金刚石成分；
去除所述原始衬底、所述缓冲层、所述本征半导体层和所述刻蚀阻挡层，暴露出所述沟道层；
在所述沟道层上制作源极、漏极和栅极，所述栅极位于所述源极与所述漏极之间。
24.一种半导体器件的制作方法，其特征在于，包括：
在原始衬底上形成外延结构，所述外延结构包括依次远离所述原始衬底设置的缓冲层、本征半导体层、第一势垒层和第一半导体层；
在所述第一半导体层背离所述原始衬底的一侧形成保护层；
在所述保护层背离所述原始衬底的一侧形成衬底，所述衬底的材质中具有金刚石成分；
去除所述原始衬底、所述缓冲层和所述本征半导体层，暴露出所述第一势垒层；
在所述第一势垒层背离所述衬底的一侧形成第二势垒层；
在所述第二势垒层背离所述衬底的一侧形成沟道层；
在所述沟道层上制作源极、漏极和栅极，所述栅极位于所述源极与所述漏极之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110953273.8A CN115708221A (zh) | 2021-08-19 | 2021-08-19 | 一种半导体器件及其制作方法、封装结构、电子设备 |
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| CN115708221A true CN115708221A (zh) | 2023-02-21 |
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| CN (1) | CN115708221A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117133802A (zh) * | 2023-03-30 | 2023-11-28 | 荣耀终端有限公司 | 一种半导体器件及其制作方法、封装器件、电子设备 |
| CN118610212A (zh) * | 2024-08-12 | 2024-09-06 | 深圳平湖实验室 | 半导体器件及其制备方法、芯片、电子设备 |
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2021
- 2021-08-19 CN CN202110953273.8A patent/CN115708221A/zh active Pending
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