CN112768359A - 用于制备射频半导体器件的方法及其结构 - Google Patents
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Abstract
本申请实施例公开了一种用于制备射频半导体器件的方法及其结构，该方法包括在衬底上制备缓冲层，并在缓冲层上外延形成异质结构，异质结构用于射频高电子迁移率晶体管，异质结构中形成有二维电子气导电沟道；在异质结构的上表面沉积第一介质层，并在第一介质层的上表面通过刻蚀工艺形成射频半导体器件的参考栅极；或者，在异质结构的上表面通过刻蚀工艺形成参考栅极；其中，参考栅极用于制备射频半导体器件，参考栅极包括第一薄膜层和第二介质层，第二介质层置于第一薄膜层的上表面。可见，本申请实施例有利于制备出低成本高产量、高性能和高可靠性的射频半导体器件，实现高性能和高可靠性的栅极工艺集成方法。
Description
技术领域
本申请涉及半导体器件工艺技术领域，具体涉及一种用于制备射频半导体器件的方法及其结构。
背景技术
蜂窝和无线设备的广泛使用推动射频(radio frequency，RF)技术的快速发展，而第五代(5th generation，5G)通信场景的部署进一步对射频功率提出更高要求。
氮化镓(GaN)基半导体材料是继硅(Si)和砷化镓(GaAs)之后的第三代半导体材料，其具有禁带宽度大、击穿电场强、电子迁移率和电子饱和速率高等特点。GaN射频半导体器件具有工作温度高、抗辐射能力强、工作频率高和大功率射频等优势，但是也存在制备成本、器件尺寸、寄生电阻等问题，从而影响其在射频中的应用。
发明内容
本申请实施例提供了一种用于制备射频半导体器件的方法及其结构，以期望制备出低成本高产量的射频半导体器件，实现高性能和高可靠性的栅极工艺集成方法，提升射频半导体器件在射频应用中的性能，以及系统的寿命和可靠性。
第一方面，本申请实施例提供一种用于制备射频半导体器件的方法，包括：
在衬底上制备缓冲层，并在所述缓冲层上外延形成异质结构，所述异质结构用于射频高电子迁移率晶体管，所述异质结构中形成有二维电子气导电沟道；
在所述异质结构的上表面沉积第一介质层，并在所述第一介质层的上表面通过刻蚀工艺形成所述射频半导体器件的参考栅极；或者，在所述异质结构的上表面通过刻蚀工艺形成所述参考栅极；
其中，所述参考栅极用于制备所述射频半导体器件，所述参考栅极包括第一薄膜层和第二介质层，所述第二介质层置于所述第一薄膜层的上表面，所述第一薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。
第二方面，本申请实施例提供一种用于制备射频半导体器件的结构，包括：衬底、缓冲层、异质结构、参考栅极和第一介质层；或者，所述衬底、所述缓冲层、所述异质结构和所述参考栅极；其中，
所述异质结构用于射频高电子迁移率晶体管，所述异质结构中形成有二维电子气导电沟道，所述缓冲层和所述异质结构由下而上依次置于所述衬底的上表面；
所述异质结构的上表面依次放置所述第一介质层和所述参考栅极；或者，所述异质结构的上表面放置所述参考栅极；
所述参考栅极用于制备所述射频半导体器件，所述参考栅极包括第一薄膜层和第二介质层，所述第二介质层置于所述第一薄膜层的上表面，所述第一薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。
可以看出，本申请实施例中，首先，本申请通过采用一种与CMOS工艺兼容的方法来制备射频半导体器件，从而有利于实现制备低成本高产量、高性能和高可靠性的射频半导体器件。其次，本申请通过采用刻蚀工艺形成具有多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅材料的参考栅极，并能为后续通过光刻或平坦化工艺去除该参考栅极以制备出栅极，从而实现高性能和高可靠性的栅极工艺集成方法。最后，本申请制备出的栅极具有无损伤或低损伤等特点，从而有利于提升该射频半导体器件在射频应用中的性能，以及系统的寿命和可靠性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种射频半导体器件的制备方法的流程示意图；
图2是本申请实施例提供的一种射频半导体器件外延结构的器件结构示意图；
图3是本申请实施例提供的又一种射频半导体器件外延结构的器件结构示意图；
图4是本申请实施例提供的一种沉积第三介质层后的器件结构示意图；
图5是本申请实施例提供的一种刻蚀第三介质层和第二介质层后的器件结构示意图；
图6是本申请实施例提供的一种形成栅槽后的器件结构示意图；
图7是本申请实施例提供的又一种形成栅槽后的器件结构示意图；
图8是本申请实施例提供的一种制备栅极后的器件结构示意图；
图9是本申请实施例提供的一种沉积第四介质层后的器件结构示意图；
图10是本申请实施例提供的一种制备源漏极后的器件结构示意图；
图11是本申请实施例提供的又一种制备源漏极后的器件结构示意图；
图12是本申请实施例提供的一种沉积第六介质层后的器件结构示意图；
图13是本申请实施例提供的一种刻蚀第七介质层和第二介质层后的器件结构示意图；
图14是本申请实施例提供的又一种形成栅槽后的器件结构示意图；
图15是本申请实施例提供的又一种形成栅槽后的器件结构示意图；
图16是本申请实施例提供的又一种制备栅极后的器件结构示意图；
图17是本申请实施例提供的一种平坦化处理后的器件结构示意图；
图18是本申请实施例提供的一种刻蚀第一薄膜层后的器件结构示意图；
图19是本申请实施例提供的又一种刻蚀第一薄膜层后的器件结构示意图；
图20是本申请实施例提供的一种沉积第三栅极金属层后的器件结构示意图；
图21是本申请实施例提供的又一种制备栅极后的器件结构示意图；
图22是本申请实施例提供的一种沉积第八介质层后的器件结构示意图；
图23是本申请实施例提供的又一种制备源漏极后的器件结构示意图；
图24是本申请实施例提供的一种刻蚀第三介质层后的器件结构示意图；
图25是本申请实施例提供的一种沉积第十介质层后的器件结构示意图；
图26是本申请实施例提供的又一种平坦化处理后的器件结构示意图；
图27是本申请实施例提供的又一种形成栅槽后的器件结构示意图；
图28是本申请实施例提供的又一种制备栅极后的器件结构示意图；
图29是本申请实施例提供的又一种射频半导体器件的制备方法的流程示意图；
图30是本申请实施例提供的又一种射频半导体器件外延结构的器件结构示意图；
图31是本申请实施例提供的又一种射频半导体器件的制备方法的流程示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
在本发明实施例提供的附图中，所示的器件结构的剖面图会不按照一般比例作局部放大法，且所述示意图也仅是示例性说明，其在此不应限制本发明保护的范围。另外，在实际制作中应包含长度、宽度以及深度的三维空间尺寸。
请参阅图1是本申请实施例提供的一种射频半导体器件的制备方法的流程示意图，该方法包括：
S110、在衬底上制备缓冲层，并在所述缓冲层上外延形成异质结构。
其中，异质结构用于射频高电子迁移率晶体管，该异质结构中形成有二维电子气导电沟道。需要说明的是，缓冲层和异质结构由下而上依次置于衬底的上表面。
另外，本申请实施例可以先在低温或者高温下生长满足预设要求的缓冲层的厚度，然后经过退火工艺等，再在缓冲层上外延形成异质结构。其中，缓冲层的厚度对异质结构的电学性质以及表面形貌有着重要影响。
具体的，异质结构可以为GaN基材料的异质结结构，该异质结结构在室温下可以获得较高的电子迁移率，较高的峰值电子速度和饱和电子速度，以及较高的二维电子气密度。其中，GaN基材料可以是GaN、InN、AlN以及由它们组成的多元合金材料(如InGaN、AlGaN、AlInN、InAlGaN、InAlN)。
具体的，衬底可以为Si、GaN、SiC、蓝宝石或金刚石中的一种材料构成的单晶结构。
具体的，缓冲层可以为AlN、GaN和AlGaN中的至少一种材料构成的单层或多层结构。其中，缓冲层的厚度为0.5-4um。需要说明的是，由于衬底与异质结构为不同的材料，导致衬底与异质结构在物理化学性能上存在差异，因此，通过缓冲层可以有效减小衬底和外延薄膜的晶格失配、解决生长过程中所出现的裂纹等问题，从而提高薄膜质量。例如，由于AlN材料化学性能稳定，热膨胀系数介于Si材料与GaN材料之间，因此，当衬底为Si材料以及异质结构包含GaN材料时，在Si上外延生长薄膜的情况下，通过引入AlN缓冲层以解决生长薄膜过程中所出现的裂纹问题。同时，在生长薄膜过程中可以通过增加一定数量的缓冲层，可以生长出无裂缝的薄膜。此外，还可以通过引入高温与低温上的AlN缓冲层以及不同组分的AlGaN来消除裂纹。
具体的，异质结构为GaN、AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，并且异质结构的厚度可以为10-400nm。
在一个可能的示例中，异质结构可以包括第一外延层和第二外延层。其中，第二外延层的禁带比第一外延层的禁带宽，第二外延层置于第一外延层的上表面。
需要说明的是，本申请实施例可以利用金属有机化合物气相沉积(metal-organicchemical vapor deposition，MOCVD)、分子束外延(molecular beam epitaxy，MBE)或氢化物气相外延(hydride vapor phase epitaxy，HVPE)、脉冲激光沉积(pulsed laserdeposition，PLD)或反应溅射等技术，沉积第一外延层和第二外延层。其中，本申请实施例可以考虑向反应室同时通入铝源、铟源、镓源和氮源等材料，并通过控制反应室的温度在800～1200℃之间，以及反应速率小于30nm/分钟，以生长满足预设要求的第一外延层和第二外延层的厚度。
具体的，第一外延层可以为GaN材料构成的单层结构。或者，第一外延层可以为AlGaN、InGaN或GaN中的至少两种材料构成的多层结构。其中，第一外延层的厚度为10-500nm。需要说明的是，本申请实施例需要具体考虑射频半导体器件的制备工艺和要求，合理选择外延生长第一外延层的材料。另外，当第一外延层为单层结构时，第一外延层可以为异质结构中的沟道层；当第一外延层为多层结构时，第一外延层可以包括异质结构中的背势垒层和沟道层。其中，AlGaN材料作为低Al组分的背势垒层，可以提高缓冲层一侧的势垒，增强沟道阱中电子气的量子限制，从而提高射频半导体器件的输出性能、夹断特性，以及减小缓冲层漏电。
具体的，第二外延层可以为AlGaN、InGaN、InAlN、AlN或InAlGaN中的至少一种材料构成的单层或多层结构。其中，第二外延层的厚度为5-30nm。需要说明的是，本申请实施例需要具体考虑射频半导体器件的制备工艺和要求，合理选择外延生长第二外延层的材料。另外，第二外延层可以作为异质结构中的势垒层，例如，第二外延层可以作为AlGaN、AlN、InAlN或InAlGaN等材料的单势垒层，也可以作为AlGaN/AlN、InAlN/AlN、InAlGaN/AlN、AlInN/AlGaN、InAlGaN/AlGaN、InAlGaN/InGaN、InAlGaN/InAlN等材料的复合势垒层。
可见，通过采用不同的射频半导体器件工艺流程，不同的第一外延层与第二外延层的材料和薄膜层级结构，形成不同射频半导体器件的异质结构，产生不同的二维电子气密度，具有不同的工作频率、饱和漏电流和抗辐射能力，满足高频大功率电子器件和高速低耗电子器件制备需求。
举例中，首先，将硅衬底置于MOCVD设备的反应室中，将反应室的真空度抽至1×10-2托以下，并在氢气的保护下对硅底进行高温热处理，加热温度1000-1200℃，加热时间4-6min，反应室压力为35-45托，通入氢气流量为100-1000sccm；其次，将硅衬底温度降低为600-800℃，保持生长压力为35-45托，氩气流量为20-50sccm，氨气流量为40-500sccm，向反应室通入三甲基铝(TMAl)，以生长AlN缓冲层；再次，将温度上升为900-1100℃，保持生长压力为35-45托，氨气流量100-200，氢气流量50-100sccm，向反应室通入三甲基镓(TMGa)和三甲基铝以生长AlGaN缓冲层；然后，向反应室同时通入三甲基镓，维持温度为900-1100℃，控制好流量以生长GaN沟道层；最后，向反应室同时通入三甲基铝、三甲基镓和/或三甲基铟，维持温度为900-1100℃，控制好流量以生长AlInN/AlGaN复合势垒层。
S120、在异质结构的上表面沉积第一介质层，并在第一介质层的上表面通过刻蚀工艺形成射频半导体器件的参考栅极。
其中，参考栅极可以用于制备射频半导体器件，参考栅极可以包括第一薄膜层和第二介质层，第二介质层置于第一薄膜层的上表面，第一薄膜层可以包括以下至少一种：多晶硅层、非晶硅层、二氧化硅SiO2层、氮化硅SiNx层、氮氧化硅SiON层。
需要说明的是，本申请实施例采用多晶硅、非晶硅、SiO2、SiNx或SiON材料的参考栅极来提前作为一种假栅极(dummy gate)，有利于实现无损伤或低损伤的栅极工艺集成，保证高性能和高可靠性的射频集成器件。同时，无损伤或低损伤工艺的栅极结构进一步提高射频半导体器件在射频应用中的器件性能和可靠性。
示例性的，请参阅图2，衬底的上表面依次置于缓冲层、异质结构、第一介质层和参考栅极。其中，参考栅极包括第一薄膜层和第二介质层，并且第二介质层置于所述第一薄膜层的上表面。需要说明的是，图示例中各层的厚度仅是一种示意，需要根据具体半导体工艺确定，而不构成对本申请实施例的限制。
具体的，第一介质层可以为SiNx、SiO2、Al2O3、AlN、AlON、SiOxNy、HfO2和Ga2O3中的至少一种材料构成的单层或多层结构。优先的，第一介质层可以为SiNx材料构成的单层结构。优先的，第一介质层可以为SiO2和SiNx材料构成的复合或多层结构。其中，第一介质层的厚度可以为5-30nm。需要说明的是，第一介质层可以看作栅极介质层，并可以通过原子层沉积(atomic layer deposition，ALD)、等离子体增强原子层沉积(plasma enhanced atomiclayer deposition，PEALD)、等离子体增强化学的气相沉积法(plasma enhanced chemicalvapor deposition，PECVD)、低压力化学气相沉积(low pressure chemical vapordeposition，LPCVD)、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。另外，本申请实施例考虑的第一介质层采用高介质常数的材料。这是因为，在射频半导体器件保证栅控能力不变的情况下，跨导(用于表示栅控能力的指标)与单位栅电容有关联，而单位栅电容可以由栅极介质层的介质常数和栅极介质层的厚度的比值表示，从而栅极介质层的介质常数越高，其厚度也同比例增大，如此有利于进一步减少栅泄漏电流，提高沟道的传导电流。
具体的，第一薄膜层的厚度为100-300nm。
具体的，第二介质层可以为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构。优先的，第二介质层可以为SiO2材料构成的单层结构。其中，第二介质层的厚度可以为20-100nm。需要说明的是，第二介质层可以用于保护第一薄膜层，并可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。
进一步的，第一介质层可以为SiNx和SiO2的两种材料构成的复合或多层结构，或者Al2O3和SiO2的两种材料构成的复合或多层结构。
进一步的，第一介质层的厚度可以为20nm，第一薄膜层的厚度可以为200nm，参考栅极的长度可以为150nm。
在一个可能的示例中，在第一介质层的上表面通过刻蚀工艺形成射频半导体器件的参考栅极，可以包括以下步骤：在第一介质层的上表面依次沉积第一薄膜层和第二介质层；在第二介质层上使用光刻图形化工艺以得到第一掩膜层；根据第一掩膜层为掩膜刻蚀第二介质层和第一薄膜层，并停止在第一介质层的上表面以形成参考栅极，参考栅极位于所述第一介质层的上表面。
需要说明的是，本申请实施例可以考虑通过电容耦合等离子体反应离子刻蚀(CapacitorCoupledPlasma-reactive ion etching，CCP-RIE)、电感耦合式等离子刻蚀(Inductive Coupled Plasma-reactive ion etching，ICP-RIE)等干法刻蚀或湿法腐蚀技术来刻蚀第二介质层和/或第一薄膜层。
示例性的，请参阅图3。在第一介质层的上表面依次沉积第一薄膜层和第二介质层，并通过光刻和刻蚀形成参考栅极。
在一个可能的示例中，在S120之后，该方法还包括：形成第三介质层，第三介质层覆盖第一介质层的上表面和参考栅极的上表面；或者，第三介质层覆盖异质结构的上表面和参考栅极的上表面；通过第三介质层在源漏接触区域上制备源漏极以及将参考栅极制备为栅极；其中，源漏接触区域位于参考栅极的两侧，源漏极与异质结构形成欧姆接触，栅极与第一介质层形成金属-绝缘体-半导体结构或者栅极与异质结构形成肖特基接触。
具体的，第三介质层可以为SiO2、AlN、SiNx、SiOxNy、Al2O3中的至少一种材料构成的单层或多层结构。优选的，第二介质层可以为SiO2材料构成的单层结构。其中，第三介质层的厚度可以为200nm-400nm。需要说明的是，第三介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。
示例性的，请参阅图4，在参考栅极的上表面和第一介质层的上表面沉积第三介质层。
在一个可能的示例中，通过第三介质层在源漏接触区域上制备源漏极以及将参考栅极制备为栅极，可以包括以下步骤：在第三介质层上使用光刻图形化工艺以得到第三掩膜层；根据第三掩膜层为掩膜刻蚀第三介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层；根据第三掩膜层为掩膜刻蚀第一薄膜层和/或第一介质层，并停止在第一介质层或异质结构的上表面以形成栅槽；形成第一栅极金属层以制备栅极，第一栅极金属层覆盖栅槽和第三介质层的上表面；其中，栅极的横向部置于第三介质层的上表面，栅极的纵向部的下表面与第一介质层或者异质结构接触；形成第四介质层，第四介质层覆盖栅极的横向部和第三介质层的上表面，第三介质层和第四介质层为第五介质层；刻蚀第五介质层和/或第一介质层以形成源漏槽，并沉积第一源漏极金属层以制备源漏极；其中，第一源漏极金属层覆盖源漏槽和第五介质层的上表面，源漏极的横向部横置于第五介质层的上表面，源漏极的纵向部的下表面与异质结构接触。
需要说明的是，本申请实施例可以通过CCP-RIE、ICP-RIE等干法刻蚀或湿法腐蚀技术来刻蚀第三介质层和参考栅极中的第二介质层。
具体的，第四介质层可以为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构。其中，第四介质层的厚度可以为100nm-300nm。需要说明的是，第四介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。
具体的，第四介质层与第三介质层具有相同的材料。其中，第五介质层的厚度可以为200nm-700nm。
具体的，第一栅极金属层可以为TiN/Al/TiN，TaN/Al/TaN等多层结构，并且可以通过物理气相沉积(physical vapor deposition，PVD)、脉冲激光沉积(PulseLaserDeopositon，PLD)、原子层沉积(AtomicLayerDeposition，ALD)等技术沉积。需要说明的是，栅极可以呈现蘑菇型或者其他型状，对此不作具体限制。
具体的，第一源漏极金属层可以为钛/铝/氮化钛(Ti/Al/TiN)、钛/铝/钛/氮化钛(Ti/Al/Ti/TiN)、钽/铝/氮化钽(Ta/Al/TaN)、钽/铝/钽/氮化钽(Ta/Al/Ta/TaN)等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，源漏极可以呈现T型或者其他型状，对此不作具体限制。
进一步的，第三介质层的厚度可以为300nm，第一栅极金属层的厚度可以为150nm，第四介质层的厚度可以为300nm。
示例性的，如图5所示。在第三介质层上使用光刻图形化工艺以得到第三掩膜层，并根据第三掩膜层为掩膜刻蚀第三介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层。
如图6所示，根据第三掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层以形成栅槽。
如图7所示，根据第三掩膜层为掩膜刻蚀第一薄膜层和第一介质层，并停止在异质结构的上表面以形成栅槽。
如图8所示，形成第一栅极金属层以制备栅极，第一栅极金属层覆盖栅槽和第三介质层的上表面；其中，栅极的横向部置于第三介质层的上表面，栅极的纵向部的下表面与第一介质层接触。需要说明的是，根据图7所示，制备的栅极的纵向部的下表面可以与异质结构接触，对此不再具体赘述。
如图9所示，形成第四介质层，第四介质层覆盖栅极的横向部和第三介质层的上表面，第三介质层和第四介质层为第五介质层。
如图10所示，刻蚀第五介质层和第一介质层以形成源漏槽，并沉积第一源漏极金属层以制备源漏极；其中，第一源漏极金属层覆盖源漏槽和第五介质层的上表面，源漏极的横向部横置于第五介质层的上表面，源漏极的纵向部的下表面与异质结构接触。需要说明的是，根据图7所示，制备的栅极的纵向部的下表面可以与异质结构接触，对此不再具体赘述。
在一个可能的示例中，通过第三介质层在源漏接触区域上制备源漏极以及将参考栅极制备为栅极，可以包括以下步骤：刻蚀第三介质层和/或第一介质层以形成源漏槽，并沉积第二源漏极金属层以制备源漏极；其中，第二源漏极金属层覆盖源漏槽和第三介质层的上表面，源漏极的横向部横置于第三介质层的上表面，源漏极的纵向部的下表面与异质结构接触；形成第六介质层，第六介质层覆盖源漏极和第三介质层的上表面，第三介质层和第六介质层为第七介质层；在第七介质层上使用光刻图形化工艺以得到第四掩膜层；根据第四掩膜层为掩膜刻蚀第七介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层；根据第四掩膜层为掩膜刻蚀第一薄膜层和/或第一介质层，并停止在第一介质层或异质结构的上表面以形成栅槽；形成第二栅极金属层以制备栅极，第二栅极金属层覆盖栅槽和第七介质层的上表面；其中，栅极的横向部置于第七介质层的上表面，栅极的纵向部的下表面与第一介质层或异质结构接触。
需要说明的是，本申请实施例可以通过CCP-RIE、ICP-RIE等干法刻蚀或湿法腐蚀技术来刻蚀第三介质层和/或第一介质层。
具体的，第二源漏极金属层可以为钛/铝/氮化钛(Ti/Al/TiN)、钛/铝/钛/氮化钛(Ti/Al/Ti/TiN)、钽/铝/氮化钽(Ta/Al/TaN)、钽/铝/钽/氮化钽(Ta/Al/Ta/TaN)等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，源漏极可以呈现T型或者其他型状，对此不作具体限制。
具体的，第六介质层可以为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构。其中，第六介质层的厚度可以为100nm-300nm。需要说明的是，第六介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。
具体的，第六介质层与第三介质层具有相同的材料。其中，第七介质层的厚度可以为200nm-700nm。
具体的，第二栅极金属层可以为TiN/Al/TiN，TaN/Al/TaN等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，栅极可以呈现蘑菇型或者其他型状，对此不作具体限制。
进一步的，第二栅极金属层的厚度可以为150nm，第六介质层的厚度可以为300nm。
示例性的，请参阅图11，刻蚀第三介质层和第一介质层以形成源漏槽，并沉积第二源漏极金属层以制备源漏极；其中，第二源漏极金属层覆盖源漏槽和第三介质层的上表面，源漏极的横向部横置于第三介质层的上表面，源漏极的纵向部的下表面与异质结构接触。
请参阅图12，形成第六介质层，第六介质层覆盖源漏极和第三介质层的上表面，第三介质层和第六介质层为第七介质层。
请参阅图13，根据第四掩膜层为掩膜刻蚀第七介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层。
请参阅图14，根据第四掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层的上表面以形成栅槽。
请参阅图15，根据第四掩膜层为掩膜刻蚀第一薄膜层和第一介质层，并停止在异质结构的上表面以形成栅槽。
请参阅图16，形成第二栅极金属层以制备栅极，第二栅极金属层覆盖栅槽和第七介质层的上表面；其中，栅极的横向部置于第七介质层的上表面，栅极的纵向部的下表面与第一介质层接触。需要说明的是，根据图15所示，制备的栅极的纵向部的下表面可以与异质结构接触，对此不再具体赘述。
在一个可能的示例中，通过第三介质层在源漏接触区域上制备源漏极以及将参考栅极制备为栅极，可以包括以下步骤：针对第三介质层和参考栅极中的第二介质层，表面平坦化处理至参考栅极中的第一薄膜层露出；刻蚀第一薄膜层和/或第一介质层，并停止在第一介质层或异质结构的上表面以形成栅槽；形成第三栅极金属层以制备所述栅极，第三栅极金属层覆盖栅槽和第三介质层的上表面；其中，栅极的横向部置于第三介质层的上表面，栅极的纵向部的下表面与第一介质层或者异质结构接触；形成第八介质层，第八介质层覆盖栅极的横向部和第三介质层的上表面，第三介质层和第八介质层为第九介质层；刻蚀第九介质层和/或第一介质层以形成源漏槽，并沉积第三源漏极金属层以制备源漏极；其中，第三源漏极金属层覆盖源漏槽和第九介质层的上表面，源漏极的横向部横置于第九介质层的上表面，源漏极的纵向部的下表面与异质结构接触。
需要说明的是，本申请实施例的平坦化处理可以包括化学机械平坦化(chemical-mechanical planarization，CMP)、自旋玻璃(Spin Glass)刻蚀或光刻回流刻蚀等。另外，可以通过CCP-RIE、ICP-RIE等干法刻蚀或湿法腐蚀技术来刻蚀第一薄膜层。
具体的，第三栅极金属层可以为TiN/Al/TiN，TaN/Al/TaN等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，栅极可以呈现蘑菇型或者其他型状，对此不作具体限制。
具体的，第三源漏极金属层可以为钛/铝/氮化钛(Ti/Al/TiN)、钛/铝/钛/氮化钛(Ti/Al/Ti/TiN)、钽/铝/氮化钽(Ta/Al/TaN)、钽/铝/钽/氮化钽(Ta/Al/Ta/TaN)等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，源漏极可以呈现T型或者其他型状，对此不作具体限制。
具体的，第八介质层可以为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构。其中，第六介质层的厚度可以为100nm-300nm。需要说明的是，第八介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。
具体的，第八介质层与第三介质层具有相同的材料。其中，第九介质层的厚度可以为200nm-700nm。
进一步的，第三栅极金属层的厚度可以为150nm，第八介质层的厚度可以为300nm。
示例性的，请参阅图17，针对第三介质层和参考栅极中的第二介质层，表面平坦化处理至参考栅极中的第一薄膜层露出。
请参阅图18，刻蚀第一薄膜层和/或第一介质层，并停止在第一介质层或异质结构的上表面以形成栅槽。
请参阅图19，刻蚀第一薄膜层和第一介质层，并停止在异质结构的上表面以形成栅槽。
请参阅图20和图21，形成第三栅极金属层以制备所述栅极，第三栅极金属层覆盖栅槽和第三介质层的上表面；其中，栅极的横向部置于第三介质层的上表面，栅极的纵向部的下表面与第一介质层接触。
请参阅图22，形成第八介质层，第八介质层覆盖栅极的横向部和第三介质层的上表面，第三介质层和第八介质层为第九介质层。
请参阅图23，刻蚀第九介质层和第一介质层以形成源漏槽，并沉积第三源漏极金属层以制备源漏极；其中，第三源漏极金属层覆盖源漏槽和第九介质层的上表面，源漏极的横向部横置于第九介质层的上表面，源漏极的纵向部的下表面与异质结构接触。需要说明的是，根据图19所示，制备的栅极的纵向部的下表面可以与异质结构接触，对此不再具体赘述。
在一个可能的示例中，通过第三介质层在源漏接触区域上制备源漏极以及将参考栅极制备为栅极，可以包括以下步骤：在第三介质层上使用光刻图形化工艺以得到第五掩膜层；根据第五掩膜层刻蚀第三介质层和/或第一介质层以形成源漏槽，并沉积第四源漏极金属层以制备源漏极；其中，第四源漏极金属层覆盖源漏槽和第三介质层的上表面，源漏极的横向部横置于第三介质层的上表面，源漏极的纵向部的下表面与异质结构接触；第一薄膜层的高度高于源漏极金属的高度；形成第十介质层，第十介质层覆盖源漏极和第三介质层的上表面，第三介质层和第十介质层为第十一介质层；针对第十一介质层和参考栅极中的第二介质层，表面平坦化处理至参考栅极中的第一薄膜层露出，源漏极金属被部分残留的第十一介质层覆盖；掩膜刻蚀第一薄膜层和/或第一介质层，并停止在第一介质层或异质结构的上表面以形成栅槽；形成第四栅极金属层以制备栅极，第四栅极金属层覆盖栅槽和第十一介质层的上表面；其中，栅极的横向部置于第十一介质层的上表面，栅极的纵向部的下表面与第一介质层或异质结构接触。
具体的，第四栅极金属层可以为TiN/Al/TiN，TaN/Al/TaN等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，栅极可以呈现蘑菇型或者其他型状，对此不作具体限制。
具体的，第四源漏极金属层可以为钛/铝/氮化钛(Ti/Al/TiN)、钛/铝/钛/氮化钛(Ti/Al/Ti/TiN)、钽/铝/氮化钽(Ta/Al/TaN)、钽/铝/钽/氮化钽(Ta/Al/Ta/TaN)等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，源漏极可以呈现T型或者其他型状，对此不作具体限制。
具体的，第十介质层可以为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构。其中，第十介质层的厚度可以为100nm-300nm。需要说明的是，第十介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。
具体的，第十介质层与第三介质层具有相同的材料。其中，第十介质层的厚度可以为200nm-700nm。
进一步的，第四栅极金属层的厚度可以为150nm，第十介质层的厚度可以为300nm。
示例性的，请参阅图24，在第三介质层上使用光刻图形化工艺以得到第五掩膜层；根据第五掩膜层刻蚀第三介质层和/或第一介质层以形成源漏槽，并沉积第四源漏极金属层以制备源漏极；其中，第四源漏极金属层覆盖源漏槽和第三介质层的上表面，源漏极的横向部横置于第三介质层的上表面，源漏极的纵向部的下表面与异质结构接触；第一薄膜层的高度高于源漏极金属的高度。
请参阅图25，形成第十介质层，第十介质层覆盖源漏极和第三介质层的上表面，第三介质层和第十介质层为第十一介质层。
请参阅图26，针对第十一介质层和参考栅极中的第二介质层，表面平坦化处理至参考栅极中的第一薄膜层露出，源漏极金属被部分残留的第十一介质层覆盖。
请参阅图27，掩膜刻蚀第一薄膜层，并停止在第一介质层上表面以形成栅槽。
请参阅图28，形成第四栅极金属层以制备栅极，第四栅极金属层覆盖栅槽和第十一介质层的上表面；其中，栅极的横向部置于第十一介质层的上表面，栅极的纵向部的下表面与第一介质层接触。
可以看出，本申请实施例中，首先，本申请通过采用一种与CMOS工艺兼容的方法来制备射频半导体器件，从而有利于实现制备低成本高产量、高性能和高可靠性的射频半导体器件。其次，本申请通过采用刻蚀工艺形成具有多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅材料的参考栅极，并能为后续通过光刻或平坦化工艺去除该参考栅极以制备出栅极，从而实现高性能和高可靠性的栅极工艺集成方法。最后，本申请制备出的栅极具有无损伤或低损伤等特点，从而有利于提升该射频半导体器件在射频应用中的性能，以及系统的寿命和可靠性。
与上述实施例一致，请参阅图29是本申请实施例提供的又一种射频半导体器件的制备方法的流程示意图，该方法包括：
S2910、在衬底上制备缓冲层，并在缓冲层上外延形成异质结构。
S2920、在异质结构的上表面通过刻蚀工艺形成射频半导体器件的参考栅极。
其中，参考栅极可以用于制备射频半导体器件，参考栅极可以包括第一薄膜层和第二介质层，第二介质层置于第一薄膜层的上表面，第一薄膜层可以包括以下至少一种：多晶硅层、非晶硅层、二氧化硅SiO2层、氮化硅SiNx层、氮氧化硅SiON层。
示例性的，请参阅图30，衬底的上表面依次放置缓冲层、异质结构和参考栅极。其中，参考栅极包括第一薄膜层和第二介质层。需要说明的是，图示例中各层的厚度仅是一种示意，需要根据具体半导体工艺确定，而不构成对本申请实施例的限制。在一个可能的示例中，在异质结构的上表面通过刻蚀工艺形成参考栅极，可以包括以下步骤：在异质结构的上表面依次沉积第一薄膜层和第二介质层；在第二介质层上使用光刻图形化工艺以得到第二掩膜层；根据第二掩膜层为掩膜刻蚀第二介质层和第一薄膜层，并停止在异质结构的上表面以形成参考栅极，参考栅极位于异质结构的上表面。
需要说明的是，第二介质层可以用于保护第一薄膜层。同时，本申请实施例可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积第二介质层或第一薄膜层。另外，本申请实施例可以通过CCP-RIE、ICP-RIE等干法刻蚀或湿法腐蚀技术来刻蚀第二介质层或第一薄膜层。
需要说明的是，在上述实施例中，本申请对各个实施例的描述都各有侧重。由于图29所示的具体实施方式与上述图1所示的具体实施方式一致，因此图29所示的具体实施方式中没有详述的部分，可以具体参见上述图1中的相关描述，在此不再赘述。
可以看出，本申请实施例中，首先，本申请通过采用一种与CMOS工艺兼容的方法来制备射频半导体器件，从而有利于实现制备低成本高产量、高性能和高可靠性的射频半导体器件。其次，本申请通过采用刻蚀工艺形成具有多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅材料的参考栅极，并能为后续通过光刻或平坦化工艺去除该参考栅极以制备出栅极，从而实现高性能和高可靠性的栅极工艺集成方法。最后，本申请制备出的栅极具有无损伤或低损伤等特点，从而有利于提升该射频半导体器件在射频应用中的性能，以及系统的寿命和可靠性。
与上述实施例一致，请参阅图31是本申请实施例提供的又一种射频半导体器件的制备方法的流程示意图，该方法包括：
S3110、在衬底上制备缓冲层，并在缓冲层上外延形成异质结构。
S3120、在异质结构的上表面通过刻蚀工艺形成射频半导体器件的参考栅极；或者，在异质结构的上表面通过刻蚀工艺形成所述参考栅极。
其中，参考栅极可以用于制备射频半导体器件，参考栅极可以包括第一薄膜层和第二介质层，第二介质层置于第一薄膜层的上表面，第一薄膜层可以包括以下至少一种：多晶硅层、非晶硅层、二氧化硅SiO2层、氮化硅SiNx层、氮氧化硅SiON层。
S3130、形成第三介质层，第三介质层覆盖第一介质层的上表面和参考栅极的上表面；或者，第三介质层覆盖异质结构的上表面和参考栅极的上表面。
S3140、通过第三介质层在源漏接触区域上制备源漏极以及将参考栅极制备为栅极。
其中，源漏接触区域位于参考栅极的两侧，源漏极与异质结构形成欧姆接触，栅极与第一介质层形成金属-绝缘体-半导体结构或者栅极与异质结构形成肖特基接触。
需要说明的是，在上述实施例中，本申请对各个实施例的描述都各有侧重。由于图30所示的具体实施方式与上述图1和图29所示的具体实施方式一致，因此图30所示的具体实施方式中没有详述的部分，可以具体参见上述图1和图29中的相关描述，在此不再赘述。
可以看出，本申请实施例中，首先，本申请通过采用一种与CMOS工艺兼容的方法来制备射频半导体器件，从而有利于实现制备低成本高产量、高性能和高可靠性的射频半导体器件。其次，本申请通过采用刻蚀工艺形成具有多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅材料的参考栅极，并能为后续通过光刻或平坦化工艺去除该参考栅极以制备出栅极，从而实现高性能和高可靠性的栅极工艺集成方法。最后，本申请制备出的栅极具有无损伤或低损伤等特点，从而有利于提升该射频半导体器件在射频应用中的性能，以及系统的寿命和可靠性。
上述示例介绍了射频半导体器件的制备方法。下面具体介绍射频半导体器件的结构，该射频半导体器件包括：衬底、缓冲层、异质结构、参考栅极和第一介质层；或者，衬底、缓冲层、异质结构和参考栅极。
其中，异质结构用于射频高电子迁移率晶体管，异质结构中形成有二维电子气导电沟道，缓冲层和异质结构由下而上依次置于衬底的上表面；异质结构的上表面依次放置第一介质层和参考栅极；或者，异质结构的上表面放置参考栅极；参考栅极用于制备全自对准架构的射频半导体器件，参考栅极包括第一薄膜层和第二介质层，第二介质层置于第一薄膜层的上表面，第一薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。
示例性的，在上述图2中，射频半导体器件包括衬底、缓冲层、异质结构、参考栅极和第一介质层。其中，缓冲层、异质结构、第一介质层和参考栅极由下而上依次置于衬底的上表面，并且参考栅极包括第一薄膜层和第二介质层，而第二介质层置于第一薄膜层的上表面。
在上述图30中，射频半导体器件包括衬底、缓冲层、异质结构和参考栅极。其中，缓冲层、异质结构和参数栅极由下而上依次置于衬底的上表面。参考栅极包括第一薄膜层和第二介质层，并且第二介质层置于所述第一薄膜层的上表面。
需要说明的是，在上述实施例中，本申请对各个实施例的描述都各有侧重。由于本申请的射频半导体器件的结构的具体实施方式与上述图1、图29和图30所示的具体实施方式一致，因此本申请的具体实施方式中没有详述的部分，可以具体参见上述图1、图29和图30的相关描述，在此不再赘述。
可以看出，本申请实施例中，首先，本申请通过采用一种与CMOS工艺兼容的方法来制备射频半导体器件，从而有利于实现制备低成本高产量、高性能和高可靠性的射频半导体器件。其次，本申请通过采用刻蚀工艺形成具有多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅材料的参考栅极，并能为后续通过光刻或平坦化工艺去除该参考栅极以制备出栅极，从而实现高性能和高可靠性的栅极工艺集成方法。最后，本申请制备出的栅极具有无损伤或低损伤等特点，从而有利于提升该射频半导体器件在射频应用中的性能。以及系统的寿命和可靠性。
在一个可能的示例中，异质结构包括第一外延层和第二外延层，第二外延层的禁带比第一外延层的禁带宽，第一外延层叠置于第二外延层的上表面。
在一个可能的示例中，衬底为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；和/或，缓冲层为氮化铝AlN、GaN、氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构，缓冲层的厚度为0.5-4um；和/或，异质结构为GaN、AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，异质结构的厚度为10-400nm；和/或，第一介质层为氮化硅SiNx、氧化硅SiO2、氧化铝Al2O3、AlN、氮氧化铝AlON、氮氧化硅SiOxNy、氧化铪HfO2、氧化镓Ga2O3中的至少一种材料构成的单层或多层结构，第一介质层的厚度为5-30nm；和/或，第一薄膜层的厚度为100-300nm；和/或，第二介质层为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构，第二介质层的厚度为20-100nm。
在一个可能的示例中，射频半导体器件还包括第三介质层；其中，第三介质层、源漏极和栅极；其中，第三介质层覆盖第一介质层的上表面和参考栅极的上表面；或者，第三介质层覆盖异质结构的上表面和参考栅极的上表面；源漏极是通过在源漏接触区域上制备形成的，栅极是通过参考栅极制备形成的，源漏接触区域位于参考栅极的两侧，源漏极与异质结构形成欧姆接触，栅极与第一介质层形成金属-绝缘体-半导体结构或者栅极与异质结构形成肖特基接触。
需要说明的是，对于上述的各方法实施例，为了简单描述，将其都表述为一系列的动作组合。本领域技术人员应该知悉，本申请不受所描述的动作顺序的限制，因为本申请实施例中的某些步骤可以采用其他顺序或者同时进行。此外，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请实施例所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例进行了详细介绍，本申请实施例中的说明只是用于帮助理解本申请的方法及其核心思想。本领域技术人员应该知悉，本申请实施例在具体实施方式和应用范围上均会有改变之处，至此，本说明书内容不应理解为对本申请的限制。
Claims (14)
1.一种用于制备射频半导体器件的方法，其特征在于，包括：
在衬底上制备缓冲层，并在所述缓冲层上外延形成异质结构，所述异质结构用于射频高电子迁移率晶体管，所述异质结构中形成有二维电子气导电沟道；
在所述异质结构的上表面沉积第一介质层，并在所述第一介质层的上表面通过刻蚀工艺形成所述射频半导体器件的参考栅极；或者，在所述异质结构的上表面通过刻蚀工艺形成所述参考栅极；
其中，所述参考栅极用于制备所述射频半导体器件，所述参考栅极包括第一薄膜层和第二介质层，所述第二介质层置于所述第一薄膜层的上表面，所述第一薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。
2.根据权利要求1所述的方法，其特征在于，所述异质结构包括第一外延层和第二外延层，所述第二外延层的禁带比所述第一外延层的禁带宽，所述第二外延层置于所述第一外延层的上表面。
3.根据权利要求1所述的方法，其特征在于，所述在所述第一介质层的上表面通过刻蚀工艺形成所述射频半导体器件的参考栅极，包括：
在所述第一介质层的上表面依次沉积所述第一薄膜层和所述第二介质层；
在所述第二介质层上使用光刻图形化工艺以得到第一掩膜层；
根据所述第一掩膜层为掩膜刻蚀所述第二介质层和所述第一薄膜层，并停止在所述第一介质层的上表面以形成所述参考栅极，所述参考栅极位于所述第一介质层的上表面。
4.根据权利要求1所述的方法，其特征在于，所述在所述异质结构的上表面通过刻蚀工艺形成所述参考栅极，包括：
在所述异质结构的上表面依次沉积所述第一薄膜层和所述第二介质层；
在所述第二介质层上使用光刻图形化工艺以得到第二掩膜层；
根据所述第二掩膜层为掩膜刻蚀所述第二介质层和所述第一薄膜层，并停止在所述异质结构的上表面以形成所述参考栅极，所述参考栅极位于所述异质结构的上表面。
5.根据权利要求1所述的方法，其特征在于，所述衬底为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；和/或，
所述缓冲层为氮化铝AlN、GaN、氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构，所述缓冲层的厚度为0.5-4um；和/或，
所述异质结构为GaN、AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，所述异质结构的厚度为10-400nm；和/或，
所述第一介质层为氮化硅SiNx、氧化硅SiO2、氧化铝Al2O3、AlN、氮氧化铝AlON、氮氧化硅SiOxNy、氧化铪HfO2、氧化镓Ga2O3中的至少一种材料构成的单层或多层结构，所述第一介质层的厚度为5-30nm；和/或，
所述第一薄膜层的厚度为100-300nm；和/或，
所述第二介质层为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构，所述第二介质层的厚度为20-100nm。
6.根据权利要求1-5任一项所述的方法，其特征在于，还包括：
形成第三介质层，所述第三介质层覆盖所述第一介质层的上表面和所述参考栅极的上表面；或者，所述第三介质层覆盖所述异质结构的上表面和所述参考栅极的上表面；
通过所述第三介质层在源漏接触区域上制备源漏极以及将所述参考栅极制备为栅极；其中，所述源漏接触区域位于所述参考栅极的两侧，所述源漏极与所述异质结构形成欧姆接触，所述栅极与所述第一介质层形成金属-绝缘体-半导体结构或者所述栅极与所述异质结构形成肖特基接触。
7.根据权利要求6所述的方法，其特征在于，所述通过所述第三介质层在源漏接触区域上制备源漏极以及将所述参考栅极制备为栅极，包括：
在所述第三介质层上使用光刻图形化工艺以得到第三掩膜层；
根据所述第三掩膜层为掩膜刻蚀所述第三介质层和所述参考栅极中的所述第二介质层以露出所述参考栅极中的所述第一薄膜层；
根据所述第三掩膜层为掩膜刻蚀所述第一薄膜层和/或所述第一介质层，并停止在所述第一介质层或所述异质结构的上表面以形成栅槽；
形成第一栅极金属层以制备所述栅极，所述第一栅极金属层覆盖所述栅槽和所述第三介质层的上表面；其中，所述栅极的横向部置于所述第三介质层的上表面，所述栅极的纵向部的下表面与所述第一介质层或者所述异质结构接触；
形成第四介质层，所述第四介质层覆盖所述栅极的横向部和所述第三介质层的上表面，所述第三介质层和所述第四介质层为第五介质层；
刻蚀所述第五介质层和/或所述第一介质层以形成源漏槽，并沉积第一源漏极金属层以制备所述源漏极；其中，所述第一源漏极金属层覆盖所述源漏槽和所述第五介质层的上表面，所述源漏极的横向部横置于所述第五介质层的上表面，所述源漏极的纵向部的下表面与所述异质结构接触。
8.根据权利要求6所述的方法，其特征在于，所述通过所述第三介质层在源漏接触区域上制备源漏极以及将所述参考栅极制备为栅极，包括：
刻蚀所述第三介质层和/或所述第一介质层以形成源漏槽，并沉积第二源漏极金属层以制备所述源漏极；其中，所述第二源漏极金属层覆盖所述源漏槽和所述第三介质层的上表面，所述源漏极的横向部横置于所述第三介质层的上表面，所述源漏极的纵向部的下表面与所述异质结构接触；
形成第六介质层，所述第六介质层覆盖所述源漏极和所述第三介质层的上表面，所述第三介质层和所述第六介质层为第七介质层；
在所述第七介质层上使用光刻图形化工艺以得到第四掩膜层；
根据所述第四掩膜层为掩膜刻蚀所述第七介质层和所述参考栅极中的所述第二介质层以露出所述参考栅极中的所述第一薄膜层；
根据所述第四掩膜层为掩膜刻蚀所述第一薄膜层和/或所述第一介质层，并停止在所述第一介质层或所述异质结构的上表面以形成栅槽；
形成第二栅极金属层以制备所述栅极，所述第二栅极金属层覆盖所述栅槽和所述第七介质层的上表面；其中，所述栅极的横向部置于所述第七介质层的上表面，所述栅极的纵向部的下表面与所述第一介质层或所述异质结构接触。
9.根据权利要求6所述的方法，其特征在于，所述通过所述第三介质层在源漏接触区域上制备源漏极以及将所述参考栅极制备为栅极，包括：
针对所述第三介质层和所述参考栅极中的所述第二介质层，表面平坦化处理至所述参考栅极中的所述第一薄膜层露出；
刻蚀所述第一薄膜层和/或所述第一介质层，并停止在所述第一介质层或所述异质结构的上表面以形成栅槽；
形成第三栅极金属层以制备所述栅极，所述第三栅极金属层覆盖所述栅槽和所述第三介质层的上表面；其中，所述栅极的横向部置于所述第三介质层的上表面，所述栅极的纵向部的下表面与所述第一介质层或者所述异质结构接触；
形成第八介质层，所述第八介质层覆盖所述栅极的横向部和所述第三介质层的上表面，所述第三介质层和所述第八介质层为第九介质层；
刻蚀所述第九介质层和/或所述第一介质层以形成源漏槽，并沉积第三源漏极金属层以制备所述源漏极；其中，所述第三源漏极金属层覆盖所述源漏槽和所述第九介质层的上表面，所述源漏极的横向部横置于所述第九介质层的上表面，所述源漏极的纵向部的下表面与所述异质结构接触。
10.根据权利要求6所述的方法，其特征在于，所述通过所述第三介质层在源漏接触区域上制备源漏极以及将所述参考栅极制备为栅极，包括：
在所述第三介质层上使用光刻图形化工艺以得到第五掩膜层；
根据所述第五掩膜层刻蚀所述第三介质层和/或所述第一介质层以形成源漏槽，并沉积第四源漏极金属层以制备所述源漏极；其中，所述第四源漏极金属层覆盖所述源漏槽和所述第三介质层的上表面，所述源漏极的横向部横置于所述第三介质层的上表面，所述源漏极的纵向部的下表面与所述异质结构接触；所述第一薄膜层的高度高于所述源漏极金属的高度；
形成第十介质层，所述第十介质层覆盖所述源漏极和所述第三介质层的上表面，所述第三介质层和所述第十介质层为第十一介质层；
针对所述第十一介质层和所述参考栅极中的所述第二介质层，表面平坦化处理至所述参考栅极中的所述第一薄膜层露出，所述源漏极金属被部分残留的所述第十一介质层覆盖；
刻蚀所述第一薄膜层和/或所述第一介质层，并停止在所述第一介质层或所述异质结构的上表面以形成栅槽；
形成第四栅极金属层以制备所述栅极，所述第四栅极金属层覆盖所述栅槽和所述第十一介质层的上表面；其中，所述栅极的横向部置于所述第十一介质层的上表面，所述栅极的纵向部的下表面与所述第一介质层或所述异质结构接触。
11.一种用于制备射频半导体器件的结构，其特征在于，包括：衬底、缓冲层、异质结构、参考栅极和第一介质层；或者，所述衬底、所述缓冲层、所述异质结构和所述参考栅极；其中，
所述异质结构用于射频高电子迁移率晶体管，所述异质结构中形成有二维电子气导电沟道，所述缓冲层和所述异质结构由下而上依次置于所述衬底的上表面；
所述异质结构的上表面依次放置所述第一介质层和所述参考栅极；或者，所述异质结构的上表面放置所述参考栅极；
所述参考栅极用于制备所述射频半导体器件，所述参考栅极包括第一薄膜层和第二介质层，所述第二介质层置于所述第一薄膜层的上表面，所述第一薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层。
12.根据权利要求11所述的射频半导体器件，其特征在于，所述异质结构包括第一外延层和第二外延层，所述第二外延层的禁带比所述第一外延层的禁带宽，所述第二外延层置于所述第一外延层的上表面。
13.根据权利要求11所述的射频半导体器件，其特征在于，所述衬底为硅Si、氮化镓GaN、碳化硅SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；和/或，
所述缓冲层为氮化铝AlN、GaN、氮化镓铝AlGaN中的至少一种材料构成的单层或多层结构，所述缓冲层的厚度为0.5-4um；和/或，
所述异质结构为GaN、AlGaN、氮化镓铟InGaN、氮化铝铟InAlN、AlN、氮化镓铝铟InAlGaN中的至少两种材料构成的双层或多层结构，所述异质结构的厚度为10-400nm；和/或，
所述第一介质层为氮化硅SiNx、氧化硅SiO2、氧化铝Al2O3、AlN、氮氧化铝AlON、氮氧化硅SiOxNy、氧化铪HfO2、氧化镓Ga2O3中的至少一种材料构成的单层或多层结构，所述第一介质层的厚度为5-30nm；和/或，
所述第一薄膜层的厚度为100-300nm；和/或，
所述第二介质层为SiO2、SiNx、SiOxNy或Al2O3中的一种材料构成的单层结构，所述第二介质层的厚度为20-100nm。
14.根据权利要求11-13任一项所述的射频半导体器件，其特征在于，还包括：第三介质层、源漏极和栅极；其中，
所述第三介质层覆盖所述第一介质层的上表面和所述参考栅极的上表面；或者，所述第三介质层覆盖所述异质结构的上表面和所述参考栅极的上表面；
所述源漏极是通过在源漏接触区域上制备形成的，所述栅极是通过所述参考栅极制备形成的，所述源漏接触区域位于所述参考栅极的两侧，所述源漏极与所述异质结构形成欧姆接触，所述栅极与所述第一介质层形成金属-绝缘体-半导体结构或者所述栅极与所述异质结构形成肖特基接触。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210507 |
|
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