CN110120347B - 形成场效应晶体管的方法 - Google Patents

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Abstract

公开了形成场效应晶体管的方法。该方法包括以下步骤：利用低压化学气相沉积(LPCVD)技术在半导体层上沉积第一氮化硅(SiN)膜；利用等离子体辅助化学气相沉积(p‑CVD)技术在第一SiN膜上沉积第二SiN膜；在第二SiN膜上制备光阻剂掩模，光阻剂掩模具有位于与栅电极对应的位置处的开口；在光阻剂掩模中的开口的部分中连续地干法蚀刻第二SiN膜和第一SiN膜，以形成第一SiN膜中的开口和第二SiN膜中的开口，第一SiN膜中的开口和第二SiN膜中的开口使半导体层露出；以及利用栅电极至少填充第一SiN膜中的开口。本工艺的特征在于，第一SiN膜中的开口相对于半导体层具有倾斜侧部并从半导体层逐渐变宽。

Description

形成场效应晶体管的方法
技术领域
本发明涉及形成场效应晶体管(FET)的方法，具体地说，本发 明涉及形成FET的栅电极的方法。
背景技术
美国专利US2012/119260A1公开了一种在半导体层上形成电极 的工艺。该美国专利所公开的工艺首先在半导体层上沉积衬底绝缘 膜，然后在衬底绝缘膜中形成开口，以部分地露出半导体层。然后， 使称为第一绝缘膜的另一绝缘膜覆盖衬底绝缘膜的整个表面以及在衬底绝缘膜中的开口中露出的半导体层的表面。然后，使称为第二绝 缘膜的另一绝缘膜覆盖第一绝缘膜的整个表面，其中第一绝缘膜和第 二绝缘膜的截面反映衬底绝缘膜中的开口的形状。将第一绝缘膜和第 二绝缘膜部分地蚀刻以形成开口，从而使半导体层在该开口中露出而 保留在衬底绝缘膜的开口的侧部中，以形成半导体层的倾斜侧部。电 极填充第一绝缘膜和第二绝缘膜的开口。
日本专利申请公开No.JP2013-077621A公开了一种主要由化合 物半导体材料制成的半导体器件。该日本专利申请公开所公开的半导 体器件设置有位于碳化硅(SiC)的衬底上的半导体叠层、半导体叠层上的设置有开口的氮化硅(SiN)钝化膜以及填充钝化膜中的开口 的栅电极。通过湿法蚀刻钝化膜来形成开口，以使开口的侧部相对于 半导体叠层倾斜。
另一个日本专利申请公开No.JP2013-222939A公开了一种半导 体器件类型的高电子迁移率晶体管(HEMT)，HEMT设置有位于栅电极中的凸缘。凸缘不与半导体叠层直接接触，并表现出缓和集中在 栅电极边缘的场强的作用。在该日本专利申请公开中公开的一个实施 例中的HEMT设置有具有两个部分的凸缘，其中一个部分设置在作 为第一绝缘膜的SiN钝化膜上，而另一个部分设置在由氧化铪(HfO) 制成的第二绝缘膜上。具有两个或更多个部分的凸缘可以增强用于缓 和或扩散栅电极的场强的作用。
FET的栅电极优选地具有随着远离半导体层而宽度逐渐增大的 截面，以缓和集中在电极边缘上的场强，并减小漏电流崩塌。上述现 有专利文献提出了各种技术，这些技术用于形成钝化膜中的开口的相 对于半导体表面倾斜的侧部，并形成不与半导体层直接接触的凸缘。然而，因为这些工艺表现出复杂性，并固有地使开口的侧部的倾斜角 较大地扩大，因此这些工艺是不可靠的。
发明内容
本发明的一个方面涉及形成设置有栅电极的场效应晶体管 (FET)的方法。本发明的方法包括以下步骤：(a)利用低压化学气相 沉积(LPCVD)技术在半导体层上沉积第一氮化硅(SiN)膜；(b)利用 等离子体辅助化学气相沉积(p-CVD)技术在所述第一SiN膜上沉积第二SiN膜；(c)在所述第二SiN膜上制备光阻剂掩模，其中所述光 阻剂掩模具有位于与所述栅电极对应的位置处的开口；(d)在所述光 阻剂掩模中的所述开口的部分中连续地干法蚀刻所述第二SiN膜和 所述第一SiN膜，以形成所述第一SiN膜中的开口和所述第二SiN 膜中的另一开口，所述第一SiN膜中的所述开口和所述第二SiN膜 中的所述开口使所述半导体层露出；以及(e)利用所述栅电极至少填 充所述第一SiN膜中的所述开口。本发明的工艺的特征在于所述第一SiN膜中的所述开口相对于所述半导体层具有倾斜的侧部并从所 述半导体层逐渐变宽。
附图说明
参考附图并阅读本发明的优选实施例的以下详细描述将能够更好 地理解上述和其它目的、方面和优点，其中：
图1是利用根据本发明第一实施例的工艺形成的场效应晶体管 (FET)的截面图；
图2A和图2B是根据本发明第一实施例的工艺的各个步骤中的 FET的截面图；
图3A和图3B是工艺的在图2B所示步骤之后的各个步骤中的 FET的截面图；
图4A和图4B是工艺的在图3B所示步骤之后的各个步骤中的 FET的截面图，图4A和图4B放大示出了栅电极附近的部分；
图5A和图5B是工艺的在图4B所示步骤之后的各个步骤中的 FET的栅电极附近的截面图；
图6A至图6D示意性地说明了在形成第一SiN膜中的开口期间第 二SiN膜的边缘的后退和第一SiN膜的倾斜边缘的形成；
图7是利用扫描电子显微镜(SEM)拍摄的栅电极附近的照片；
图8是利用根据本发明第二实施例的另一工艺形成的FET的截面 图；
图9A和图9B是工艺的在图5A所示步骤之后的各个步骤中的 FET的在栅电极附近的截面图；
图10A和图10B是工艺的在图9B所示步骤之后的各个步骤中的 FET的在栅电极附近的截面图；
图11是利用根据本发明第三实施例的另一工艺形成的FET的截 面图；
图12A和图12B是工艺的在图2B所示步骤之后的各个步骤中的 FET的在栅电极附近的截面图；
图13A和图13B是工艺的在图12B所示步骤之后的各个步骤中的 FET的在栅电极附近的截面图；以及
图14A和图14B是工艺的在图13B所示步骤之后的各个步骤中的 FET的在栅电极附近的截面图。
具体实施方式
接下来，将参考附图对根据本发明的一些实施例进行描述。然而， 本发明不限于这些实施例，并且具有在所附权利要求中限定的范围及 包括所有修改和变化的等同内容。在附图的描述中，将用彼此相同或 相似的附图标记或附图标号来表示彼此相同或相似的部件，而不做重复说明。
图1是利用根据本发明第一实施例的工艺形成的场效应晶体管 (FET)的截面图。如图1所示，FET 1A包括衬底2、半导体叠层7、 第一绝缘膜11、第二绝缘膜12、源极21的电极、漏极22的电极和栅 极23的电极，其中第一绝缘膜11和第二绝缘膜12由氮化硅(SiN) 制成，并在下文中被称为SiN膜。从衬底2侧起，半导体叠层7包括缓冲层3、沟道层4、阻挡层5和盖层6。图1中所示的FET 1A是所 谓的高电子迁移率晶体管(HEMT)的类型，HEMT在沟道层4与阻挡 层5之间的界面(确切的说，沟道层4相对于阻挡层5的界面)处设置有二维电子气(2DEG)，其中2DEG变为晶体管的沟道。
衬底2设置用于在衬底2上生长外延层，并且衬底2由例如碳化 硅(SiC)、氮化镓(GaN)、硅(Si)和/或蓝宝石(Al2O3)制成。本 实施例提供由SiC制成的衬底2。缓冲层3设置用于在缓冲层3上以良 好质量形成用于外延地生长沟道层5的核，并且缓冲层3由例如氮化铝(AlN)制成。缓冲层3的厚度为10nm至100nm。如上所述，沟道 层4可以在相对于阻挡层5的界面处形成2DEG，并由厚度为0.4μm至 2.0μm的GaN制成。
在沟道层4上外延生长的阻挡层5可以由电子亲和力大于沟道层 4的电子亲和力的半导体材料制成。阻挡层5可以由厚度为5nm至30nm 的n型氮化铝镓(AlGaN)制成。在阻挡层5上外延生长的盖层6可以 由厚度为至少1nm但小于5nm的n型GaN制成。
第一SiN膜11机械和化学地保护半导体叠层7的表面。利用低压 化学气相沉积(LPCVD)技术在与沉积第二SiN膜12的温度相比相对 更高的温度下形成第一SiN膜11。因此，与第二SiN膜12相比，第一 SiN膜11变得紧凑且致密。此外，第一SiN膜11优选地具有比理想配比成分的硅(Si)成分更多的硅(Si)成分，即优选地富含Si成分； 并且第一SiN膜11的折射率大于2.05。第一SiN膜的厚度为至少20nm 但小于50nm，并分别为源极21的电极、漏极22的电极和栅极23的 电极提供开口11a至11c。栅极开口11c中露出盖层6的表面，并具有从盖层6的表面逐渐变宽的形状。也就是说，栅极开口11c的侧部与 在栅极开口11c中露出的盖层6的表面形成钝角。通过去除盖层6，源 极开口11a和漏极开口11b露出阻挡层5。
通过去除源极开口11a和漏极开口11b中的盖层6，源极21的电 极和漏极22的电极覆盖第一SiN膜11的源极开口11a和漏极开口11b，并且与阻挡层5直接接触。可以通过允许钛(Ti)和铝(Al)的堆叠金 属形成源电极21和漏电极22，源电极21和漏电极22表现出对阻挡层 5的非整流特性。堆叠金属还可以在Al上堆叠另一Ti。
栅电极23A与第一SiN膜11的栅极开口11c中的盖层6直接接 触。栅电极23A完全掩埋栅极开口11c，并部分地覆盖栅极开口11c 附近的第一SiN膜11。栅电极23A可以由厚度分别为0.2μm和0.7μm 的镍(Ni)和金(Au)的堆叠金属制成，Ni与半导体叠层7形成肖特 基(Schottky)接触。作为替代，铂(Pt)可以替代Ni来与半导体叠 层7形成肖特基接触。
可以利用等离子体辅助化学气相沉积(p-CVD)技术在比第一SiN 膜11的沉积温度低的温度形成第二SiN膜12，这可以形成相对稀疏和 柔软的第二SiN膜。第二SiN膜12具有比第一SiN膜11的Si成分更 少的Si成分，并具有约1.8以下的折射率。在本实施例中，第二SiN 膜12可以具有至少250nm但是小于500nm的厚度。第二绝缘膜12设 置有源极开口12a、漏极开口12b和栅极开口12c，栅极开口12c使栅 极开口11c以及在栅极开口11c附近的表面完全露出。栅电极23A存 在于栅极开口12c中，以与第二SiN膜12的栅极开口12c的边缘形成间隙。源极开口12a和漏极开口12b将源电极21和漏电极22露出， 使得第二SiN膜12部分地覆盖源电极21和漏电极22。用于源电极21 和漏电极22的互连部(附图中未示出)可以通过相应的开口12a和12b 与源电极21和漏电极22电连接。
接下来，将参照图2A至图5B描述根据本发明的第一实施例的形 成FET 1A的工艺，这些图是在工艺的各个步骤中的FET 1A的截面图。 此外，图4A至图5B放大示出了栅电极23A附近的部分。
如图2A所示，该工艺首先利用金属有机化学气相沉积(MOCVD) 法通过在SiC衬底上依次和外延地生长AlN层、GaN层、AlGaN层和 另一GaN层来形成半导体叠层7，其中这些层分别用作缓冲层3、沟道 层4、阻挡层5和盖层6。然后，LPCVD技术将第一SiN膜11以20nm 至50nm的厚度沉积在半导体叠层7上。LPCVD技术使用二氯二氢硅(SiH2Cl2)和氨(NH3)作为Si和氮(N)的源材料，并且沉积温度 优选地比用于第二SiN膜12的p-CVD技术的沉积温度高得足够多， 但与半导体叠层7中的半导体层3至6的生长温度相比是相当的或更 低，以防止原子从半导体叠层7的表面解离。具体而言，第一SiN膜 11的沉积温度优选地为800℃至900℃。此外，沉积压力优选为10Pa 至100Pa，并且SiH2Cl2与NH3的流量比优选为0.05，大于具有理想配 比成分的SiN膜的源材料的流量比。具体而言，SiH2Cl2的流量优选地 为10sccm至100sccm，而NH3的流量优选地为0.5slm至2slm，其中 单位sccm或slm指的是在标准压力下一分钟的量，并且1sccm等于1.69 ×10-4[Pa·m3/sec]。在本实施例中，SiH2Cl2和NH3的流量分别为50sccm 和500sccm，沉积压力和温度分别被设定为50Pa和850℃。
然后，如图3A所示，该工艺在第一SiN膜11中形成源极开口11a 和漏极开口11b。使用图案化的光阻剂(photoresist，又称为光致抗蚀 剂或光刻胶)和含氟(F)的反应气体进行选择性蚀刻可以形成源极开 口11a和漏极开口11b。该工艺还可以利用另一种含氯(Cl)的反应气 体蚀刻在开口11a和11b中露出的盖层6，以露出盖层6下方的阻挡层 5。钛(Ti)和金(Au)的真空蒸发以及随后的剥离技术可在开口11a 和11b中的阻挡层5上留下Ti/Al的堆叠金属。使堆叠金属合金化可以 在开口11a和11b中形成源极21和漏极22的欧姆电极。
然后，如上所述，用第二SiN膜12完全覆盖第一SiN膜11以及 欧姆金属21和22，其中在本实施例中可以利用p-CVD技术以250nm 至500nm的厚度形成第二SiN膜12。p-CVD技术使用沉积温度优选低于350℃且沉积压力为50Pa至200Pa的条件。因为由13.56MHz的射 频(RF)信号产生的等离子体有助于源材料SiH4和NH3的电离以形成 硅(Si)和氮(N)的活性元素，所以p-CVD技术可以降低源材料的 沉积温度。单硅烷(SiH4)和氨(NH3)的流量优选地分别为10sccm 至50sccm以及100sccm至500sccm。本实施例将第二SiN膜12的沉 积条件设定为：SiH4和NH3的流量为20sccm和200sccm、沉积压力为 133Pa、沉积温度为350℃以及产生等离子体的RF信号的功率为200W。 在这些条件下沉积的第二SiN膜12可以表现出约1.8的折射率。
然后，如图4A所示，该工艺在第二SiN膜12上制备图案化的光 阻剂30，光阻剂30是紫外线曝光光阻剂或电子束(EB)光阻剂的类 型，并提供与将在第一SiN膜11中形成的栅极开口11c重叠的开口30a。 对于EB光阻剂，开口30a沿着将源电极21和漏电极22连接起来的方 向具有例如50nm的宽度L0，或者对于紫外曝光光阻剂，开口30a沿着 将源电极21和漏电极22连接起来的方向具有约400nm的宽度L0。宽 度L0可以由设计用于第一SiN膜11中的栅极开口11c的最小宽度L1确定，参见图4B。
然后，该工艺使用图案化的光阻剂30作为蚀刻掩模，通过分别形 成开口12c和11c来依次且连续地蚀刻第二SiN膜12和第一SiN膜11 的一部分，以露出盖层6的表面。因为第一绝缘膜11与第二绝缘膜12 相比是紧凑且致密的，所以当将用于蚀刻第一SiN膜11的条件应用于 蚀刻第二绝缘膜12时，可以在图案化的光阻剂30中形成显著的外悬 部。也就是说，第二绝缘膜12的开口12c的边缘从光阻剂30的开口 30a的边缘后退。使用例如六氟化硫(SF6)、四氟甲烷(CF4)、三氟 甲烷(CHF3)、六氟丙烯(C3F6)和/或六氟乙烷(C2F6)等含氟(F)的反应气体的干法蚀刻(例如反应离子蚀刻RIE和/或感应耦合等离子 体RIE(ICP-RIE))可以蚀刻第二SiN膜12和第一SiN膜11。蚀刻 压力为约1Pa，并且100W的RF功率可以适用于蚀刻。不仅是RF功 率，蚀刻压力也影响蚀刻的各向异性。
图6A至图6D示意性地示出了栅极开口11c和12c的截面，该截 面取决于对第一SiN膜11的蚀刻速率和对第二SiN膜12的蚀刻速率 的高宽比。图6A对应于如下状态：第二SiN膜12中的栅极开口12c 的深度变得等于第二SiN膜12的厚度，即，对第二SiN膜12的蚀刻 刚好到达第一绝缘膜11的状态。图6B至图6D示出了对第一SiN膜 11的蚀刻从图6A所示的状态逐渐前进的状态。具体而言，图6D示出 了蚀刻刚好到达盖层6的表面的状态。附图中所示的虚线方形D2示意 性地示出了对第二SiN膜12的蚀刻速率的高宽比A2(＝a2/b2)，而另 一虚线方形D1对应于对第一SiN膜11的蚀刻速率的高宽比A1(＝a1/ b1)，其中蚀刻速率a1和a2是竖直方向的蚀刻速率，即沿厚度方向的 蚀刻速率，而蚀刻速率b1和b2是水平方向的蚀刻速率，即沿层方向的 蚀刻速率。
如上所述，利用p-CVD技术形成本实施例的第二SiN膜12，而 利用LPCVD技术形成第一SiN膜11，这导致第一SiN膜11对干法蚀 刻具有更大耐受性。对于第二SiN膜12，化学反应变得占主导地位， 其中水平蚀刻速率增大，并最终变得与竖直蚀刻速率相当，而在对第一SiN膜11的蚀刻中，物理反应变得占主导地位，这导致水平蚀刻速 率远小于竖直蚀刻速率。
也就是说，对第一SiN膜11的竖直蚀刻速率a1变得小于对第二 SiN膜12的竖直蚀刻速率a2，而水平蚀刻范围b1变得小于对第二SiN 膜12的水平蚀刻范围b2。此外，第一SiN膜11的高宽比A1变得大于 第二SiN膜12的高宽比A2。蚀刻速率和高宽比的一个实例是 a1＝4nm/min，a2＝20nm/min，这导致比率a2/a1约为5，而b1＝0.5nm/min， b2＝8nm/min，这导致比率b2/b1为约16。对于这些蚀刻速率而言，两个 高宽比A1和A2的比率A1/A2变为16/5。通过改变蚀刻条件，该比率 A1/A2可以变得大于16/5。
如图6A至图6D所示，可以在蚀刻第一SiN膜11期间蚀刻第二 SiN膜12，这可以使第二SiN膜12中的开口12c的边缘后退并且逐渐 露出第一SiN膜11的在开口11c附近的表面。假设有两种情况。第一 种情况是对第一SiN膜11的蚀刻精确地跟踪图案化的光阻剂30的边缘30a；即，反应气体仅提供给从开口30a露出的区域，在光阻剂30 下方的第一SiN膜11的表面不被蚀刻，而是仅进行对第二SiN膜12 的侧部蚀刻。在这样的条件下，第一SiN膜11中的开口11c可以具有图6D所示的侧部Wa，侧部Wa与半导体叠层7的表面成角度θ，角 度θ仅跟随对第一SiN膜11的蚀刻速率中的高宽比A1。然而，在对 第一SiN膜11进行蚀刻的大多数情况中可能蚀刻第一SiN膜11的位 于图案化的光阻剂30中的外悬部下方的表面，这会使第一SiN膜11 中的开口11c的边缘后退，具体而言，开口11c的顶面的边缘从原始边 缘后退。图6B至图6D中所示的斜面Wb对应于另一极限情况，在该 情况中，在对第一SiN膜11的蚀刻期间，图案化的光阻剂30中的外 悬部下方的第一SiN膜11的表面被充分蚀刻。在该情况下，侧部Wb 从第二SiN膜12中的开口12c的端部延伸到第一SiN膜11中的开口 11c的端部。第一开口11中的开口11c的边缘实际上变为在上述两个极限情况之间的Wc。因此，第一SiN膜11中的栅极开口11c的侧部 Wc的角度θ变为：
tan-1(a1/b1)>θ>tan-1{t1/(b2*(t1/a1))}，
tan-1(8)>θ>tan-1(0.5)，
其中，t1是第一SiN膜11的厚度。
第二SiN膜12以从第一SiN膜11中的栅极开口11c的底部起测 量出的量B后退，随着第一SiN膜11的厚度t1增大，该量B变大。 在一个实例中，对于第一SiN膜11和第二SiN膜12的分别为20nm和 250nm的厚度t1和t2而言，后退量B变为0.15μm，并且倾角θ为50°。 在厚度t1和t2分别被设定为20nm和120nm的另一实例中，后退量B 变为0.1μm并且倾角θ为70°。随着第二SiN膜12的厚度t2变厚，倾 角θ变小；然而，第二SiN膜12的厚度t2超过300nm，并且相对于半 导体叠层7的表面的角度θ的倾角在约50°到达饱和，这是因为第一 SiN膜11的开口11c的侧部也被蚀刻。
此外，蚀刻期间压力的增大可以使栅极开口11c中的侧部的角度 θ较小，这是因为随着蚀刻压力增加，碰撞之间的反应离子的平均自由 路径变得受到抑制，这也使反应离子的前进方向是各向同性的。变厚 的第二SiN膜12也使角度θ在约45°到达饱和。随着压力变大，饱和 角度θ变小。
参考图5A，该工艺随后去除图案化的光阻剂30，并且如图5B所 示，在从第一SiN膜11中的栅极开口11c中露出的半导体叠层7以及 第一SiN膜11的在栅极开口11c附近的部分上沉积栅电极23A。具体 而言，去除图案化的光阻剂30并重形成另一个图案化的光阻剂，该另一个图案化的光阻剂提供开口使第一SiN膜11中的栅极开口11c完全 露出但是部分地覆盖第二SiN膜12中的栅极开口12c，该工艺通过设 置在另一个光阻剂中的开口内进行真空蒸发来顺序地沉积Ni和Au。 沉积在图案化的光阻剂上的残留金属可以随着图案化的光阻剂的去除 而被去除，这通常被称为剥离技术。因此，在栅极开口11c和12c内形成了堆叠Ni和Au而成的栅电极23A。如图5B所示，栅电极23A可 以完全覆盖栅极开口11c的倾斜侧部，但是与第二SiN膜12留下间隙。 然而，当在另一个图案化的光阻剂中制备的开口使第二SiN膜12中的 栅极开口12c完全露出时，栅电极23A可以部分地覆盖第二SiN膜12，而在栅电极23A与第二SiN膜12之间不留下任何间隙。
第二实施例
图8是利用根据本发明第二实施例的工艺形成的另一FET 1B的 截面图。除了安排了沉积第二SiN膜12的步骤之外，第二实施例的工 艺与形成半导体叠层7和沉积第一SiN膜11的步骤完全符合。第二实 施例的第二SiN膜12也设置在第一SiN膜11上并通过p-CVD技术形 成，从而与第一SiN膜11相比获得了稀疏特性。第二SiN膜12优选 地具有约2.0以下的折射率，但具有厚度至少为30nm但至多为500nm 的特征。本实施例的第二SiN膜12具有40±5nm的厚度。
本实施例的栅电极23B完全填充第一SiN膜11的栅极开口11c 和第二SiN膜12中的栅极开口12c，以与在栅极开口11c和12c中露 出的盖层6的表面接触，在第一SiN膜11的栅极开口11c附近与第一 SiN膜11部分地重叠，并且还在栅极开口12c附近与第二SiN膜12 部分地重叠。栅电极23B还包括Ni和Au层，Ni层与盖层6接触，以 形成与盖层6的肖特基接触。Ni和Au层的厚度分别优选地为200nm 和700nm。作为选择，铂(Pt)可以代替Ni层用作肖特基金属，以与 盖层6接触。
栅电极23B的与第一SiN膜11和第二SiN膜12重叠的部分中可 以表现出缓和集中在栅电极23B的边缘处的场强的作用。在下文中， 与第一SiN膜11重叠的部分将被称为第一部分23a，而与第二SiN膜 12重叠的部分被称为第二部分23b。第一部分23a的宽度可以由第二SiN膜12中的栅极开口12c的宽度确定，而第二部分23b的宽度可以 由在图案化的光阻剂中形成的宽度确定，这将在下文中进行描述。本实施例的栅电极23B还可以设置有从第二部分23b向外延伸的第三部 分23c，其中第三部分23c确保相对于第二SiN膜12的间隙，与第二部分23b起到的作用相比，这可以缓和用于减小场强的作用。
接下来，将参考图9A至图10B描述形成图8中所示的FET 1B的 工艺，这些图放大示出了在形成FET 1B的工艺的各个步骤中要形成栅 极23B的部分。该工艺可以执行与第一实施例中的图2A至图5A中所 示的步骤相同的步骤。
参见图9A，与第一实施例类似的是，第二SiN膜12的栅极开口 12c的边缘从第一SiN膜11中的栅极开口11c的下边缘后退，以使第 一SiN膜11的顶面部分地露出，并且参见图6D，后退量B随着第二 SiN膜12的厚度的增大而增大。在除了已说明的实例之外的实例中， 当第一SiN膜11具有20nm的厚度并且第二SiN膜12具有40nm的厚 度时，第二SiN膜12从第一SiN膜11的下边缘后退70nm，并且表现 出75°的倾斜角θ。因此，随着第二SiN膜12的厚度增大，倾斜角θ 变小；然而，因为第一SiN膜11的开口11c的侧部也被蚀刻，所以第二SiN膜12的厚度为300nm以上，倾斜角θ在约50°至60°达到饱和。
去除图案化的光阻剂31以形成开口11c和12c，第二实施例的工 艺在第二SiN膜12上制备另一光阻剂掩模40，其中如图9B所示，光 阻剂掩模包括下部光阻剂41、中间光阻剂42以及上部光阻剂43。下 部光阻剂41设置有开口41a，开口41a的宽度L3大于第二SiN膜12中的栅极开口12c的宽度L2。中间光阻剂42设置有开口42a，开口42a 的宽度L4大于下部光阻剂41中的开口41a的宽度L3，上部光阻剂43 设置有开口43a，开口43a的宽度L5大于下部光阻剂41中的开口41a 的宽度L3但小于中间光阻剂42中的开口42a的宽度L4。也就是说， 上部光阻剂43相对于中间光阻剂42形成外悬部。
该工艺依次旋涂三层光阻剂41至43，下部光阻剂41可以是α- 氯代丙烯酸酯和α-甲基苯乙烯的共聚物，例如ZEP520ATM或 ZEP520A-7TM，其中可以用苯甲醚进行稀释来改变上述共聚物的粘度。 下部光阻剂41的厚度优选为50nm至400nm，其中下部光阻剂41的厚 度的下限值是稳定的旋涂所要求的。中间光阻剂42可以是厚度为 300nm至800nm的聚甲基-戊二酰亚胺(PMGI)，其中，中间光阻剂 42的厚度的下限值受到栅电极23B的厚度的限制。上部光阻剂43也 是ZEP 520ATM或ZEP520A-7TM，这与下部光阻剂41相同，且具有 100nm至400nm的厚度，其中上部光阻剂43的厚度的下限值由工艺稳 定性决定。在沉积栅电极23B期间，上部光阻剂43将受到热处理，例 如真空蒸发，并且对于这样的加热处理需要上部光阻剂43是稳定的， 即，不改变栅电极23B的第三部分23c的宽度。
然后，该工艺在相应的光阻剂41至43中形成开口41a至43a。 首先，对在上部光阻剂43的与栅极开口11c和12c重叠的部分进行电 子束(EB)曝光。通过使上部光阻剂43显影，可以仅去除暴露于电子 束的部分，以在上部光阻剂43中形成宽度为L5的开口43a。在上部光 阻剂43中形成开口43a期间，中间光阻剂42和下部光阻剂41保持不 变，这是因为中间光阻剂42的本征特性不能通过电子束来改变，而下 部光阻剂14因中间光阻剂42的介入而免受电子束的作用。也就是说，电子束足够穿透上部光阻剂43，但基本上停止在中间光阻剂42中。通 过将中间光阻剂42浸入到穿过开口43a的碱溶液中；中间光阻剂42 在上部光阻剂43的外悬部下方造成侧部蚀刻的同时形成开口42a。也 就是说，中间光阻剂42可以溶于碱溶液，但下部光阻剂41和上部光 阻剂43不溶于碱溶液。因此，在中间光阻剂42中可以形成宽度比上 部光阻剂43中的开口43a的宽度大的开口42a。
然后，对从开口42a和43a中露出的下部光阻剂41的与开口11c 和12c完全重叠的部分进行EB曝光，然后对下部光阻剂41的显影可 以形成开口41a，开口41a的宽度L3小于宽度L4和L5但大于第二SiN 膜12的开口12c的宽度L2。因为EB曝光形成开口41a和43a，所以 与中间光阻剂42中的开口42a相比，可以精确地形成开口41a和43a 的宽度L3和L5，这意味着可以精确地形成开口41a中的宽度L2，其中 宽度L3决定栅电极23B的第二部分23b的伸出量，并且该部分具有缓 和FET 1B的沟道的场强的作用。
然后，如图10A所示，该工艺使用三层光阻剂41至43作为沉积 掩模沉积用于栅电极23B的Ni和Au金属，其中栅电极23B与在栅极 开口11c中露出的盖层6接触，通过栅电极23B的第一部分23a部分 地覆盖栅极开口11c附近的第一SiN膜11，通过部分23b部分地覆盖开口12a附近的第二SiN膜12，并且通过栅电极23B的第三部分23c部分地覆盖下部光阻剂41。栅电极23B的Ni的厚度为200nm，并且 Au的厚度为700nm，这与第一实施例的栅极金属23A的构造相同。第 一部分23a具有宽度S1，而第二部分23b具有宽度S2。如图10B所示， 通过去除三层光阻剂41至43来去除累积在上部光阻剂43上的残留金 属51，这可称为剥离技术。因此，完成了根据本实施例的形成FET 1B 的工艺。
第三实施例
图11是根据本发明的第三实施例的FET 1C的截面图。图11中 所示的FET 1C具有与前述实施例的FET 1A和1B的构造有所区别的 特征，栅电极23C也与半导体叠层7的顶部接触，即，栅电极23C经 由第一SiN膜11中的栅极开口11c与盖层6接触但设置有第一部分23a 和第三部分23c，其中第一部分23a设置有五边形截面，与盖层6接触 并且骑坐在从第二SiN膜12的开口12c中露出的第一SiN膜11上。 栅电极23C的第三部分23c的底面具有台阶部，其中第三部分23c与 第二SiN膜12隔开。本实施例的栅电极23C没有设置部分地覆盖第二 SiN膜12的第二部分23b，第二部分23b出现在前述实施例中。也就 是说，第三部分23c与第二SiN膜12形成间隙。与图1所示的第一实 施例的FET 1A中的构造类似，第二SiN膜12与栅电极23C隔开。
从衬底2至第一SiN膜11以及源极21和漏极22的电极的各自的 材料和厚度而言，根据图11中所示的第三实施例的FET 1C具有与图 1所示的FET 1A相同的构造，但是具有第二SiN膜12的结构和栅电 极23C的结构。也就是说，也由p-CVD技术形成的第三实施例的SiN膜12的折射率为约2.0以下，并且厚度为40nm至200nm。第二SiN 膜12还设置有宽度为100nm至600nm的栅极开口12c，该宽度比第一 SiN膜11中的栅极开口11c的宽度(即50nm至600nm)宽。第二SiN 膜12中的栅极开口12c的边缘优选地与第一SiN膜11的表面成一角 度，该角度大于第一SiN膜11的栅极开口11c的边缘相对于盖层6的 表面的角度(其为45°至75°)。
接下来，将参考图12A至图14B描述形成FET 1C的工艺，这些 图示出了在该工艺的各个步骤中FET 1C的栅电极23C附近的截面图。
该工艺首先根据与前述步骤相同的过程形成半导体叠层7；然后 利用条件与前述实施例的条件相同的LPCVD技术沉积第一SiN膜11。 然后通过如下步骤在阻挡层5上形成源极21的电极和漏极22的电极： 在第一SiN膜11中形成开口11a和11b，去除在开口11a和11b中露 出的盖层6，沉积Ti和Al的堆叠金属，并且使沉积的金属合金化。在 形成电极21和22之后，用厚度约为40nm且折射率为约1.8的第二SiN 膜12覆盖整个表面。
然后，如图12A所示，该工艺在第二SiN膜12A上制备光阻剂掩 模40。光阻剂掩模40包括在第二SiN膜12上的下部光阻剂41、在下 部光阻剂41上的中间光阻剂42以及在中间光阻剂42上的上部光阻剂 43。每个光阻剂41至43的厚度为150nm至800nm；具体而言，每个 光阻剂41至43的厚度分别为400nm、400nm和400nm。
光阻剂41至43是电子束(EB)光阻剂的类型；例如，下部光阻 剂41和上部光阻剂43是氯代丙烯酸酯和α-甲基苯乙烯的共聚物的类 型，其中这种材料的实例是ZEP520ATM；而中间光阻剂42是可溶于碱 溶液的聚甲基戊二酰亚胺(PMGI)的类型，其中三层光阻剂41至43的构造与图9B所述的第二实施例中所述的构造大致相同。
然后，该工艺在三层光阻剂40中形成开口40a；具体而言，以宽 度W1对上部光阻剂43照射电子束，随后显影而形成上部光阻剂43中 的开口43a。可以确定EB曝光的条件，具体为电子束的剂量、加速电 压以及中间光阻剂42的厚度，使得下部光阻剂41基本上不受电子束 的影响。开口43a的宽度W1对应于T字形的栅电极23C的水平条的宽 度，即第三部分23c的宽度。EB曝光可以精确地确定开口43a的宽度 W1。本实施例将电子束的剂量设定为60μC/cm2，并且将开口43a的宽 度设定为500nm。可以利用含有甲基异丁基酮(MIBK)和甲基乙基酮(MEK)中的至少一者的溶液进行上部光阻剂43的显影。该实施例使 用MIBK与MEK的比率(MIBK/MEK)大于6/4的溶液。
然后，该工艺在中间光阻剂42中形成开口42a。具体而言，将中 间光阻剂42浸入到穿过上部光阻剂41的如四甲基氢氧化铵(TMAH) 溶液等碱溶液中，该工艺可以形成宽度大于上部光阻剂43中的宽度 W1的开口42a；也就是说，上部光阻剂43相对于中间光阻剂42形成 外悬部。
然后，该工艺在从开口43a和42a中露出的下部光阻剂41中形成 开口41a。具体而言，利用光束对下部光阻剂41进行曝光并随后进行 显影可以形成具有宽度W2的开口41a，开口41a中露出第二SiN膜12。 用于下部光阻剂41的EB曝光剂量设定为大于用于上部光阻剂43的 EB曝光剂量，这可以确定无疑地使第二SiN膜12露出宽度W2。本实 施例将剂量设定为800μC/cm2，并且将宽度W2设定为70nm。在下部 光阻剂41的曝光期间，中间光阻剂42和上部光阻剂43可以确定无疑 地不受电子束的影响。此外，用于在下部光阻剂41中形成开口41a的 显影剂可以比用于上部光阻剂43的显影剂薄，这可以有效地抑制上部 光阻剂43中的开口43a进一步变宽。该实施例使用MIBK和异丙醇 (IPA)的混合物。
因此，该工艺可以制备出在相应的光阻剂41至43中具有开口41a 至43a的光阻剂掩模40，其中开口41a至43a彼此重叠，开口42a最 宽，上部光阻剂43中的开口43a的宽度W1比下部光阻剂41中的开口 41a的宽度W2宽，这在图12B中示出。
然后，选择性地对膜12和11进行干法蚀刻可以在第二SiN膜12 和第一SiN膜11中形成开口O。具体而言，使用光阻剂掩模40作为 蚀刻掩模，在不调整条件的情况下的连续干法蚀刻可以在第二SiN膜 12中形成开口12c，并在第一SiN膜11中形成开口11c。开口O将盖层6露出的宽度与下部光阻剂41中的开口41a的宽度W2大致相等。 因为利用p-CVD技术形成第二SiN膜12而利用LPCVD技术形成第一 SiN膜11，所以干法蚀刻可以在第二SiN膜12中造成大量的侧部蚀刻。 也就是说，第二SiN膜12中的开口12c变得比第一SiN膜11中的开 口11c宽。
通过本步骤进行的干法蚀刻是使用例如六氟化硫(SF6)、四氟甲 烷(CF4)、三氟甲烷(CHF3)、六氟丙烯(C3F6)和/或六氟乙烷(C2F6) 等含氟(F)的反应气体的反应离子蚀刻(RIE)，并可以形成开口O。 当反应气体为SF6时，RIE技术的其他条件是2.0Pa的蚀刻压力和100W 的RF功率，其中蚀刻压力和RF功率这两个条件可以决定第二SiN膜 12中的侧部蚀刻。此外，如图13A所示，RIE技术可以稍微蚀刻从下 部光阻剂41的开口41a中露出的下部光阻剂41，以在下部光阻剂41 的顶面41b中形成台阶部41c。
然后，如图13B所示，该工艺通过将光阻剂掩模40浸入含有MIBK 和MEK中的至少一者的显影剂中，来使下部光阻剂41中的开口41a 变宽。用于在第一SiN膜11和第二SiN膜12中形成开口O的RIE技 术也照射从开口40中露出的下部光阻剂41以及上部光阻剂43的顶部， 这改变了下部光阻剂41和上部光阻剂43的质量。显影剂可以去除或 蚀刻这些被改变的光阻剂，以使台阶部41c扩展，将下部光阻剂41中 的开口41a加宽到宽度W3并将上部光阻剂43中的开口43a加宽到宽 度W4。此外，上部光阻剂43稍微变薄。宽度W3可以比开口12c的宽度更宽或更窄。当下部光阻剂41中的开口41a的初始宽度W2为100nm 时，变宽的宽度W3优选为140nm至400nm。
作为本步骤的实例，MIBK与IPA的比率MIBK/IPA等于89/11 的溶液可以通过使光阻剂掩模40浸入90秒，来将开口41a的一侧加 宽约40nm。具有较大的MIBK与IPA比率的另一溶液和/或延长的浸 入周期可以使开口41a进一步变宽。含有MEK而不是MIBK的另一溶液可以表现出下部光阻剂41的类似后退。
然后，如图14A所示，该工艺在开口O和开口40中堆叠Ni和 Au金属，使得Ni与盖层6接触以形成肖特基接触。因为在前述步骤 中使下部光阻剂41中的开口41a变宽，所以可以在台阶部41c上以及 第一SiN膜11和下部光阻剂41上沉积栅极金属Ni和Au。台阶部41c 的宽度基本上由第二次浸入显影剂中的过程之前的开口43a的宽度W1确定。
然后，如图14B所示，通过去除光阻剂掩模40并且随之去除沉 积在光阻剂掩模40上的残留金属51，可以形成具有T字形截面的栅电 极23C。因此，可以完成形成图11所示的FET 1C的工艺。可以用另 一个绝缘膜覆盖FET 1C的包括源极21的电极、漏极22的电极和栅极 23C的电极以及电极21至23C之间的第二SiN膜12在内的整个表面， 该绝缘膜可以是利用p-CVD技术形成的例如SiN等钝化膜和/或利用原 子层沉积(ALD)技术形成的氧化铝(Al2O3)。上述第三实施例关注 于这样的条件，在该条件中，在第二次浸入显影剂中之后，下部光阻 剂41中的变宽开口41a的宽度W3比第二SiN膜12中的开口12a的宽度窄。然而，变宽开口41a的宽度W3可以大于开口12c的宽度。即使 在这样的布置中，也可以通过上述步骤确定无疑地形成栅电极23C， 并且栅电极23C的截面变为第二实施例的FET 1B的截面。也就是说，通过上述布置可形成的栅电极23C的第二部分23b可以与第二SiN膜 12的边缘接触，但是栅电极23C的第三部分23c与第二SiN膜12形 成间隙。
接下来，将描述根据本发明的FET 1A至FET 1C以及工艺的优点。 FET 1A至FET 1C设置有位于栅电极23A至23C附近的两个SiN膜11 和12，其中利用LPCVD技术在相对较高的温度形成第一SiN膜11， 而利用p-CVD技术在相对较低的温度形成第二SiN膜12。因此，与第二SiN膜12相比，第一SiN膜11变得紧凑且致密，这导致当对各个膜11和12的蚀刻条件被设定为相同时第二SiN膜12的蚀刻速率更大。 也就是说，如图6A至图6D所示，第二SiN膜12的开口12a的边缘 可以在形成第一SiN膜11中的开口11c期间后退，并部分地露出第一 SiN膜11的顶面。因为在形成开口11c期间逐渐蚀刻第一SiN膜11 的露出的顶面，所以开口11c的边缘与盖层6的表面形成一角度，该 角度比由对第一SiN膜11的蚀刻速率的高宽比确定的角度小。因此， 本发明的栅电极23A至23C的在第一SiN膜11中的截面相对于盖层6 足够倾斜，这可以抑制由于电场集中到栅电极的边缘而导致的栅电极 的击穿电压的降低和漏电流的崩溃。
LPCVD工艺可以在沉积温度为800℃至900℃、沉积压力为50 Pa 至100Pa、各流量的比率(F1/F2)大于0.1的二氯二氢硅(SiH2Cl2)和 氨(NH3)为源材料的条件下进行，其中F1和F2分别是SiH2Cl2和氨 NH3的流量。如此沉积的第一SiN膜11可以是相对于理想配比成分而 言的富含Si的成分，且折射率大于2.05。然而，可以利用p-CVD技术 在300℃至350℃的温度形成第二SiN膜12。第二SiN膜12可以表现 出2.0以下的折射率。
此外，根据本发明的工艺连续蚀刻第二SiN膜12和第一SiN膜 11，这不在膜11和12之间的界面中留下例如氟离子和/或碳离子等残 留物。此外，例如RIE技术等干法蚀刻可以有效地减小第一SiN膜11 中的开口11c的侧部的倾斜角的离差。图7是SiN膜11和12的开口11c和12c附近的照片，该照片由扫描电子显微镜(SEM)拍摄。参考 图7，开口11c和12c具有相对于盖层6的表面倾斜的相应边缘，具体 而言，第一SiN膜11中的开口11c的边缘形成如下角度：该角度小于由对第一SiN膜11的蚀刻速率的高宽比确定的角度。
对第一SiN膜11的蚀刻速率的高宽比A1与对第二SiN膜12的蚀 刻速率的高宽比A2可以具有大于16/5的比率(A1/A2)，这可以在形 成开口11c期间进一步露出第一SiN膜11的表面，并确定无疑地控制 开口11c中的侧部的倾斜角。
第一SiN膜11可以具有20nm至50nm的厚度，而第二SiN膜12 可以具有30nm至500nm的厚度。具有20nm至50nm厚度的第一SiN 膜可以确定无疑地表现出钝化或保护半导体叠层7的作用。此外，厚 度大于250nm的第二SiN膜12可以在形成开口11c和12c期间使开口 12a的边缘确定无疑地后退。较薄的第一SiN膜11和第二SiN膜12 可以提高开口11c和12c的尺寸精度。
开口11c的边缘的倾斜角θ可以小于tan-1(8)，即约70°。假设 在由图案化的光阻剂30形成的外悬部下方的第一SiN膜11的顶面在 第一SiN膜11的开口11c的形成期间未被蚀刻，则其蚀刻速率的高宽比a2/b2变为约8。然而，外悬部下方的表面实际且显著被蚀刻。因此， 两个SiN膜11和12以及图案化的光阻剂30的布置可以以小于tan-1(8)的角度θ形成第一SiN膜11中的开口11c的倾斜边缘。
第二SiN膜12的开口12c可以从第一SiN膜11中的开口11c的 边缘后退大于0.15μm的量。从第二SiN膜12中的开口12c中露出的 第一SiN膜11的表面可以被栅极金属23A至23C覆盖，这可以确定 无疑地表现出第一SiN膜中的开口11c的倾斜边缘的作用。
使用三层光阻剂掩模40形成栅电极23B和23C的工艺的优点可 以与使用省略下部光阻剂41的双层光阻剂的常规工艺相比较；也就是 说，双层光阻剂仅设置有由上部光阻剂43和中间光阻剂42形成的外 悬部。因为通过将中间光阻剂42浸入碱溶液中形成中间光阻剂42中 的开口42a，所以开口42a的宽度与这种湿法工艺的条件强相关，这增 大了中间光阻剂42中的开口42a的宽度的扩大，并使栅电极23A至 23C与第二SiN膜12的重叠长度扩大。因此，缓和用于盖层6的栅电 极23A至23C的边缘处的场强的作用也被放大。
与常规工艺相反，在根据本发明的第二实施例的工艺中，EB曝光 和对下部光阻剂41的随后显影可以精确地形成下部光阻剂41中的开 口41a。此外，也可以在利用RIE工艺在第一SiN膜11中形成开口11c 期间形成第二SiN膜12中的开口12c，这可以确定第二SiN膜12中的 开口12c的宽度L2。因此，根据本发明的工艺可以精确地确定栅电极 23A至23C与第一SiN膜11的重叠长度，这可以确定无疑地表现出缓 和栅电极23A至23C的边缘处的场强的作用而使离差减小。
在根据本发明第三实施例的工艺中，三层光阻剂掩模40用于在第 二SiN膜12和第一SiN膜11中形成开口12c和11c，并用于在开口 11c和12c中沉积栅极金属23C。因此，第三实施例的工艺不需要进行 两次光刻，其中一次光刻用于在第一SiN膜11和第二SiN膜12中形 成开口11c和12c，而另一次光刻用于沉积栅极，这些步骤在第二实施例的工艺中进行。此外，第三实施例的工艺可以确定无疑地确定栅极 金属与第一SiN膜11的重叠长度。虽然第三实施例的工艺利用湿法工 艺使下部光阻剂41中的开口41a变宽，即对下部光阻剂41的二次显 影，但下部光阻剂41的后退量可以由在第一SiN膜11和第二SiN膜 12中形成开口11c和12c的RIE工艺确定。因此，栅极金属23C与第 一SiN膜11的重叠长度可以利用干法工艺精确地确定。
在上述详细描述中，参考本发明的具体示例性实施例对根据本发 明的形成FET的工艺进行了描述。然而，显而易见的是，可以在不脱 离本发明更宽泛的精神和范围的情况下对本发明进行各种修改和改 变。例如，虽然FET具有HEMT的类型，但是形成栅电极的工艺可以 适用于其他类型的FET。此外，实施例在形成欧姆电极之后形成第二 SiN膜，第二SiN膜也可以在形成欧姆电极之前形成。在该工艺中，欧 姆电极优选地确保与第二SiN膜的间隙，即，欧姆电极优选地与第二 SiN膜隔开。因此，本说明书和附图应相应地被视为是示例性的而不是 限制性的。
本申请要求2018年2月5日提交的日本专利申请 JP2018-018291、2018年3月19日提交的日本专利申请JP2018-050653 和2018年7月20日提交的日本专利申请JP2018-137070的优先权， 以上日本专利申请的公开内容通过引用整体并入本文。

Claims (16)

1.一种形成具有栅电极的场效应晶体管的方法，包括以下步骤：
利用低压化学气相沉积技术在半导体层上沉积第一氮化硅膜，即第一SiN膜；
利用等离子体辅助化学气相沉积技术在所述第一SiN膜上沉积第二氮化硅膜，即第二SiN膜；
在所述第二SiN膜上制备光阻剂掩模，所述光阻剂掩模具有位于与所述栅电极对应的位置处的开口；
在所述光阻剂掩模中的所述开口的部分中连续地干法蚀刻所述第二SiN膜和所述第一SiN膜，以形成所述第一SiN膜中的开口和所述第二SiN膜中的开口，所述第一SiN膜中的所述开口和所述第二SiN膜中的所述开口使所述半导体层露出；以及
利用所述栅电极至少填充所述第一SiN膜中的所述开口，
其中，所述第一SiN膜中的所述开口相对于所述半导体层具有倾斜的侧部，并从所述半导体层逐渐变宽。
2.根据权利要求1所述的方法，
其中，所述干法蚀刻的步骤在彼此相同的条件下通过反应离子蚀刻法来执行。
3.根据权利要求2所述的方法，
其中，所述干法蚀刻的步骤在(a1/b1)/(a2/b2)大于16/5的条件下执行，这里，a1和b1分别是所述第一SiN膜在厚度方向和表面方向上的蚀刻速率，而a2和b2分别是所述第二SiN膜在所述厚度方向和所述表面方向上的蚀刻速率。
4.根据权利要求3所述的方法，
其中，所述干法蚀刻的步骤形成所述第一SiN膜中的所述开口，所述第一SiN膜中的所述开口的侧部相对于所述半导体层倾斜至少tan-1(8)的角度。
5.根据权利要求3所述的方法，
其中，所述第一SiN膜中的所述开口的所述侧部相对于所述半导体层的角度比所述第二SiN膜中的所述开口的侧部相对于所述半导体层的角度小。
6.根据权利要求1所述的方法，
其中，沉积所述第一SiN膜的步骤使用流量比大于0.1的二氯二氢硅和氨在800℃至900℃的温度和50Pa至100Pa的压力下以20nm至50nm的厚度沉积所述第一SiN膜。
7.根据权利要求6所述的方法，
其中，沉积所述第一SiN膜的步骤形成具有相对于理想配比成分而言的富含Si的成分的第一SiN膜。
8.根据权利要求1所述的方法，
其中，沉积第二SiN膜的步骤在300℃至350℃的温度以30nm至500nm的厚度沉积所述第二SiN膜。
9.根据权利要求8所述的方法，
其中，沉积所述第二SiN膜的步骤沉积Si成分比所述第一SiN膜的Si成分少的所述第二SiN膜。
10.根据权利要求1所述的方法，
其中，进行所述干法蚀刻的步骤，使得所述第二SiN膜中的所述开口的端部从所述第一SiN膜中的所述开口后退，以使所述第一SiN膜中的所述开口周围的所述第一SiN膜的表面露出。
11.根据权利要求1所述的方法，还包括：
在所述干法蚀刻的步骤之后，制备另一光阻剂掩模的步骤，所述另一光阻剂掩模包括所述第二SiN膜上的下部光阻剂、所述下部光阻剂上的中间光阻剂以及所述中间光阻剂上的上部光阻剂，
其中，所述下部光阻剂、所述中间光阻剂和所述上部光阻剂设置有各自的开口，所述下部光阻剂中的所述开口使所述第二SiN膜中的所述开口和所述第一SiN膜中的所述开口露出，所述中间光阻剂中的所述开口使所述下部光阻剂中的所述开口露出，所述上部光阻剂中的所述开口使所述下部光阻剂中的所述开口露出但隐藏所述中间光阻剂中的所述开口，以相对于所述中间光阻剂形成外悬部。
12.根据权利要求11所述的方法，
其中，所述填充步骤填充所述第一SiN膜中的所述开口和所述第二SiN膜中的所述开口，所述栅电极与所述第二SiN膜中的所述开口附近的所述第二SiN膜部分地重叠。
13.根据权利要求1所述的方法，
其中，制备所述光阻剂掩模的步骤制备下部光阻剂、中间光阻剂和上部光阻剂，所述下部光阻剂设置有开口，所述中间光阻剂设置的开口完全覆盖所述下部光阻剂中的所述开口，所述上部光阻剂设置的开口完全覆盖所述下部光阻剂中的所述开口但隐藏所述中间光阻剂中的所述开口，以相对于所述中间光阻剂形成外悬部，
所述干法蚀刻的步骤对从所述下部光阻剂中的所述开口中露出的所述第二SiN膜和所述第一SiN膜进行蚀刻，
所述方法还包括：在所述干法蚀刻的步骤之后但在填充所述第一SiN膜中的所述开口的步骤之前，通过将所述光阻剂掩模浸入用于所述上部光阻剂和所述下部光阻剂的显影剂中来使所述上部光阻剂的所述开口和所述下部光阻剂的所述开口扩展的步骤。
14.根据权利要求13所述的方法，
其中，所述下部光阻剂中的所述开口比所述第二SiN膜中的所述开口窄，并且
填充所述第一SiN膜中的所述开口的步骤填充所述下部光阻剂中的所述开口但相对于所述第二SiN膜中的所述开口形成间隙。
15.根据权利要求13所述的方法，
其中，所述下部光阻剂中的所述开口比所述第二SiN膜中的所述开口宽，并且
填充所述第一SiN膜中的所述开口的步骤填充所述下部光阻剂中的所述开口和所述第二SiN膜中的所述开口，栅极金属与所述第二SiN膜接触并部分地覆盖所述第二SiN膜的所述开口附近的所述第二SiN膜的表面。
16.根据权利要求13所述的方法，
其中，制备所述光阻剂掩模的步骤制备厚度彼此大致相等的所述下部光阻剂、所述中间光阻剂和所述上部光阻剂。
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