JP2003115500A - 半導体装置とその製造方法 - Google Patents
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Abstract
(57)【要約】 （修正有）
【課題】 歩留まり良く製造することのできる、微細ゲ
ートを備えた半導体装置を提供する。 【解決手段】 半導体装置は、電流を流すための一対の
電流取り出し領域を有する半導体基板Ｓと、前記半導体
基板Ｓ上に形成され、ゲート電極Ｇ用開口部を有する絶
縁膜Ｄと、前記ゲート電極Ｇ用開口部で前記半導体基板
Ｓ上に形成され、前記半導体基板Ｓ上で電流方向の寸法
を制限し、上に向うに従って前記電流方向の寸法が単調
に増大するテーパ形状を有する基部と、前記基部の上に
形成され電流方向の寸法がステップ状に拡大した傘部と
を有し、前記基部が前記ゲート電極Ｇ用開口部で前記半
導体基板Ｓに接すると共に、電流方向の両端部の少なく
とも一方で前記絶縁膜Ｄ上に乗り上げた構造を有するマ
ッシュルーム型ゲート電極構造とを有する。
ートを備えた半導体装置を提供する。 【解決手段】 半導体装置は、電流を流すための一対の
電流取り出し領域を有する半導体基板Ｓと、前記半導体
基板Ｓ上に形成され、ゲート電極Ｇ用開口部を有する絶
縁膜Ｄと、前記ゲート電極Ｇ用開口部で前記半導体基板
Ｓ上に形成され、前記半導体基板Ｓ上で電流方向の寸法
を制限し、上に向うに従って前記電流方向の寸法が単調
に増大するテーパ形状を有する基部と、前記基部の上に
形成され電流方向の寸法がステップ状に拡大した傘部と
を有し、前記基部が前記ゲート電極Ｇ用開口部で前記半
導体基板Ｓに接すると共に、電流方向の両端部の少なく
とも一方で前記絶縁膜Ｄ上に乗り上げた構造を有するマ
ッシュルーム型ゲート電極構造とを有する。
Description
【０００１】
【発明の属する技術分野】 本発明は半導体装置とその
製造方法に関し、特にいわゆるマッシュルーム型電極を
有する半導体装置とその製造方法に関する。
製造方法に関し、特にいわゆるマッシュルーム型電極を
有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】 電界効果トランジスタの動作速度は、
ゲート電極の電流方向の寸法であるゲート長に依存す
る。電界効果トランジスタを高速化するには、ゲート長
を短くすることが望まれる。一方、ゲート電極の抵抗が
高くなるとトランジスタの高速化に影響を与える。ゲー
ト電極の抵抗を低く保つにはゲート電極の断面積を一定
以上に保つことが望ましい。
ゲート電極の電流方向の寸法であるゲート長に依存す
る。電界効果トランジスタを高速化するには、ゲート長
を短くすることが望まれる。一方、ゲート電極の抵抗が
高くなるとトランジスタの高速化に影響を与える。ゲー
ト電極の抵抗を低く保つにはゲート電極の断面積を一定
以上に保つことが望ましい。
【０００３】ゲート電極下部の寸法を制限し、上部で寸
法を拡大したマッシュルーム型ゲート電極はこのような
要請に応えられる電極構造である。このようなマッシュ
ルーム型電極のほぼ垂直に立った下部を基部、その上の
断面積の広がった上部を傘部と呼ぶ。マッシュルーム型
ゲート電極は、一般的にホトレジスト層に垂直側壁を有
する下部開口とその上で広がった上部開口とを形成し、
その上にゲート電極層を蒸着し、レジスト層を除去する
リフトオフにより形成していた。
法を拡大したマッシュルーム型ゲート電極はこのような
要請に応えられる電極構造である。このようなマッシュ
ルーム型電極のほぼ垂直に立った下部を基部、その上の
断面積の広がった上部を傘部と呼ぶ。マッシュルーム型
ゲート電極は、一般的にホトレジスト層に垂直側壁を有
する下部開口とその上で広がった上部開口とを形成し、
その上にゲート電極層を蒸着し、レジスト層を除去する
リフトオフにより形成していた。
【０００４】レジスト層に形成する垂直開口のアスペク
ト比が大きくなるにつれ下部垂直開口を均一にゲート電
極層で埋め込むことが困難になってきた。このため、レ
ジスト層が画定する下部開口を上方で開いた順テーパ状
とし、ボイドを発生させることなく上方で広がったテー
パ状のゲート電極基部を真空蒸着によって形成すること
が提案されている。
ト比が大きくなるにつれ下部垂直開口を均一にゲート電
極層で埋め込むことが困難になってきた。このため、レ
ジスト層が画定する下部開口を上方で開いた順テーパ状
とし、ボイドを発生させることなく上方で広がったテー
パ状のゲート電極基部を真空蒸着によって形成すること
が提案されている。
【０００５】ゲート電極基部を上広がりのテーパ状にす
る際には、デバイスの性能及び信頼性を向上させるため
に、ゲート長の安定性及び半導体−ゲート電極接触部断
面における形状制御が重要となる。しかしながら、従来
の技術によるテーパ化手法は、均一な開口形状及び半導
体‐ゲート電極接触部端面におけるゲート形状、および
その安定形成に関して十分なものとは言えなかった。
る際には、デバイスの性能及び信頼性を向上させるため
に、ゲート長の安定性及び半導体−ゲート電極接触部断
面における形状制御が重要となる。しかしながら、従来
の技術によるテーパ化手法は、均一な開口形状及び半導
体‐ゲート電極接触部端面におけるゲート形状、および
その安定形成に関して十分なものとは言えなかった。
【０００６】従来、ゲート長０．１５μｍを越える電界
効果トランジスタにおいては、ホトレジスト層にほぼ垂
直な側壁を有する下部開口を形成し、マッシュルーム型
ゲート電極を形成しても余り問題はなかった。ところ
が、ゲート長が０．１５μｍ以下のデバイスを従来と同
様の製造工程で製造しようすると、ゲート電極製造工程
における歩留まりが悪化した。
効果トランジスタにおいては、ホトレジスト層にほぼ垂
直な側壁を有する下部開口を形成し、マッシュルーム型
ゲート電極を形成しても余り問題はなかった。ところ
が、ゲート長が０．１５μｍ以下のデバイスを従来と同
様の製造工程で製造しようすると、ゲート電極製造工程
における歩留まりが悪化した。
【０００７】そこで、ゲート電極の基部を構成するため
のレジスト開口に上広がりの順テーパ形状を用いること
が望まれる。従来の技術により、上広がりのテーパ形状
を有するゲート電極を作成する場合は、レジスト層にゲ
ート電極基部を画定するための開口を形成し、レジスト
のガラス転移を利用し、ゲート電極基部画定用開口を順
テーパ化していた。しかしながら、従来の方法は制御性
が悪く、ゲート長の均一化が困難であった。又、制御性
の乏しさに起因して、半導体−ゲート電極接触部の構造
制御は出来ず、デバイスの高速性及び信頼性を向上させ
ることが出来なかった。
のレジスト開口に上広がりの順テーパ形状を用いること
が望まれる。従来の技術により、上広がりのテーパ形状
を有するゲート電極を作成する場合は、レジスト層にゲ
ート電極基部を画定するための開口を形成し、レジスト
のガラス転移を利用し、ゲート電極基部画定用開口を順
テーパ化していた。しかしながら、従来の方法は制御性
が悪く、ゲート長の均一化が困難であった。又、制御性
の乏しさに起因して、半導体−ゲート電極接触部の構造
制御は出来ず、デバイスの高速性及び信頼性を向上させ
ることが出来なかった。
【０００８】
【発明が解決しようとする課題】従来のマッシュルーム
型ゲート電極は、微細化したゲート電極の高アスペクト
比に対応して、レジストのガラス転移を利用し、ファイ
ンゲート開口を上広がりにテーパ化していた。しかしな
がら、この手法は、制御性が悪く、開口長すなわちゲー
ト長の均一化が困難であった。また、制御性の乏しさに
起因して、半導体−ゲート電極接触部の構造制御が出来
ず、デバイスの高速性及び信頼性を向上させることが困
難であった。
型ゲート電極は、微細化したゲート電極の高アスペクト
比に対応して、レジストのガラス転移を利用し、ファイ
ンゲート開口を上広がりにテーパ化していた。しかしな
がら、この手法は、制御性が悪く、開口長すなわちゲー
ト長の均一化が困難であった。また、制御性の乏しさに
起因して、半導体−ゲート電極接触部の構造制御が出来
ず、デバイスの高速性及び信頼性を向上させることが困
難であった。
【０００９】本発明の目的は、歩留まり良く製造するこ
とのできる、微細ゲートを備えた半導体装置を提供する
ことである。本発明の他の目的は、微細ゲートを備えた
半導体装置を信頼性高く製造することのできる半導体装
置の製造方法を提供することである。
とのできる、微細ゲートを備えた半導体装置を提供する
ことである。本発明の他の目的は、微細ゲートを備えた
半導体装置を信頼性高く製造することのできる半導体装
置の製造方法を提供することである。
【００１０】本発明のさらに他の目的は、種々の特性を
有する電極を同一層から形成した半導体装置を提供する
ことである。本発明のさらに他の目的は、種々の特性を
有する電極を同一プロセスで作成することのできる半導
体装置の製造装置を提供することである。
有する電極を同一層から形成した半導体装置を提供する
ことである。本発明のさらに他の目的は、種々の特性を
有する電極を同一プロセスで作成することのできる半導
体装置の製造装置を提供することである。
【００１１】
【課題を解決するための手段】本発明の１観点によれ
ば、電流を流すための一対の電流取り出し領域を有する
半導体基板と、前記半導体基板上に形成され、ゲート電
極用開口部を有する絶縁膜と、前記ゲート電極用開口部
で前記半導体基板上に形成され、前記半導体基板上で電
流方向の寸法を制限し、上に向うに従って前記電流方向
の寸法が単調に増大するテーパ形状を有する基部と、前
記基部の上に形成され電流方向の寸法がステップ状に拡
大した傘部とを有し、前記基部が前記ゲート電極用開口
部で前記半導体基板に接すると共に、電流方向の両端部
の少なくとも一方で前記絶縁膜上に乗り上げた構造を有
するマッシュルーム型ゲート電極構造と、を有する半導
体装置が提供される。
ば、電流を流すための一対の電流取り出し領域を有する
半導体基板と、前記半導体基板上に形成され、ゲート電
極用開口部を有する絶縁膜と、前記ゲート電極用開口部
で前記半導体基板上に形成され、前記半導体基板上で電
流方向の寸法を制限し、上に向うに従って前記電流方向
の寸法が単調に増大するテーパ形状を有する基部と、前
記基部の上に形成され電流方向の寸法がステップ状に拡
大した傘部とを有し、前記基部が前記ゲート電極用開口
部で前記半導体基板に接すると共に、電流方向の両端部
の少なくとも一方で前記絶縁膜上に乗り上げた構造を有
するマッシュルーム型ゲート電極構造と、を有する半導
体装置が提供される。
【００１２】本発明の他の観点によれば、（ａ）一対の
電流取り出し領域を備えた半導体基板を準備する工程
と、（ｂ）前記半導体基板上に絶縁層を形成する工程
と、（ｃ）前記絶縁層上にレジスト積層を形成する工程
と、（ｄ）前記レジスト積層の上層部に中広がりの上部
開口を形成する工程と、（ｅ）前記レジスト積層の下層
部に、前記上部開口に連続し、電流方向の寸法を制限
し、ほぼ垂直な側壁を有する下部開口を形成する工程
と、（ｆ）前記下部開口内に露出した絶縁膜をエッチン
グする工程と、（ｇ）前記レジスト積層を熱処理し、前
記下部開口の側壁を変形させ、電流方向端部の少なくと
も一方が前記絶縁層端部から後退すると共に、上に向う
に従って前記下部開口の電流方向の寸法が単調に増大す
るようにテーパ化する工程と、（ｈ）前記下部開口内に
ゲート電極基部を埋め込むと共に、前記上部開口内に電
流方向寸法の拡大した傘部を形成する工程と、を含む半
導体装置の製造方法が提供される。
電流取り出し領域を備えた半導体基板を準備する工程
と、（ｂ）前記半導体基板上に絶縁層を形成する工程
と、（ｃ）前記絶縁層上にレジスト積層を形成する工程
と、（ｄ）前記レジスト積層の上層部に中広がりの上部
開口を形成する工程と、（ｅ）前記レジスト積層の下層
部に、前記上部開口に連続し、電流方向の寸法を制限
し、ほぼ垂直な側壁を有する下部開口を形成する工程
と、（ｆ）前記下部開口内に露出した絶縁膜をエッチン
グする工程と、（ｇ）前記レジスト積層を熱処理し、前
記下部開口の側壁を変形させ、電流方向端部の少なくと
も一方が前記絶縁層端部から後退すると共に、上に向う
に従って前記下部開口の電流方向の寸法が単調に増大す
るようにテーパ化する工程と、（ｈ）前記下部開口内に
ゲート電極基部を埋め込むと共に、前記上部開口内に電
流方向寸法の拡大した傘部を形成する工程と、を含む半
導体装置の製造方法が提供される。
【００１３】本発明のさらに他の観点によれば、複数の
トランジスタ領域を有する半導体基板と、前記複数のト
ランジスタ領域で前記半導体基板上方に形成され、各々
前記半導体基板上で電流方向の寸法を制限した基部と、
前記基部の上に形成され電流方向の寸法がステップ状に
拡大した傘部とを有する複数のマッシュルーム型ゲート
電極構造と、を有し、前記複数のマッシュルーム型ゲー
ト電極構造の少なくとも一部は上に向うに従って電流方
向の寸法が単調に増大するテーパ形状を有し、テーパ形
状の角度がトランジスタ領域に応じて異なるものを含む
半導体装置が提供される。
トランジスタ領域を有する半導体基板と、前記複数のト
ランジスタ領域で前記半導体基板上方に形成され、各々
前記半導体基板上で電流方向の寸法を制限した基部と、
前記基部の上に形成され電流方向の寸法がステップ状に
拡大した傘部とを有する複数のマッシュルーム型ゲート
電極構造と、を有し、前記複数のマッシュルーム型ゲー
ト電極構造の少なくとも一部は上に向うに従って電流方
向の寸法が単調に増大するテーパ形状を有し、テーパ形
状の角度がトランジスタ領域に応じて異なるものを含む
半導体装置が提供される。
【００１４】本発明の他の観点によれば、（ａ）複数の
素子領域を備えた半導体基板を準備する工程と、（ｂ）
前記半導体基板上方にレジスト積層を形成する工程と、
（ｃ）前記複数の素子領域の各々において、前記レジス
ト積層の上層部に上部開口を画定するためのエネルギ線
照射を行い、前記複数の素子領域の少なくとも一部にお
いて、前記レジスト積層の下層部に、素子領域に応じた
ドーズ量のエネルギ線照射を行なう工程と、（ｄ）前記
複数の素子領域の各々において、前記レジスト積層の上
層部に中広がりの上部開口を形成する工程と、（ｅ）前
記複数の素子領域の各々において、前記レジスト積層の
下層部に、前記上部開口に連続し、第１の方向の寸法を
制限し、ほぼ垂直な側壁を有する下部開口を形成する工
程と、（ｆ）前記レジスト積層を熱処理し、前記少なく
とも一部の素子領域において、前記下部開口の側壁をド
ーズ量に応じて変形させ、上に向うに従って前記第１の
方向の寸法が単調に増大したテーパ形状を生成する工程
と、（ｇ）前記下部開口内に導電体基部を埋め込むと共
に、前記上部開口内に第１の方向寸法の拡大した傘部を
形成する工程と、を含む半導体装置の製造方法が提供さ
れる。
素子領域を備えた半導体基板を準備する工程と、（ｂ）
前記半導体基板上方にレジスト積層を形成する工程と、
（ｃ）前記複数の素子領域の各々において、前記レジス
ト積層の上層部に上部開口を画定するためのエネルギ線
照射を行い、前記複数の素子領域の少なくとも一部にお
いて、前記レジスト積層の下層部に、素子領域に応じた
ドーズ量のエネルギ線照射を行なう工程と、（ｄ）前記
複数の素子領域の各々において、前記レジスト積層の上
層部に中広がりの上部開口を形成する工程と、（ｅ）前
記複数の素子領域の各々において、前記レジスト積層の
下層部に、前記上部開口に連続し、第１の方向の寸法を
制限し、ほぼ垂直な側壁を有する下部開口を形成する工
程と、（ｆ）前記レジスト積層を熱処理し、前記少なく
とも一部の素子領域において、前記下部開口の側壁をド
ーズ量に応じて変形させ、上に向うに従って前記第１の
方向の寸法が単調に増大したテーパ形状を生成する工程
と、（ｇ）前記下部開口内に導電体基部を埋め込むと共
に、前記上部開口内に第１の方向寸法の拡大した傘部を
形成する工程と、を含む半導体装置の製造方法が提供さ
れる。
【００１５】
【発明の実施の形態】本発明の実施例の説明に先立ち、
本発明者等が行なった検討事項について説明する。
本発明者等が行なった検討事項について説明する。
【００１６】微細マッシュルームゲート電極を形成する
ためには、レジスト層に上広がりのテーパ形状を有する
開口を形成することが望まれる。このような開口を形成
することのできるレジストとして、例えばポリメチルメ
タクリレート（ＰＭＭＡ）を用いる。
ためには、レジスト層に上広がりのテーパ形状を有する
開口を形成することが望まれる。このような開口を形成
することのできるレジストとして、例えばポリメチルメ
タクリレート（ＰＭＭＡ）を用いる。
【００１７】図７（Ａ）に示すように、半導体基板５０
の表面上に、ＰＭＭＡのレジスト層５１をスピンコート
で所望の厚さに形成する。レジスト溶媒の沸点近傍でベ
ーキングを行い溶媒を蒸発させる。ベーキング後のレジ
スト層５１に対して電子線（ＥＢ）描画を行い、現像し
てほぼ垂直な側壁を有する開口５２を形成する。
の表面上に、ＰＭＭＡのレジスト層５１をスピンコート
で所望の厚さに形成する。レジスト溶媒の沸点近傍でベ
ーキングを行い溶媒を蒸発させる。ベーキング後のレジ
スト層５１に対して電子線（ＥＢ）描画を行い、現像し
てほぼ垂直な側壁を有する開口５２を形成する。
【００１８】図７（Ｂ）に示すように、現像後のレジス
ト層５１に対して、熱処理を行うと開口５２の側壁が上
に行くほど広がる順テーパ形状に変化する。このように
して、順テーパ化した開口５２ｘが得られる。
ト層５１に対して、熱処理を行うと開口５２の側壁が上
に行くほど広がる順テーパ形状に変化する。このように
して、順テーパ化した開口５２ｘが得られる。
【００１９】例えば、ＰＭＭＡ溶媒の沸点温度が１４０
℃程度である場合、レジスト塗布後露光前のベーキング
を１４５℃で行い、現像後の熱処理を１３５℃で行う。
この場合、約７０度の順テーパ角θが形成できる。な
お、順テーバ角は図示のように開口側壁が基板表面とな
す９０度以下の角度を指す。順テーパの程度が大きいほ
ど順テーパ角は小さい。
℃程度である場合、レジスト塗布後露光前のベーキング
を１４５℃で行い、現像後の熱処理を１３５℃で行う。
この場合、約７０度の順テーパ角θが形成できる。な
お、順テーバ角は図示のように開口側壁が基板表面とな
す９０度以下の角度を指す。順テーパの程度が大きいほ
ど順テーパ角は小さい。
【００２０】順テーパー化工程後に得られるレジスト開
口は、開口上部が開きながら、開口底部の寸法が変化す
る。この変化は、熱処理温度に依存する。図７（Ｃ）
は、現像後の熱処理温度に対する開口長の変動を示すグ
ラフである。横軸が熱処理温度を単位℃で示し、縦軸が
開口長の変動を熱処理前の開口長に対する比で示す。熱
処理温度が低い場合、開口長は広がるが、熱処理温度が
高くなるに従い開口長は増加から減少へと変化する。す
なわち、熱処理温度によって元の開口長よりも広い開口
も得られれば、狭い開口も得られる。
口は、開口上部が開きながら、開口底部の寸法が変化す
る。この変化は、熱処理温度に依存する。図７（Ｃ）
は、現像後の熱処理温度に対する開口長の変動を示すグ
ラフである。横軸が熱処理温度を単位℃で示し、縦軸が
開口長の変動を熱処理前の開口長に対する比で示す。熱
処理温度が低い場合、開口長は広がるが、熱処理温度が
高くなるに従い開口長は増加から減少へと変化する。す
なわち、熱処理温度によって元の開口長よりも広い開口
も得られれば、狭い開口も得られる。
【００２１】図７（Ｄ）は、現像後の熱処理温度に対す
るテーパ角の変化を示す。横軸は熱処理温度を単位℃で
示し、縦軸はテーパ角を単位度で示す。熱処理温度が低
い場合、テーパ角はほぼ９０度であり、ほとんど順テー
パ化の効果は得られない。熱処理温度が高くなるにつ
れ、テーパ角は減少し、大きな順テーパ効果が得られ
る。例えば、７５度程度の順テーパ角を得るには、１３
３℃程度の熱処理を行えばよい。
るテーパ角の変化を示す。横軸は熱処理温度を単位℃で
示し、縦軸はテーパ角を単位度で示す。熱処理温度が低
い場合、テーパ角はほぼ９０度であり、ほとんど順テー
パ化の効果は得られない。熱処理温度が高くなるにつ
れ、テーパ角は減少し、大きな順テーパ効果が得られ
る。例えば、７５度程度の順テーパ角を得るには、１３
３℃程度の熱処理を行えばよい。
【００２２】図７（Ｃ）、（Ｄ）の特性は、レジスト塗
布後露光前のベーキングを一定温度で行った場合の結果
であり、ベーキング温度を変えれば特性も変化する。一
般的に高温でベーキングを行うほど、その後の熱処理で
得られる順テーパ化効果は小さい。ベーキングを高温で
行うと、レジスト分子の架橋が進み、その後の熱処理に
おいて変形し難くなると考えられる。実用上、０．１μ
ｍ開口を作成する場合、８０度以下のテーパ角を用いる
ことがプロセスの歩留まりを高く維持するために望まれ
る。
布後露光前のベーキングを一定温度で行った場合の結果
であり、ベーキング温度を変えれば特性も変化する。一
般的に高温でベーキングを行うほど、その後の熱処理で
得られる順テーパ化効果は小さい。ベーキングを高温で
行うと、レジスト分子の架橋が進み、その後の熱処理に
おいて変形し難くなると考えられる。実用上、０．１μ
ｍ開口を作成する場合、８０度以下のテーパ角を用いる
ことがプロセスの歩留まりを高く維持するために望まれ
る。
【００２３】図７（Ｅ）は、レジスト塗布後露光前のプ
リベークを比較的低温で行なった場合と、比較的高温で
行なった場合に得られる効果の差を示すグラフである。
図中横軸は熱処理温度を単位℃で示し、縦軸はテーパ角
を単位度で示す。プリベークを高温で行うと、現像後の
熱処理によって得られる順テーパ化効果の程度が小さく
なる。プリベークを低温で行うほど、現像後の熱処理で
得られる順テーパ化効果が大きい。
リベークを比較的低温で行なった場合と、比較的高温で
行なった場合に得られる効果の差を示すグラフである。
図中横軸は熱処理温度を単位℃で示し、縦軸はテーパ角
を単位度で示す。プリベークを高温で行うと、現像後の
熱処理によって得られる順テーパ化効果の程度が小さく
なる。プリベークを低温で行うほど、現像後の熱処理で
得られる順テーパ化効果が大きい。
【００２４】これらの特性から、レジスト塗布後露光前
のプリベーク温度と、現像後の熱処理温度を選択するこ
とにより、所望の開口長変動およびテーパ角を得ること
が可能なことがわかる。
のプリベーク温度と、現像後の熱処理温度を選択するこ
とにより、所望の開口長変動およびテーパ角を得ること
が可能なことがわかる。
【００２５】一般的にファイン（微細）ゲート用のレジ
スト開口は、ＥＢ描画により形成している。ＥＢ描画の
際、ゲート開口に近接した領域に現像しない程度のドー
ズを行なった場合、より低温で高い順テーパ化効果が得
られる。電子ビーム等のエネルギビームの照射により、
レジスト構成分子の結合が断たれ、分子量が小さくなる
ためと考えられる。
スト開口は、ＥＢ描画により形成している。ＥＢ描画の
際、ゲート開口に近接した領域に現像しない程度のドー
ズを行なった場合、より低温で高い順テーパ化効果が得
られる。電子ビーム等のエネルギビームの照射により、
レジスト構成分子の結合が断たれ、分子量が小さくなる
ためと考えられる。
【００２６】図８は、ファインゲート近傍の領域に補助
ＥＢ照射を行なった場合、得られるテーパ角の変化を示
すグラフである。横軸はファインゲート近傍のドーズ量
をμＣで示し、縦軸はテーパ角を単位度で示す。ドーズ
量を増大すると、同じ処理温度でも得られるテーパ角は
小さくなり、大きな順テーパ化効果が得られる。ＥＢ描
画は、所望の領域に選択的に行なうことが出来るため、
ゲート開口の任意の部分にＥＢ照射を行えば、その任意
の照射領域を順テーパ化することが可能である。
ＥＢ照射を行なった場合、得られるテーパ角の変化を示
すグラフである。横軸はファインゲート近傍のドーズ量
をμＣで示し、縦軸はテーパ角を単位度で示す。ドーズ
量を増大すると、同じ処理温度でも得られるテーパ角は
小さくなり、大きな順テーパ化効果が得られる。ＥＢ描
画は、所望の領域に選択的に行なうことが出来るため、
ゲート開口の任意の部分にＥＢ照射を行えば、その任意
の照射領域を順テーパ化することが可能である。
【００２７】ＰＭＭＡレジストは、重ね塗りをすること
ができる。２層以上のＰＭＭＡレジスト層を順次形成
し、各レジスト層を異なる温度でベーキングすることが
出来る。下層を高温でベーキングし、上層を低温でベー
キングすると、高温ベークの効果は下層にのみ与えら
れ、下層は順テーパ化し難く、上層は低温のベーキング
のみが行われているため、順テーパ化し易い。このよう
に、積層のレジスト層を上層に向うに従い低温でベーキ
ングすることにより、上層に向うほど大きなテーパ化効
果を得ることができる。
ができる。２層以上のＰＭＭＡレジスト層を順次形成
し、各レジスト層を異なる温度でベーキングすることが
出来る。下層を高温でベーキングし、上層を低温でベー
キングすると、高温ベークの効果は下層にのみ与えら
れ、下層は順テーパ化し難く、上層は低温のベーキング
のみが行われているため、順テーパ化し易い。このよう
に、積層のレジスト層を上層に向うに従い低温でベーキ
ングすることにより、上層に向うほど大きなテーパ化効
果を得ることができる。
【００２８】以下、これらの検討結果に基づく本発明の
実施例を説明する。図１（Ａ）〜図２（Ｊ）は、本発明
の１実施例による半導体装置の製造工程を説明するため
の半導体基板の断面図である。図３（Ａ）〜（Ｄ）は、
この実施例の特徴を補助的に説明するための半導体基板
の断面図である。
実施例を説明する。図１（Ａ）〜図２（Ｊ）は、本発明
の１実施例による半導体装置の製造工程を説明するため
の半導体基板の断面図である。図３（Ａ）〜（Ｄ）は、
この実施例の特徴を補助的に説明するための半導体基板
の断面図である。
【００２９】図１（Ａ）に示すように、例えばＧａＡｓ
基板１の表面上に、有機金属気相成長法（ＭＯＣＶ
Ｄ）、分子線エピタキシ（ＭＢＥ）等の成長方法によ
り、ＧａＡｓバッファ層２を、基板の転位の影響が緩和
される厚みまで成長する。さらにその上に、ＩｎＧａＡ
ｓで形成された電子走行層３を例えば厚さ１４ｎｍ成長
し、その上にＡｌＧａＡｓで形成された電子供給層４を
厚さ約２５ｎｍ成長し、さらにその上にＳｉ添加のＧａ
Ａｓで形成された低抵抗層５を厚さ約５０ｎｍ成長し、
半導体装置形成用の半導体基板Ｓを得る。
基板１の表面上に、有機金属気相成長法（ＭＯＣＶ
Ｄ）、分子線エピタキシ（ＭＢＥ）等の成長方法によ
り、ＧａＡｓバッファ層２を、基板の転位の影響が緩和
される厚みまで成長する。さらにその上に、ＩｎＧａＡ
ｓで形成された電子走行層３を例えば厚さ１４ｎｍ成長
し、その上にＡｌＧａＡｓで形成された電子供給層４を
厚さ約２５ｎｍ成長し、さらにその上にＳｉ添加のＧａ
Ａｓで形成された低抵抗層５を厚さ約５０ｎｍ成長し、
半導体装置形成用の半導体基板Ｓを得る。
【００３０】なお、導電性の半導体基板表面に素子領域
を画定するため、活性領域以外の領域に酸素等の元素を
イオン注入し、イオン注入された領域のドナーを不活性
化することにより、半絶縁性領域とする。
を画定するため、活性領域以外の領域に酸素等の元素を
イオン注入し、イオン注入された領域のドナーを不活性
化することにより、半絶縁性領域とする。
【００３１】図１（Ｂ）に示すように、半導体基板Ｓ表
面上にレジスト層ＰＲ１を塗布し、露光、現像すること
によりオーミック電極形成のための開口を形成する。オ
ーミック電極用開口を備えたレジストパターンＰＲ１を
作成した後、高真空蒸着装置により厚さ約２０ｎｍのＡ
ｕＧｅ層と厚さ約３００ｎｍのＡｕ層を積層したオーミ
ック電極層１１を形成する。レジストパターンＰＲ１を
剥離すると、その上に蒸着したオーミック電極層もリフ
トオフされて除去される。半導体基板Ｓ上にはオーミッ
ク電極１１が残る。
面上にレジスト層ＰＲ１を塗布し、露光、現像すること
によりオーミック電極形成のための開口を形成する。オ
ーミック電極用開口を備えたレジストパターンＰＲ１を
作成した後、高真空蒸着装置により厚さ約２０ｎｍのＡ
ｕＧｅ層と厚さ約３００ｎｍのＡｕ層を積層したオーミ
ック電極層１１を形成する。レジストパターンＰＲ１を
剥離すると、その上に蒸着したオーミック電極層もリフ
トオフされて除去される。半導体基板Ｓ上にはオーミッ
ク電極１１が残る。
【００３２】図１（Ｃ）に示すように、オーミック電極
１１を覆うように、半導体基板Ｓ上に厚さ約２０ｎｍの
ＳｉＮ膜１３を形成する。このＳｉＮ膜１３は、基板と
その上に形成するレジスト層との間の密着性を向上させ
る。
１１を覆うように、半導体基板Ｓ上に厚さ約２０ｎｍの
ＳｉＮ膜１３を形成する。このＳｉＮ膜１３は、基板と
その上に形成するレジスト層との間の密着性を向上させ
る。
【００３３】図１（Ｄ）に示すように、ＳｉＮ膜１３の
上にレジスト層ＰＲ２を塗布し、ゲートリセス領域形成
用の開口をＥＢ描画により形成する。ゲートリセス領域
は例えばゲート長の前後に０．１μｍ程度の領域を加え
た面積とする。
上にレジスト層ＰＲ２を塗布し、ゲートリセス領域形成
用の開口をＥＢ描画により形成する。ゲートリセス領域
は例えばゲート長の前後に０．１μｍ程度の領域を加え
た面積とする。
【００３４】ゲートリセス領域に開口を有するレジスト
パターンＰＲ２を形成した後、このレジストパターンを
マスクとしてＳＦ6ガスを用いたドライエッチングによ
り、ＳｉＮ膜１３をエッチングし、次にＳｉＣｌ4ガス
を用いたドライエッチングにより、低抵抗ＧａＡｓ層５
をエッチングする。ゲートリセス領域には、電子供給層
４が露出する。その後レジストパターンＰＲ２は除去す
る。
パターンＰＲ２を形成した後、このレジストパターンを
マスクとしてＳＦ6ガスを用いたドライエッチングによ
り、ＳｉＮ膜１３をエッチングし、次にＳｉＣｌ4ガス
を用いたドライエッチングにより、低抵抗ＧａＡｓ層５
をエッチングする。ゲートリセス領域には、電子供給層
４が露出する。その後レジストパターンＰＲ２は除去す
る。
【００３５】図１（Ｅ）に示すように、ゲートリセス領
域のエッチング後、厚さ約２０ｎｍのＳｉＮ膜１５を基
板表面上に堆積し、最表面を保護すると共に、次に形成
するレジスト層との密着性を向上させる。ＳｉＮ膜１５
の上に、ＰＭＭＡ系ポジ型電子線レジスト層ＰＲ１０を
厚さ約３００ｎｍスピンコートし、１６０℃で１０分間
熱処理する。この電子線レジスト層ＰＲ１０の上に、ア
ルカリ可溶性レジスト層Ｒを厚さ約６００ｎｍスピンコ
ートし、１６０℃で約４分間ベーキングし、さらにその
上にポリスチレン系電子線レジスト層ＰＲ２０を厚さ約
２００ｎｍスピンコートし、１６０℃で約４分間ベーキ
ングする。
域のエッチング後、厚さ約２０ｎｍのＳｉＮ膜１５を基
板表面上に堆積し、最表面を保護すると共に、次に形成
するレジスト層との密着性を向上させる。ＳｉＮ膜１５
の上に、ＰＭＭＡ系ポジ型電子線レジスト層ＰＲ１０を
厚さ約３００ｎｍスピンコートし、１６０℃で１０分間
熱処理する。この電子線レジスト層ＰＲ１０の上に、ア
ルカリ可溶性レジスト層Ｒを厚さ約６００ｎｍスピンコ
ートし、１６０℃で約４分間ベーキングし、さらにその
上にポリスチレン系電子線レジスト層ＰＲ２０を厚さ約
２００ｎｍスピンコートし、１６０℃で約４分間ベーキ
ングする。
【００３６】電子線レジスト層ＰＲ２０に対し、ＥＢ描
画を行い、幅約０．８μｍの開口部Ａ１を画定する。図
１（Ｆ）に示すように、電子線レジスト層ＰＲ２０の露
光部Ａ１をメチルイソブチルケトン（ＭＩＢＫ）／メチ
ルエチルケトン（ＭＥＫ）混合溶液により現像する。現
像した電子線レジスト層ＰＲ２０をマスクとし、その下
のレジスト層Ｒをアルカリ現像液によりエッチングす
る。エッチングにより、電子線レジスト層ＰＲ２０の開
口部からさらに約０．２μｍ以上食い込んだ開口部がレ
ジスト層Ｒに形成される。
画を行い、幅約０．８μｍの開口部Ａ１を画定する。図
１（Ｆ）に示すように、電子線レジスト層ＰＲ２０の露
光部Ａ１をメチルイソブチルケトン（ＭＩＢＫ）／メチ
ルエチルケトン（ＭＥＫ）混合溶液により現像する。現
像した電子線レジスト層ＰＲ２０をマスクとし、その下
のレジスト層Ｒをアルカリ現像液によりエッチングす
る。エッチングにより、電子線レジスト層ＰＲ２０の開
口部からさらに約０．２μｍ以上食い込んだ開口部がレ
ジスト層Ｒに形成される。
【００３７】開口部に露出された電子線レジスト層ＰＲ
１０に対し、幅約０．１μｍのゲート電極用開口をＥＢ
描画により画定する。ＥＢ露光された領域Ａ３をＭＩＢ
Ｋ／イソプロピルアルコール（ＩＰＡ）混合溶液により
現像することにより、電子線レジスト層ＰＲ１０にゲー
ト電極用開口が形成される。
１０に対し、幅約０．１μｍのゲート電極用開口をＥＢ
描画により画定する。ＥＢ露光された領域Ａ３をＭＩＢ
Ｋ／イソプロピルアルコール（ＩＰＡ）混合溶液により
現像することにより、電子線レジスト層ＰＲ１０にゲー
ト電極用開口が形成される。
【００３８】図１（Ｇ）に示すように、電子線レジスト
層ＰＲ１０をマスクとし、ＳＦ6ガスを用いたドライエ
ッチングにより、露出したＳｉＮ膜１５をエッチングす
る。このようにして、ほぼ垂直な側壁ＳＷ１を有するゲ
ート電極用開口内に、幅約０．１μｍの基板表面が露出
される。
層ＰＲ１０をマスクとし、ＳＦ6ガスを用いたドライエ
ッチングにより、露出したＳｉＮ膜１５をエッチングす
る。このようにして、ほぼ垂直な側壁ＳＷ１を有するゲ
ート電極用開口内に、幅約０．１μｍの基板表面が露出
される。
【００３９】図２（Ｈ）に示すように、順テーパ化が生
じると共に、開口長が広がる温度、例えば１３０℃で約
１０分間熱処理を行うことにより、開口長を広げなが
ら、上方に向うほど開口が拡がる順テーパの形成を行
う。ゲート電極用開口部には、傾斜した側面ＳＷ２を有
するゲート電極用開口Ａ４が形成される。なお、電子線
レジスト層の側壁ＳＷ２は、その下のＳｉＮ膜１５の端
部からたとえば０．０１μｍ引き下がった（後退した）
形状となる。
じると共に、開口長が広がる温度、例えば１３０℃で約
１０分間熱処理を行うことにより、開口長を広げなが
ら、上方に向うほど開口が拡がる順テーパの形成を行
う。ゲート電極用開口部には、傾斜した側面ＳＷ２を有
するゲート電極用開口Ａ４が形成される。なお、電子線
レジスト層の側壁ＳＷ２は、その下のＳｉＮ膜１５の端
部からたとえば０．０１μｍ引き下がった（後退した）
形状となる。
【００４０】図２（Ｉ）に示すように、開口の順テーパ
化処理を行なった半導体基板Ｓ上方から、高真空蒸着装
置により、絶縁性金属酸化膜、例えばＴｉＯxを堆積
し、続いてＴｉ層、Ｐｔ層、Ａｕ層の積層を堆積し、ゲ
ート電極層１７を形成する。
化処理を行なった半導体基板Ｓ上方から、高真空蒸着装
置により、絶縁性金属酸化膜、例えばＴｉＯxを堆積
し、続いてＴｉ層、Ｐｔ層、Ａｕ層の積層を堆積し、ゲ
ート電極層１７を形成する。
【００４１】このゲート電極層堆積工程におけるゲート
電極用開口の順テーパ化処理の役割を説明する。図３
（Ｄ）に示すように、レジスト層ＰＲ１０が垂直な側壁
を有する場合、基板Ｓ上方から真空蒸着した蒸着層１７
ａは、開口底面において中央部では確実に堆積するが、
開口端部においては、レジスト層ＰＲ１０の側壁などに
影響され、堆積しにくくなる。開口端部では、蒸着層の
厚さは薄くなり、場合によっては基板Ｓの表面が露出し
たままとなる。ＴｉＯx層がこのような状態で形成さ
れ、その上にＴｉ層を蒸着すると、Ｔｉ層は開口端部に
おいて基板Ｓ表面と直接接触することがある。Ｔｉと半
導体表面とが接触すると、電界等のエネルギが印加され
た状態でＴｉと半導体との化学反応が生じ、所望の特性
が得られなくなりうる。強電界が印加されるドレイン側
で特にこの可能性が高い。
電極用開口の順テーパ化処理の役割を説明する。図３
（Ｄ）に示すように、レジスト層ＰＲ１０が垂直な側壁
を有する場合、基板Ｓ上方から真空蒸着した蒸着層１７
ａは、開口底面において中央部では確実に堆積するが、
開口端部においては、レジスト層ＰＲ１０の側壁などに
影響され、堆積しにくくなる。開口端部では、蒸着層の
厚さは薄くなり、場合によっては基板Ｓの表面が露出し
たままとなる。ＴｉＯx層がこのような状態で形成さ
れ、その上にＴｉ層を蒸着すると、Ｔｉ層は開口端部に
おいて基板Ｓ表面と直接接触することがある。Ｔｉと半
導体表面とが接触すると、電界等のエネルギが印加され
た状態でＴｉと半導体との化学反応が生じ、所望の特性
が得られなくなりうる。強電界が印加されるドレイン側
で特にこの可能性が高い。
【００４２】図３（Ｂ）に示すように、半導体基板Ｓの
上の絶縁膜Ｄ（ＳｉＮ層１５）は、ほぼ垂直な側壁を有
するが、その高さは極めて限られたものである。絶縁膜
Ｄの上の電子線レジスト層ＰＲ１０は、開口部が上方に
向うほど広がって順テーパ化している。上方より堆積す
る蒸着層は、レジスト層ＰＲ１０の側壁に邪魔されるこ
となく、絶縁膜Ｄの開口部にほぼ均一に堆積する。従っ
て、初めに堆積されるＴｉＯx層１７ａは、露出した基
板Ｓ表面を確実に覆い、その後堆積される金属層と半導
体層との接触を防止する。
上の絶縁膜Ｄ（ＳｉＮ層１５）は、ほぼ垂直な側壁を有
するが、その高さは極めて限られたものである。絶縁膜
Ｄの上の電子線レジスト層ＰＲ１０は、開口部が上方に
向うほど広がって順テーパ化している。上方より堆積す
る蒸着層は、レジスト層ＰＲ１０の側壁に邪魔されるこ
となく、絶縁膜Ｄの開口部にほぼ均一に堆積する。従っ
て、初めに堆積されるＴｉＯx層１７ａは、露出した基
板Ｓ表面を確実に覆い、その後堆積される金属層と半導
体層との接触を防止する。
【００４３】図３（Ｃ）に示すように、絶縁膜Ｄ、電子
線レジスト層ＰＲ１０により画定されたゲート電極用開
口にたとえば厚さ数ｎｍのＴｉＯx層１７ａ、たとえば
厚さ１０ｎｍのＴｉ層１７ｂ、たとえば厚さ１０ｎｍの
Ｐｔ層１７ｃが順次形成された後、十分な厚さを有する
Ａｕ層１７ｄが例えば厚さ約５００ｎｍ堆積される。
線レジスト層ＰＲ１０により画定されたゲート電極用開
口にたとえば厚さ数ｎｍのＴｉＯx層１７ａ、たとえば
厚さ１０ｎｍのＴｉ層１７ｂ、たとえば厚さ１０ｎｍの
Ｐｔ層１７ｃが順次形成された後、十分な厚さを有する
Ａｕ層１７ｄが例えば厚さ約５００ｎｍ堆積される。
【００４４】このようにして、図２（Ｉ）に示すよう
に、積層レジスト構造で形成された空間内にマッシュル
ーム型ゲート電極１７が形成される。図２（Ｊ）に示す
ように、加温有機溶剤中に半導体基板を浸し、レジスト
積層を溶解することによりその上に堆積したゲート電極
層１７をリフトオフにより除去する。半導体基板Ｓ上に
は、マッシュルーム型ゲート電極１７が残る。
に、積層レジスト構造で形成された空間内にマッシュル
ーム型ゲート電極１７が形成される。図２（Ｊ）に示す
ように、加温有機溶剤中に半導体基板を浸し、レジスト
積層を溶解することによりその上に堆積したゲート電極
層１７をリフトオフにより除去する。半導体基板Ｓ上に
は、マッシュルーム型ゲート電極１７が残る。
【００４５】このようにして得られるマッシュルーム型
ゲート電極は、図３（Ａ）に示すように、その両端部が
絶縁膜Ｄの上に乗り上げた構造を有する。絶縁膜Ｄの開
口部に露出されている半導体基板Ｓ表面は、図３（Ｃ）
に示すように、ＴｉＯx膜１７ａにより確実に覆われて
おり、その上に形成される反応性Ｔｉ層等の金属層と半
導体層Ｓとが直接接触することを防止する。
ゲート電極は、図３（Ａ）に示すように、その両端部が
絶縁膜Ｄの上に乗り上げた構造を有する。絶縁膜Ｄの開
口部に露出されている半導体基板Ｓ表面は、図３（Ｃ）
に示すように、ＴｉＯx膜１７ａにより確実に覆われて
おり、その上に形成される反応性Ｔｉ層等の金属層と半
導体層Ｓとが直接接触することを防止する。
【００４６】絶縁膜Ｄの上に乗り上げたゲート電極は、
半導体層と接触しているゲート電極よりも外側に張り出
している。このため、半導体層と接しているゲート電極
端部周辺の電界が緩和される。
半導体層と接触しているゲート電極よりも外側に張り出
している。このため、半導体層と接しているゲート電極
端部周辺の電界が緩和される。
【００４７】この構成の場合、実効的ゲート電極長は、
絶縁膜Ｄが画定する開口長により規定される。形成され
るゲート電極Ｇは、この開口長よりも広い基部を有し、
絶縁膜Ｄに乗り上げて形成されるが、たとえばゲート長
０．１μｍの電極が絶縁膜Ｄ上に０．０１μｍ乗り上げ
ても電気的特性はほぼ同一に維持される。接触面が増加
し、段差を覆うため、ゲート電極の機械的安定性が増
す。
絶縁膜Ｄが画定する開口長により規定される。形成され
るゲート電極Ｇは、この開口長よりも広い基部を有し、
絶縁膜Ｄに乗り上げて形成されるが、たとえばゲート長
０．１μｍの電極が絶縁膜Ｄ上に０．０１μｍ乗り上げ
ても電気的特性はほぼ同一に維持される。接触面が増加
し、段差を覆うため、ゲート電極の機械的安定性が増
す。
【００４８】図４（Ａ）〜（Ｄ）は、本発明の他の実施
例による半導体装置の製造方法を説明するための基板の
断面図である。図１（Ａ）〜（Ｇ）の工程中、ゲートリ
セス領域形成後のＳｉＮ層１５の堆積を省略し、他の工
程は同様に行なう。
例による半導体装置の製造方法を説明するための基板の
断面図である。図１（Ａ）〜（Ｇ）の工程中、ゲートリ
セス領域形成後のＳｉＮ層１５の堆積を省略し、他の工
程は同様に行なう。
【００４９】図４（Ａ）に示すように、ゲートリセス領
域で半導体基板Ｓが露出された構造の上に、レジスト積
層による開口部が画定される。この構成に対し、上方よ
りＴｉＯx層１７ａを真空蒸着する。ほぼ垂直な側壁を
有するゲート電極用開口底面には、ＴｉＯx１７ａが形
成される。
域で半導体基板Ｓが露出された構造の上に、レジスト積
層による開口部が画定される。この構成に対し、上方よ
りＴｉＯx層１７ａを真空蒸着する。ほぼ垂直な側壁を
有するゲート電極用開口底面には、ＴｉＯx１７ａが形
成される。
【００５０】図４（Ｂ）に示すように、ゲート電極用開
口が順テーパ化すると共に開口長が狭まる領域、例えば
１４５℃で１０分間熱処理を行う。ゲート電極用開口は
上方が開いて順テーパ化すると共に、開口底部の開口長
は狭まり、先に蒸着したＴｉＯx層１７ａの上に乗り上
げる。
口が順テーパ化すると共に開口長が狭まる領域、例えば
１４５℃で１０分間熱処理を行う。ゲート電極用開口は
上方が開いて順テーパ化すると共に、開口底部の開口長
は狭まり、先に蒸着したＴｉＯx層１７ａの上に乗り上
げる。
【００５１】図４（Ｃ）に示すように、Ｔｉ層、Ｐｔ
層、Ａｕ層を順次高真空で蒸着することにより、ゲート
金属層ＧＭを蒸着する。図４（Ｄ）に示すように、加温
有機溶剤中に半導体基板を浸し、リフトオフによりゲー
ト電極Ｇを形成する。
層、Ａｕ層を順次高真空で蒸着することにより、ゲート
金属層ＧＭを蒸着する。図４（Ｄ）に示すように、加温
有機溶剤中に半導体基板を浸し、リフトオフによりゲー
ト電極Ｇを形成する。
【００５２】この構成においては、半導体基板上に絶縁
性金属酸化膜１７ａが形成され、その領域に内包するよ
うに金属ゲート電極構造ＧＭが形成される。金属ゲート
電極ＧＭの端部は、絶縁性金属酸化膜１７ａに内包され
る領域に形成されるため、反応性金属が半導体表面と直
接接触することが防止される。
性金属酸化膜１７ａが形成され、その領域に内包するよ
うに金属ゲート電極構造ＧＭが形成される。金属ゲート
電極ＧＭの端部は、絶縁性金属酸化膜１７ａに内包され
る領域に形成されるため、反応性金属が半導体表面と直
接接触することが防止される。
【００５３】次に、付加的ドーズにより順テーパ化を促
進する実施例を説明する。図８は、本発明者等の行なっ
たテーパ角度のドーズ量依存性を示すグラフである。Ｅ
Ｂ露光用レジストは、閾値以上の電子線を照射すること
により分子量を低減し、レジスト現像液で現像できるよ
うになる。電子線照射量を低減すると、現像はしない
が、分子量の低減した状態を実現することができる。こ
のようなレジスト層に熱処理を行なうと、電子線を照射
しない場合と較べ、より低温で上方で開くテーパ化を生
じさせることができる。
進する実施例を説明する。図８は、本発明者等の行なっ
たテーパ角度のドーズ量依存性を示すグラフである。Ｅ
Ｂ露光用レジストは、閾値以上の電子線を照射すること
により分子量を低減し、レジスト現像液で現像できるよ
うになる。電子線照射量を低減すると、現像はしない
が、分子量の低減した状態を実現することができる。こ
のようなレジスト層に熱処理を行なうと、電子線を照射
しない場合と較べ、より低温で上方で開くテーパ化を生
じさせることができる。
【００５４】図８において、横軸はファインゲートの近
傍に照射する電子線の照射量を示し、縦軸は生じるテー
パ角を示す。熱処理温度は、電子線照射をしない場合に
は、ほとんどテーパ化を生じない温度である。ドーズ量
が増大するにつれ、基板表面に対するテーパ角度は９０
度から減少し、小さくなる。すなわち、開口の側壁は大
きく開き、テーパの程度が大きくなる。
傍に照射する電子線の照射量を示し、縦軸は生じるテー
パ角を示す。熱処理温度は、電子線照射をしない場合に
は、ほとんどテーパ化を生じない温度である。ドーズ量
が増大するにつれ、基板表面に対するテーパ角度は９０
度から減少し、小さくなる。すなわち、開口の側壁は大
きく開き、テーパの程度が大きくなる。
【００５５】図５（Ａ）に示すように、半導体基板Ｓの
上に、絶縁膜Ｄ、電子線レジスト層ＰＲ１０、レジスト
層Ｒ、電子線レジスト層ＰＲ２０を積層した構造を図１
（Ａ）〜図２（Ｊ）に示した実施例同様にして形成す
る。
上に、絶縁膜Ｄ、電子線レジスト層ＰＲ１０、レジスト
層Ｒ、電子線レジスト層ＰＲ２０を積層した構造を図１
（Ａ）〜図２（Ｊ）に示した実施例同様にして形成す
る。
【００５６】所定ドーズ量の電子線Ｅ１により、ゲート
電極用開口Ａ３を描画する。例えば、幅０．１μｍのゲ
ート電極用開口をＥＢ描画する。このゲート電極用開口
に隣接する領域、図においては右側に示す幅約０．０５
μｍの領域に、現像限界以下に低減した補助ＥＢ照射、
例えば閾値の約半分のドーズ量のＥＢ照射を行なう。
電極用開口Ａ３を描画する。例えば、幅０．１μｍのゲ
ート電極用開口をＥＢ描画する。このゲート電極用開口
に隣接する領域、図においては右側に示す幅約０．０５
μｍの領域に、現像限界以下に低減した補助ＥＢ照射、
例えば閾値の約半分のドーズ量のＥＢ照射を行なう。
【００５７】図５（Ｂ）に示すように、電子線レジスト
層ＰＲ１０をＭＩＢＫ／ＩＰＡ混合溶液により現像す
る。この現像により、ゲート電極用露光部Ａ３は除去さ
れるが、補助露光された領域Ａｘはそのまま残る。ゲー
ト電極用開口底面に露出した絶縁膜Ｄ、例えばＳｉＮ膜
を、例えばＳＦ6ガスを用いたドライエッチングにより
除去する。
層ＰＲ１０をＭＩＢＫ／ＩＰＡ混合溶液により現像す
る。この現像により、ゲート電極用露光部Ａ３は除去さ
れるが、補助露光された領域Ａｘはそのまま残る。ゲー
ト電極用開口底面に露出した絶縁膜Ｄ、例えばＳｉＮ膜
を、例えばＳＦ6ガスを用いたドライエッチングにより
除去する。
【００５８】なお、２種類の電子線照射を続けて行な
い、その後現像を行なう場合を説明したが、開口用電子
線照射を行った後現像を行ない、現像後のレジストパタ
ーンに対して補助的ＥＢ露光を行なっても良い。また、
上部開口用描画、下部開口用描画、テーパ付与用描画を
同時に上層レジスト上から行なってもよい。
い、その後現像を行なう場合を説明したが、開口用電子
線照射を行った後現像を行ない、現像後のレジストパタ
ーンに対して補助的ＥＢ露光を行なっても良い。また、
上部開口用描画、下部開口用描画、テーパ付与用描画を
同時に上層レジスト上から行なってもよい。
【００５９】図５（Ｃ）に示すように、開口長が広がる
温度領域、例えば１３０℃で１０分間順テーパ化熱処理
を行う。電子線レジスト層ＰＲ１０は、開口左側の領域
が電子線で補助照射されており、この領域が優先的に順
テーパ化する。左側の電子線レジスト層ＰＲ１０側壁
は、比較的変化を受けない状態に維持される。
温度領域、例えば１３０℃で１０分間順テーパ化熱処理
を行う。電子線レジスト層ＰＲ１０は、開口左側の領域
が電子線で補助照射されており、この領域が優先的に順
テーパ化する。左側の電子線レジスト層ＰＲ１０側壁
は、比較的変化を受けない状態に維持される。
【００６０】図５（Ｄ）に示すように、形成された開口
部を埋めるように、絶縁性金属酸化膜（ＴｉＯx膜）、
Ｔｉ層、Ｐｔ層、Ａｕ層を順次高真空蒸着装置により蒸
着し、ゲート電極１７を形成する。
部を埋めるように、絶縁性金属酸化膜（ＴｉＯx膜）、
Ｔｉ層、Ｐｔ層、Ａｕ層を順次高真空蒸着装置により蒸
着し、ゲート電極１７を形成する。
【００６１】図５（Ｅ）に示すように、加温有機溶剤中
に半導体基板を浸し、リフトオフを行うことにより、ゲ
ート電極Ｇが形成される。この構成においては、ゲート
電極Ｇは、その一方の側、例えばドレイン側でのみ絶縁
膜Ｄに乗り上げた構造を有する。ゲート電極がドレイン
側に乗り上げることにより、特に反応が進行し易い強電
界印加領域において電界が緩和される。絶縁性金属酸化
層が確実に半導体基板Ｓ表面を覆い、反応性金属と半導
体基板の直接接触を防止する。
に半導体基板を浸し、リフトオフを行うことにより、ゲ
ート電極Ｇが形成される。この構成においては、ゲート
電極Ｇは、その一方の側、例えばドレイン側でのみ絶縁
膜Ｄに乗り上げた構造を有する。ゲート電極がドレイン
側に乗り上げることにより、特に反応が進行し易い強電
界印加領域において電界が緩和される。絶縁性金属酸化
層が確実に半導体基板Ｓ表面を覆い、反応性金属と半導
体基板の直接接触を防止する。
【００６２】積層レジスト層のベーキング温度を変化さ
せる事により、順テーパ開口形状を調整する実施例を以
下に説明する。図６（Ａ）に示すように、ゲートリセス
領域形成までの工程は図１（Ａ）〜図２（Ｊ）に示した
実施例同様に行った半導体基板Ｓの表面上に、ＳｉＮ膜
等の絶縁膜Ｄを形成した後、例えばＰＭＭＡにより、第
１電子線レジスト層ＰＲ１１を厚さ約２００ｎｍ塗布
し、例えば１８５℃で５分間ベーキングする。その上
に、例えばＰＭＭＡにより、第２電子線レジスト層ＰＲ
１２を厚さ約２００ｎｍ塗布し、１４５℃で５分間ベー
キングする。このように、高温でベーキングした下側層
と、低温でベーキングした上側層とを有する下部レジス
ト積層を形成する。
せる事により、順テーパ開口形状を調整する実施例を以
下に説明する。図６（Ａ）に示すように、ゲートリセス
領域形成までの工程は図１（Ａ）〜図２（Ｊ）に示した
実施例同様に行った半導体基板Ｓの表面上に、ＳｉＮ膜
等の絶縁膜Ｄを形成した後、例えばＰＭＭＡにより、第
１電子線レジスト層ＰＲ１１を厚さ約２００ｎｍ塗布
し、例えば１８５℃で５分間ベーキングする。その上
に、例えばＰＭＭＡにより、第２電子線レジスト層ＰＲ
１２を厚さ約２００ｎｍ塗布し、１４５℃で５分間ベー
キングする。このように、高温でベーキングした下側層
と、低温でベーキングした上側層とを有する下部レジス
ト積層を形成する。
【００６３】第２電子線レジスト層ＰＲ１２の上に、例
えばアルカリ可溶性レジスト層Ｒを厚さ約６００ｎｍ塗
布し、１４５℃で４分間ベーキングする。されにその上
に、例えばポリスチレン系電子線レジスト層ＰＲ２０
を、上側電子線レジスト層として厚さ約２００ｎｍ塗布
し、１４５℃で４分間ベーキングする。
えばアルカリ可溶性レジスト層Ｒを厚さ約６００ｎｍ塗
布し、１４５℃で４分間ベーキングする。されにその上
に、例えばポリスチレン系電子線レジスト層ＰＲ２０
を、上側電子線レジスト層として厚さ約２００ｎｍ塗布
し、１４５℃で４分間ベーキングする。
【００６４】図６（Ｂ）に示すように、上層電子線レジ
スト層ＰＲ２０に対し、幅約０．８μｍの開口部をＥＢ
描画し、ＭＩＢＫ／ＭＥＫ混合溶液により現像する。上
層電子線レジスト層ＰＲ２０をマスクとし、中間レジス
ト層Ｒをアルカリ現像液によりエッチングし、上層電子
線レジスト層開口下に０．２μｍ以上食い込んだ開口部
を形成する。
スト層ＰＲ２０に対し、幅約０．８μｍの開口部をＥＢ
描画し、ＭＩＢＫ／ＭＥＫ混合溶液により現像する。上
層電子線レジスト層ＰＲ２０をマスクとし、中間レジス
ト層Ｒをアルカリ現像液によりエッチングし、上層電子
線レジスト層開口下に０．２μｍ以上食い込んだ開口部
を形成する。
【００６５】その後、ＥＢ描画により積層電子線レジス
ト層ＰＲ１２、ＰＲ１１に対し、幅０．１μｍの開口部
をＥＢ描画し、ＭＩＢＫ／ＩＰＡ混合溶液により現像す
る。電子線レジスト層に開口を形成した後、露出した絶
縁膜Ｄを例えばＳＦ6ガスによりドライエッチングす
る。
ト層ＰＲ１２、ＰＲ１１に対し、幅０．１μｍの開口部
をＥＢ描画し、ＭＩＢＫ／ＩＰＡ混合溶液により現像す
る。電子線レジスト層に開口を形成した後、露出した絶
縁膜Ｄを例えばＳＦ6ガスによりドライエッチングす
る。
【００６６】図６（Ｃ）に示すように、順テーパ形成温
度範囲、例えば１４０℃において１０分間熱処理を行
い、下層レジスト積層ＰＲ１２、ＰＲ１１に対し、順テ
ーパ化処理を行なう。比較的高温でベーキングを行った
第１電子線レジスト層ＰＲ１１は、順テーパ化の程度が
低く、比較的低温でベーキングを行った第２電子線レジ
スト層ＰＲ１２は、大きな順テーパ化を受ける。このよ
うにして、上方でより開いた順テーパ形状が得られる。
度範囲、例えば１４０℃において１０分間熱処理を行
い、下層レジスト積層ＰＲ１２、ＰＲ１１に対し、順テ
ーパ化処理を行なう。比較的高温でベーキングを行った
第１電子線レジスト層ＰＲ１１は、順テーパ化の程度が
低く、比較的低温でベーキングを行った第２電子線レジ
スト層ＰＲ１２は、大きな順テーパ化を受ける。このよ
うにして、上方でより開いた順テーパ形状が得られる。
【００６７】図６（Ｄ）に示すように、前述の実施例同
様に、開口内を埋め込むように、絶縁性金属酸化膜（Ｔ
ｉＯx膜）、Ｔｉ層、Ｐｔ層、Ａｕ層を順次高真空蒸着
装置により蒸着し、ゲート電極構造１７を形成する。
様に、開口内を埋め込むように、絶縁性金属酸化膜（Ｔ
ｉＯx膜）、Ｔｉ層、Ｐｔ層、Ａｕ層を順次高真空蒸着
装置により蒸着し、ゲート電極構造１７を形成する。
【００６８】図６（Ｅ）に示すように、加温有機溶剤中
に半導体基板を浸し、リフトオフによりレジスト層を除
去し、ゲート電極Ｇを形成する。この構成によれば、フ
ァインゲートの基部は、その下部において比較的垂直な
側壁を有し、上部が上に開いた順テーパ形状を有する。
なお、半導体表面上の絶縁膜Ｄは省略してもよい。
に半導体基板を浸し、リフトオフによりレジスト層を除
去し、ゲート電極Ｇを形成する。この構成によれば、フ
ァインゲートの基部は、その下部において比較的垂直な
側壁を有し、上部が上に開いた順テーパ形状を有する。
なお、半導体表面上の絶縁膜Ｄは省略してもよい。
【００６９】以上の実施例において種々の変更を採用す
ることもできる。例えば、ゲート電極構造の最下層に絶
縁性酸化膜を用いる場合を説明したが、ショットキメタ
ル層が直接半導体表面に接触するゲート電極構造を形成
することも出来る。テーパ形状は断面が直線である必要
はなく、単調に変化するものであればよい。絶縁膜とし
てＳｉＮ膜を用いる場合を説明したが、他の絶縁膜を用
いても良い。絶縁性金属酸化膜の代りに、他の絶縁膜を
用いることも可能であろう。ゲート電極の組成も、前述
のものに限らない。
ることもできる。例えば、ゲート電極構造の最下層に絶
縁性酸化膜を用いる場合を説明したが、ショットキメタ
ル層が直接半導体表面に接触するゲート電極構造を形成
することも出来る。テーパ形状は断面が直線である必要
はなく、単調に変化するものであればよい。絶縁膜とし
てＳｉＮ膜を用いる場合を説明したが、他の絶縁膜を用
いても良い。絶縁性金属酸化膜の代りに、他の絶縁膜を
用いることも可能であろう。ゲート電極の組成も、前述
のものに限らない。
【００７０】実施例ではＰＭＭＡレジストを用いたレジ
スト開口を、順テーパ化する方法を説明したが、同様に
開口形成後の熱処理により、ガラス転移等による急激な
開口形状変化が起こらない温度領域（ガラス転移温度よ
り下の温度領域）において制御性良く開口形状を調節す
ることが出来るレジストを用い半導体装置を製造するこ
とが可能である。
スト開口を、順テーパ化する方法を説明したが、同様に
開口形成後の熱処理により、ガラス転移等による急激な
開口形状変化が起こらない温度領域（ガラス転移温度よ
り下の温度領域）において制御性良く開口形状を調節す
ることが出来るレジストを用い半導体装置を製造するこ
とが可能である。
【００７１】また、実施例では、一つのリセス形成方法
を示したが、リセス形成方法には、半導体層をウェット
エッチングにより形成する方法、ＳｉＮ膜を用いない方
法、マッシュルームゲート用開口を用いて半導体層をエ
ッチングし、リセス領域を形成する方法等を用いること
もできる。
を示したが、リセス形成方法には、半導体層をウェット
エッチングにより形成する方法、ＳｉＮ膜を用いない方
法、マッシュルームゲート用開口を用いて半導体層をエ
ッチングし、リセス領域を形成する方法等を用いること
もできる。
【００７２】また、マッシュルームゲート上部形成方法
において、実施例では電子線３層レジストによる形成例
を示したが、フォトレジストを含む逆テーパレジスト開
口を用いたリフトオフマッシュルームゲートを用いるこ
とも可能である。図９は、電子線レジスト層ＰＲ１０の
上にレジスト層ＰＲ２０を形成し、レジスト層ＰＲ２０
に下方で広がる逆テーパ開口を形成した状態を示す。他
の構成要件は図１（Ｆ）と同様である。また、反転パタ
ーンを用いてオーバーゲート部分をミリング等により形
成することも可能である。
において、実施例では電子線３層レジストによる形成例
を示したが、フォトレジストを含む逆テーパレジスト開
口を用いたリフトオフマッシュルームゲートを用いるこ
とも可能である。図９は、電子線レジスト層ＰＲ１０の
上にレジスト層ＰＲ２０を形成し、レジスト層ＰＲ２０
に下方で広がる逆テーパ開口を形成した状態を示す。他
の構成要件は図１（Ｆ）と同様である。また、反転パタ
ーンを用いてオーバーゲート部分をミリング等により形
成することも可能である。
【００７３】半導体集積回路においては、種々の半導体
素子が形成される。高速動作を要求されるトランジスタ
もあれば、さほど高速動作を要求されないトランジスタ
もある。高速動作するトランジスタのゲート長は短いほ
ど好ましい。さほど高速動作を要求されないトランジス
タのゲート長は、さほど短くする必要は無い。
素子が形成される。高速動作を要求されるトランジスタ
もあれば、さほど高速動作を要求されないトランジスタ
もある。高速動作するトランジスタのゲート長は短いほ
ど好ましい。さほど高速動作を要求されないトランジス
タのゲート長は、さほど短くする必要は無い。
【００７４】図１０（Ａ）〜（Ｅ）は、本発明の他の実
施例による半導体装置を示す平面図及び断面図である。
図１０（Ａ）は、半導体集積回路装置の構成を概略的に
示す。半導体チップＳＰの表面には、高速動作回路ＨＰ
及び低速動作回路ＬＰが形成されている。
施例による半導体装置を示す平面図及び断面図である。
図１０（Ａ）は、半導体集積回路装置の構成を概略的に
示す。半導体チップＳＰの表面には、高速動作回路ＨＰ
及び低速動作回路ＬＰが形成されている。
【００７５】図１０（Ｂ）は、低速動作回路ＬＰ内に形
成されるトランジスタのゲート用レジスト開口を概略的
に示す。開口ＡＷは、レジスト積層最上面から最下面ま
で貫通するゲート基部用開口である。上側開口ＧＷは、
レジスト積層の上層部にのみ形成される開口である。
成されるトランジスタのゲート用レジスト開口を概略的
に示す。開口ＡＷは、レジスト積層最上面から最下面ま
で貫通するゲート基部用開口である。上側開口ＧＷは、
レジスト積層の上層部にのみ形成される開口である。
【００７６】図１０（Ｃ）は、高速動作回路ＨＰに形成
されるトランジスタのゲート用レジスト開口を示す概略
平面図である。開口ＡＮは、レジスト積層最上面から最
下面まで貫通するゲート基部用開口である。開口ＧＮ
は、レジスト積層の上層部にのみ形成される開口であ
る。領域ＡＤは、補助ＥＢ露光を行なう領域である。補
助ＥＢを行なうと、現像はされないがその後の熱処理に
より上方が開いた順テーパ形状を生成する。
されるトランジスタのゲート用レジスト開口を示す概略
平面図である。開口ＡＮは、レジスト積層最上面から最
下面まで貫通するゲート基部用開口である。開口ＧＮ
は、レジスト積層の上層部にのみ形成される開口であ
る。領域ＡＤは、補助ＥＢ露光を行なう領域である。補
助ＥＢを行なうと、現像はされないがその後の熱処理に
より上方が開いた順テーパ形状を生成する。
【００７７】図１０（Ｄ）に示すように、低速動作回路
部分では補助ＥＢ露光を行なわず、高速動作回路領域の
みにおいて補助ＥＢ露光を行なう。補助ＥＢ露光は、例
えば加速エネルギ５０ｋｅＶ、ドース量２０μＣとす
る。
部分では補助ＥＢ露光を行なわず、高速動作回路領域の
みにおいて補助ＥＢ露光を行なう。補助ＥＢ露光は、例
えば加速エネルギ５０ｋｅＶ、ドース量２０μＣとす
る。
【００７８】その後、例えば１３０℃で５分間の熱処理
を行なう。補助ＥＢ露光を受けた領域では、レジストの
平均分子量が低減しているため、この熱処理によって上
方で開いた順テーパ化が進行する。補助ＥＢ露光を行な
わなかった領域では、有意義な順テーパ化は進行しな
い。ゲート電極を堆積した後、レジスト層を剥離し、そ
の上の電極層をリフトオフする。
を行なう。補助ＥＢ露光を受けた領域では、レジストの
平均分子量が低減しているため、この熱処理によって上
方で開いた順テーパ化が進行する。補助ＥＢ露光を行な
わなかった領域では、有意義な順テーパ化は進行しな
い。ゲート電極を堆積した後、レジスト層を剥離し、そ
の上の電極層をリフトオフする。
【００７９】図１０（Ｅ）は、得られたゲート電極の形
状を概略的に示す。低速回路領域のゲート電極ＧＷは、
比較的長いゲート長を有し、ゲート電極基部はほぼ垂直
に立った側面で画定されている。このようなゲート電極
は機械的強度が高い。高速回路領域のゲート電極ＧＮ
は、上方でゲート長方向の寸法が拡大するテーパ形状の
基部を有し、ゲート長はその最下端で画定され、短い。
このようなゲート電極は高速動作に適している。
状を概略的に示す。低速回路領域のゲート電極ＧＷは、
比較的長いゲート長を有し、ゲート電極基部はほぼ垂直
に立った側面で画定されている。このようなゲート電極
は機械的強度が高い。高速回路領域のゲート電極ＧＮ
は、上方でゲート長方向の寸法が拡大するテーパ形状の
基部を有し、ゲート長はその最下端で画定され、短い。
このようなゲート電極は高速動作に適している。
【００８０】半導体集積回路においては、トランジスタ
のみでなく、キャパシタ等の他の電子素子や配線も形成
される。トランジスタ以外の回路要素においても、マッ
シュルーム型構造が採用されることがある。
のみでなく、キャパシタ等の他の電子素子や配線も形成
される。トランジスタ以外の回路要素においても、マッ
シュルーム型構造が採用されることがある。
【００８１】図１１（Ａ）〜１１（Ｄ）は、本発明の他
の実施例による半導体集積回路装置の構成を示す。図１
１（Ａ）は、半導体チップ内の配置を概略的に示す。図
１０（Ａ）の構成同様、半導体チップＳＰ中に、低速回
路領域ＬＰ及び高速回路領域ＨＰが配置されている。高
速回路領域ＨＰ内に、高速動作するトランジスタＱと、
トランジスタ以外の太いフィンガを有する回路要素Ｐが
配置されている。
の実施例による半導体集積回路装置の構成を示す。図１
１（Ａ）は、半導体チップ内の配置を概略的に示す。図
１０（Ａ）の構成同様、半導体チップＳＰ中に、低速回
路領域ＬＰ及び高速回路領域ＨＰが配置されている。高
速回路領域ＨＰ内に、高速動作するトランジスタＱと、
トランジスタ以外の太いフィンガを有する回路要素Ｐが
配置されている。
【００８２】図１１（Ｂ）は、高速回路領域内の回路要
素Ｐのレジスト開口を示す。図１１（Ｃ）は、高速領域
内のトランジスタのゲート用レジスト開口を示す。これ
らのレジスト開口の形状は、図１０（Ｂ）、（Ｃ）と同
様である。回路要素Ｐ用のレジスト開口は、上層部に形
成されるパターンＰＷと、上層部下層部を貫通して形成
される開口ＡＷとを有する。高速回路領域のトランジス
タ領域Ｑに形成されるレジストパターンは、上層部に形
成されるパターンＧＮとゲート電極基部に対応して形成
される貫通開口ＡＮとを有する。貫通開口ＡＮの両側
に、補助ＥＢ露光用領域ＡＤが画定される。
素Ｐのレジスト開口を示す。図１１（Ｃ）は、高速領域
内のトランジスタのゲート用レジスト開口を示す。これ
らのレジスト開口の形状は、図１０（Ｂ）、（Ｃ）と同
様である。回路要素Ｐ用のレジスト開口は、上層部に形
成されるパターンＰＷと、上層部下層部を貫通して形成
される開口ＡＷとを有する。高速回路領域のトランジス
タ領域Ｑに形成されるレジストパターンは、上層部に形
成されるパターンＧＮとゲート電極基部に対応して形成
される貫通開口ＡＮとを有する。貫通開口ＡＮの両側
に、補助ＥＢ露光用領域ＡＤが画定される。
【００８３】これらの領域に対し、図１０（Ａ）〜１０
（Ｅ）の実施例同様のＥＢ露光が行なわれ、熱処理、電
極層堆積、レジスト層剥離の工程が行なわれる。図１１
（Ｄ）は、作成されたゲート電極及び太フィンガ素子の
形状を示す。回路要素Ｐは、ほぼ垂直な側壁で画定され
る太い基部を有し、たとえば配線を構成する。なお、技
術的に垂直と同等と認められる角度を、ほぼ垂直と呼
ぶ。高速動作するトランジスタＱのゲート電極ＧＮは、
基部が上方に向かうに従って拡大したテーパ形状を有す
る。
（Ｅ）の実施例同様のＥＢ露光が行なわれ、熱処理、電
極層堆積、レジスト層剥離の工程が行なわれる。図１１
（Ｄ）は、作成されたゲート電極及び太フィンガ素子の
形状を示す。回路要素Ｐは、ほぼ垂直な側壁で画定され
る太い基部を有し、たとえば配線を構成する。なお、技
術的に垂直と同等と認められる角度を、ほぼ垂直と呼
ぶ。高速動作するトランジスタＱのゲート電極ＧＮは、
基部が上方に向かうに従って拡大したテーパ形状を有す
る。
【００８４】なお、図１０（Ａ）〜１０（Ｅ）、図１１
（Ａ）〜１１（Ｄ）の実施例において、レジスト積層は
図１（Ｅ）に示すような３層積層でも、図９に示すよう
な２層積層でも良い。又、レジストパターンの作成は、
レジスト積層を形成した後、露光、現像又はエッチング
によって形成しても、最下層を形成した後、パターニン
グを行い、上層を形成しても良い。
（Ａ）〜１１（Ｄ）の実施例において、レジスト積層は
図１（Ｅ）に示すような３層積層でも、図９に示すよう
な２層積層でも良い。又、レジストパターンの作成は、
レジスト積層を形成した後、露光、現像又はエッチング
によって形成しても、最下層を形成した後、パターニン
グを行い、上層を形成しても良い。
【００８５】上述の実施例においては、図１（Ｅ）に示
すように広幅領域の露光を行ない、図１（Ｆ）に示すよ
うに現像を行った後、細幅領域の露光を行い、図１
（Ｇ）に示すように再度現像を行なった。現像を行なう
前に複数種類の露光を行い、その後上層レジスト、下層
レジストの現像を行なうこともできる。
すように広幅領域の露光を行ない、図１（Ｆ）に示すよ
うに現像を行った後、細幅領域の露光を行い、図１
（Ｇ）に示すように再度現像を行なった。現像を行なう
前に複数種類の露光を行い、その後上層レジスト、下層
レジストの現像を行なうこともできる。
【００８６】上述の実施例においては、テーパ化を行な
うレジスト層をＰＭＭＡで形成した。ＰＭＭＡは、例え
ばガラス転移温度が１６５℃である。このレジスト材料
の溶液としては、エチルセルソルブアセテート（ＥＣ
Ａ、沸点１７０〜１８０℃程度）や、プロピレングリコ
ールモノメチルエーテルアセテート（ＰＧＭＥＡ、沸点
１４０℃＋α程度）等が知られている。沸点の高い溶媒
を用いた場合にも、レジストのベーキング、熱処理はレ
ジストのガラス転移温度以下で行なうことが好ましい。
うレジスト層をＰＭＭＡで形成した。ＰＭＭＡは、例え
ばガラス転移温度が１６５℃である。このレジスト材料
の溶液としては、エチルセルソルブアセテート（ＥＣ
Ａ、沸点１７０〜１８０℃程度）や、プロピレングリコ
ールモノメチルエーテルアセテート（ＰＧＭＥＡ、沸点
１４０℃＋α程度）等が知られている。沸点の高い溶媒
を用いた場合にも、レジストのベーキング、熱処理はレ
ジストのガラス転移温度以下で行なうことが好ましい。
【００８７】溶媒としてＰＧＭＥＡを用い、露光前のベ
ーキング、現像後の熱処理を１２０℃〜１５０℃で行な
った。全ての場合にテーパー化が認められた。これらの
結果から、ガラス転移温度以下でベーキング及び熱処理
を行なうことを事により、所望のテーパ形状を得ること
が可能と考えられる。
ーキング、現像後の熱処理を１２０℃〜１５０℃で行な
った。全ての場合にテーパー化が認められた。これらの
結果から、ガラス転移温度以下でベーキング及び熱処理
を行なうことを事により、所望のテーパ形状を得ること
が可能と考えられる。
【００８８】その他種々の変更、改良、組み合わせが可
能なことは当業者に自明であろう。以下、本発明の特徴
を付記する。 （付記１） 電流を流すための一対の電流取り出し領域
を有する半導体基板と、前記半導体基板上に形成され、
ゲート電極用開口部を有する第１の絶縁膜と、前記ゲー
ト電極用開口部で前記半導体基板上に形成され、前記半
導体基板上で電流方向の寸法を制限し、上に向うに従っ
て前記電流方向の寸法が単調に増大する順テーパ形状を
有する基部と、前記基部の上に形成され電流方向の寸法
がステップ状に拡大した傘部とを有し、前記基部が前記
ゲート電極用開口部で前記半導体基板に接すると共に、
電流方向の両端部の少なくとも一方で前記第１の絶縁膜
上に乗り上げた構造を有するマッシュルーム型ゲート電
極構造と、を有する半導体装置。
能なことは当業者に自明であろう。以下、本発明の特徴
を付記する。 （付記１） 電流を流すための一対の電流取り出し領域
を有する半導体基板と、前記半導体基板上に形成され、
ゲート電極用開口部を有する第１の絶縁膜と、前記ゲー
ト電極用開口部で前記半導体基板上に形成され、前記半
導体基板上で電流方向の寸法を制限し、上に向うに従っ
て前記電流方向の寸法が単調に増大する順テーパ形状を
有する基部と、前記基部の上に形成され電流方向の寸法
がステップ状に拡大した傘部とを有し、前記基部が前記
ゲート電極用開口部で前記半導体基板に接すると共に、
電流方向の両端部の少なくとも一方で前記第１の絶縁膜
上に乗り上げた構造を有するマッシュルーム型ゲート電
極構造と、を有する半導体装置。
【００８９】（付記２） 前記ゲート電極構造の基部
が、前記電流方向の両端部で前記第１の絶縁膜上に乗り
上げた構造を有し、電流方向に関してほぼ対称な順テー
パ形状を有する付記1記載の半導体装置。
が、前記電流方向の両端部で前記第１の絶縁膜上に乗り
上げた構造を有し、電流方向に関してほぼ対称な順テー
パ形状を有する付記1記載の半導体装置。
【００９０】（付記３） 前記ゲート電極構造の基部
が、前記両端部の一方で前記第１の絶縁膜上に乗り上
げ、該一方の側で他の側よりも大きな順テーパを有する
付記１記載の半導体装置。
が、前記両端部の一方で前記第１の絶縁膜上に乗り上
げ、該一方の側で他の側よりも大きな順テーパを有する
付記１記載の半導体装置。
【００９１】（付記４） 前記マッシュルーム型電極構
造が、第２の絶縁膜で形成された最下層と、その上に形
成された上層とを含む付記１記載の半導体装置。 （付記５） 前記第２の絶縁膜がチタン酸化物で形成さ
れた付記４記載の半導体装置。
造が、第２の絶縁膜で形成された最下層と、その上に形
成された上層とを含む付記１記載の半導体装置。 （付記５） 前記第２の絶縁膜がチタン酸化物で形成さ
れた付記４記載の半導体装置。
【００９２】（付記６） 複数のトランジスタ領域を有
する半導体基板と、前記複数のトランジスタ領域で前記
半導体基板上方に形成され、各々前記半導体基板上で電
流方向の寸法を制限した基部と、前記基部の上に形成さ
れ電流方向の寸法がステップ状に拡大した傘部とを有す
る複数のマッシュルーム型ゲート電極構造と、を有し、
前記複数のマッシュルーム型ゲート電極構造の少なくと
も一部は上に向うに従って電流方向の寸法が単調に増大
するテーパ形状を有し、テーパ形状の角度がトランジス
タ領域に応じて異なるものを含む半導体装置。
する半導体基板と、前記複数のトランジスタ領域で前記
半導体基板上方に形成され、各々前記半導体基板上で電
流方向の寸法を制限した基部と、前記基部の上に形成さ
れ電流方向の寸法がステップ状に拡大した傘部とを有す
る複数のマッシュルーム型ゲート電極構造と、を有し、
前記複数のマッシュルーム型ゲート電極構造の少なくと
も一部は上に向うに従って電流方向の寸法が単調に増大
するテーパ形状を有し、テーパ形状の角度がトランジス
タ領域に応じて異なるものを含む半導体装置。
【００９３】（付記７） 複数のトランジスタ領域を有
する半導体基板と、前記複数のトランジスタ領域で前記
半導体基板上方に同一層で形成され、各々前記半導体基
板上で１方向の寸法を制限した基部と、前記基部の上に
形成され前記１方向の寸法がステップ状に拡大した傘部
とを有する複数のマッシュルーム型導電体構造と、を有
し、前記複数のマッシュルーム型導電体構造の一部は上
に向うに従って前記１方向の寸法が単調に増大するテー
パ形状の基部を有し、他の一部はほぼ垂直な側面が前記
１方向の寸法を画定する基部を有する半導体装置。
する半導体基板と、前記複数のトランジスタ領域で前記
半導体基板上方に同一層で形成され、各々前記半導体基
板上で１方向の寸法を制限した基部と、前記基部の上に
形成され前記１方向の寸法がステップ状に拡大した傘部
とを有する複数のマッシュルーム型導電体構造と、を有
し、前記複数のマッシュルーム型導電体構造の一部は上
に向うに従って前記１方向の寸法が単調に増大するテー
パ形状の基部を有し、他の一部はほぼ垂直な側面が前記
１方向の寸法を画定する基部を有する半導体装置。
【００９４】（付記８） 電流を流すための一対の電流
取り出し領域を有する半導体基板と、前記一対の電流取
り出し領域の間で、前記半導体基板表面上に形成され、
電流方向に関して比較的小さな順テーパを有する下側基
部と、その上に形成され、比較的大きな順テーパを有す
る上側基部と、その上に形成され電流方向の寸法がステ
ップ状に拡大した傘部とを有するマッシュルーム型ゲー
ト電極構造と、を有する半導体装置。
取り出し領域を有する半導体基板と、前記一対の電流取
り出し領域の間で、前記半導体基板表面上に形成され、
電流方向に関して比較的小さな順テーパを有する下側基
部と、その上に形成され、比較的大きな順テーパを有す
る上側基部と、その上に形成され電流方向の寸法がステ
ップ状に拡大した傘部とを有するマッシュルーム型ゲー
ト電極構造と、を有する半導体装置。
【００９５】（付記９） 電流を流すための一対の電流
取り出し領域を有する半導体基板と、前記一対の電流取
り出し領域の間で、前記半導体基板表面に形成されたゲ
ート電極用絶縁層と、前記ゲート電極用絶縁層の端部か
ら引き込んだ領域上に形成され、上に向うに従って前記
電流方向の寸法が単調に増大する順テーパ形状を有する
金属製基部と、その上に形成され電流方向の寸法がステ
ップ状に拡大した金属製傘部とを有するマッシュルーム
型ゲート電極構造と、を有する半導体装置。
取り出し領域を有する半導体基板と、前記一対の電流取
り出し領域の間で、前記半導体基板表面に形成されたゲ
ート電極用絶縁層と、前記ゲート電極用絶縁層の端部か
ら引き込んだ領域上に形成され、上に向うに従って前記
電流方向の寸法が単調に増大する順テーパ形状を有する
金属製基部と、その上に形成され電流方向の寸法がステ
ップ状に拡大した金属製傘部とを有するマッシュルーム
型ゲート電極構造と、を有する半導体装置。
【００９６】（付記１０） 前記ゲート電極用絶縁層が
チタン酸化物で形成された付記９記載の半導体装置。 （付記１１） （ａ）一対の電流取り出し領域を備えた
半導体基板を準備する工程と、（ｂ）前記半導体基板上
に絶縁層を形成する工程と、（ｃ）前記絶縁層上にレジ
スト積層を形成する工程と、（ｄ）前記レジスト積層の
上層部に中広がりの上部開口を形成する工程と、（ｅ）
前記レジスト積層の下層部に、前記上部開口に連続し、
電流方向の寸法を制限し、ほぼ垂直な側壁を有する下部
開口を形成する工程と、（ｆ）前記下部開口内に露出し
た絶縁膜をエッチングする工程と、（ｇ）前記レジスト
積層を熱処理し、前記下部開口の側壁を変形させ、電流
方向端部の少なくとも一方が前記絶縁層端部から後退す
ると共に、上に向うに従って前記下部開口の電流方向の
寸法が単調に増大するように順テーパ化する工程と、
（ｈ）前記下部開口内にゲート電極基部を埋め込むと共
に、前記上部開口内に電流方向寸法の拡大した傘部を形
成する工程と、を含む半導体装置の製造方法。
チタン酸化物で形成された付記９記載の半導体装置。 （付記１１） （ａ）一対の電流取り出し領域を備えた
半導体基板を準備する工程と、（ｂ）前記半導体基板上
に絶縁層を形成する工程と、（ｃ）前記絶縁層上にレジ
スト積層を形成する工程と、（ｄ）前記レジスト積層の
上層部に中広がりの上部開口を形成する工程と、（ｅ）
前記レジスト積層の下層部に、前記上部開口に連続し、
電流方向の寸法を制限し、ほぼ垂直な側壁を有する下部
開口を形成する工程と、（ｆ）前記下部開口内に露出し
た絶縁膜をエッチングする工程と、（ｇ）前記レジスト
積層を熱処理し、前記下部開口の側壁を変形させ、電流
方向端部の少なくとも一方が前記絶縁層端部から後退す
ると共に、上に向うに従って前記下部開口の電流方向の
寸法が単調に増大するように順テーパ化する工程と、
（ｈ）前記下部開口内にゲート電極基部を埋め込むと共
に、前記上部開口内に電流方向寸法の拡大した傘部を形
成する工程と、を含む半導体装置の製造方法。
【００９７】（付記１２） 前記工程（ｇ）の熱処理
が、前記レジスト積層の下層部のガラス転移温度より下
の温度で行なわれる付記１１記載の半導体装置の製造方
法。 （付記１３） 前記工程（ｇ）の熱処理が、前記下部開
口の電流方向に対向する両側面をほぼ対称的に順テーパ
化し、共に前記絶縁層端部から後退させる付記１１記載
の半導体装置の製造方法。
が、前記レジスト積層の下層部のガラス転移温度より下
の温度で行なわれる付記１１記載の半導体装置の製造方
法。 （付記１３） 前記工程（ｇ）の熱処理が、前記下部開
口の電流方向に対向する両側面をほぼ対称的に順テーパ
化し、共に前記絶縁層端部から後退させる付記１１記載
の半導体装置の製造方法。
【００９８】（付記１４） さらに（ｉ）前記レジスト
積層の下層部に対して、前記下部開口または下部開口と
なるべき領域に隣接する一対の領域の少なくとも一方に
エネルギビームを照射する工程を含み、前記工程（ｇ）
の熱処理がエネルギビーム照射領域と非照射領域とでテ
ーパ化の程度が異なるようにする付記１１記載の半導体
装置の製造方法。
積層の下層部に対して、前記下部開口または下部開口と
なるべき領域に隣接する一対の領域の少なくとも一方に
エネルギビームを照射する工程を含み、前記工程（ｇ）
の熱処理がエネルギビーム照射領域と非照射領域とでテ
ーパ化の程度が異なるようにする付記１１記載の半導体
装置の製造方法。
【００９９】（付記１５） （ａ）複数の素子領域を備
えた半導体基板を準備する工程と、（ｂ）前記半導体基
板上方にレジスト積層を形成する工程と、（ｃ）前記複
数の素子領域の各々において、前記レジスト積層の上層
部に上部開口を画定するためのエネルギ線照射を行い、
前記複数の素子領域の少なくとも一部において、前記レ
ジスト積層の下層部に、素子領域に応じたドーズ量のエ
ネルギ線照射を行なう工程と、（ｄ）前記複数の素子領
域の各々において、前記レジスト積層の上層部に中広が
りの上部開口を形成する工程と、（ｅ）前記複数の素子
領域の各々において、前記レジスト積層の下層部に、前
記上部開口に連続し、第１の方向の寸法を制限し、ほぼ
垂直な側壁を有する下部開口を形成する工程と、（ｆ）
前記レジスト積層を熱処理し、前記少なくとも一部の素
子領域において、前記下部開口の側壁をドーズ量に応じ
て変形させ、上に向うに従って前記第１の方向の寸法が
単調に増大したテーパ形状を生成する工程と、（ｇ）前
記下部開口内に導電体基部を埋め込むと共に、前記上部
開口内に第１の方向寸法の拡大した傘部を形成する工程
と、を含む半導体装置の製造方法。
えた半導体基板を準備する工程と、（ｂ）前記半導体基
板上方にレジスト積層を形成する工程と、（ｃ）前記複
数の素子領域の各々において、前記レジスト積層の上層
部に上部開口を画定するためのエネルギ線照射を行い、
前記複数の素子領域の少なくとも一部において、前記レ
ジスト積層の下層部に、素子領域に応じたドーズ量のエ
ネルギ線照射を行なう工程と、（ｄ）前記複数の素子領
域の各々において、前記レジスト積層の上層部に中広が
りの上部開口を形成する工程と、（ｅ）前記複数の素子
領域の各々において、前記レジスト積層の下層部に、前
記上部開口に連続し、第１の方向の寸法を制限し、ほぼ
垂直な側壁を有する下部開口を形成する工程と、（ｆ）
前記レジスト積層を熱処理し、前記少なくとも一部の素
子領域において、前記下部開口の側壁をドーズ量に応じ
て変形させ、上に向うに従って前記第１の方向の寸法が
単調に増大したテーパ形状を生成する工程と、（ｇ）前
記下部開口内に導電体基部を埋め込むと共に、前記上部
開口内に第１の方向寸法の拡大した傘部を形成する工程
と、を含む半導体装置の製造方法。
【０１００】（付記１６） （ａ）複数の素子領域を備
えた半導体基板を準備する工程と、（ｂ）前記半導体基
板上方にレジスト積層を形成する工程と、（ｃ）前記複
数の素子領域の各々において、前記レジスト積層の上層
部に中広がりの上部開口を形成する工程と、（ｄ）前記
複数の素子領域の少なくとも一部において、前記レジス
ト積層の下層部に、素子領域に応じたドーズ量のエネル
ギ線照射を行なう工程と、（ｅ）前記複数の素子領域の
各々において、前記レジスト積層の下層部に、前記上部
開口に連続し、第１の方向の寸法を制限し、ほぼ垂直な
側壁を有する下部開口を形成する工程と、（ｆ）前記レ
ジスト積層を熱処理し、前記少なくとも一部の素子領域
において、前記下部開口の側壁をドーズ量に応じて変形
させ、上に向うに従って前記第１の方向の寸法が単調に
増大したテーパ形状を生成する工程と、（ｇ）前記下部
開口内に導電体基部を埋め込むと共に、前記上部開口内
に第１の方向寸法の拡大した傘部を形成する工程と、を
含む半導体装置の製造方法。
えた半導体基板を準備する工程と、（ｂ）前記半導体基
板上方にレジスト積層を形成する工程と、（ｃ）前記複
数の素子領域の各々において、前記レジスト積層の上層
部に中広がりの上部開口を形成する工程と、（ｄ）前記
複数の素子領域の少なくとも一部において、前記レジス
ト積層の下層部に、素子領域に応じたドーズ量のエネル
ギ線照射を行なう工程と、（ｅ）前記複数の素子領域の
各々において、前記レジスト積層の下層部に、前記上部
開口に連続し、第１の方向の寸法を制限し、ほぼ垂直な
側壁を有する下部開口を形成する工程と、（ｆ）前記レ
ジスト積層を熱処理し、前記少なくとも一部の素子領域
において、前記下部開口の側壁をドーズ量に応じて変形
させ、上に向うに従って前記第１の方向の寸法が単調に
増大したテーパ形状を生成する工程と、（ｇ）前記下部
開口内に導電体基部を埋め込むと共に、前記上部開口内
に第１の方向寸法の拡大した傘部を形成する工程と、を
含む半導体装置の製造方法。
【０１０１】（付記１７） 前記工程（ｄ）が、トラン
ジスタ領域に応じて異なるドーズ量のエネルギ線照射を
行ない、前記工程（ｆ）がテーパ角度の異なる下部開口
側壁を生成し、前記工程（ｇ）がマッシュルーム型ゲー
ト電極を形成する付記１６記載の半導体装置の製造方
法。
ジスタ領域に応じて異なるドーズ量のエネルギ線照射を
行ない、前記工程（ｆ）がテーパ角度の異なる下部開口
側壁を生成し、前記工程（ｇ）がマッシュルーム型ゲー
ト電極を形成する付記１６記載の半導体装置の製造方
法。
【０１０２】（付記１８）（ａ）一対の電流取り出し領
域を備えた半導体基板を準備する工程と、（ｂ）前記半
導体基板上に第１のレジスト層を形成し、第１の温度で
ベークする工程と、（ｃ）前記第１のレジスト層の上に
第２のレジスト層を形成し、第１の温度より低い第２の
温度でベークする工程と、（ｄ）前記第１、第２のレジ
スト層の上に中広がりの上部開口を有する上層レジスト
構造を形成する工程と、（ｅ）前記第１、第２のレジス
ト層に、前記上部開口に連続し、電流方向の寸法を制限
し、ほぼ垂直な側壁を有する下部開口を形成する工程
と、（ｆ）前記半導体基板を第３の温度で熱処理し、前
記第１のレジスト層に比較的小さな順テーパ化、前記第
２のレジスト層に比較的大きな順テーパ化を付与する工
程と、（ｇ）前記下部開口内にゲート電極基部を埋め込
むと共に、前記上部開口内に電流方向寸法の拡大した傘
部を形成し、マッシュルーム型ゲート電極を形成する工
程と、を含む半導体装置の製造方法。
域を備えた半導体基板を準備する工程と、（ｂ）前記半
導体基板上に第１のレジスト層を形成し、第１の温度で
ベークする工程と、（ｃ）前記第１のレジスト層の上に
第２のレジスト層を形成し、第１の温度より低い第２の
温度でベークする工程と、（ｄ）前記第１、第２のレジ
スト層の上に中広がりの上部開口を有する上層レジスト
構造を形成する工程と、（ｅ）前記第１、第２のレジス
ト層に、前記上部開口に連続し、電流方向の寸法を制限
し、ほぼ垂直な側壁を有する下部開口を形成する工程
と、（ｆ）前記半導体基板を第３の温度で熱処理し、前
記第１のレジスト層に比較的小さな順テーパ化、前記第
２のレジスト層に比較的大きな順テーパ化を付与する工
程と、（ｇ）前記下部開口内にゲート電極基部を埋め込
むと共に、前記上部開口内に電流方向寸法の拡大した傘
部を形成し、マッシュルーム型ゲート電極を形成する工
程と、を含む半導体装置の製造方法。
【０１０３】（付記１９） 前記第１の温度および第２
の温度が、前記第１のレジスト層のガラス転移温度より
低く選択されている付記１８記載の半導体装置の製造方
法。
の温度が、前記第１のレジスト層のガラス転移温度より
低く選択されている付記１８記載の半導体装置の製造方
法。
【０１０４】（付記２０） （ａ）一対の電流取り出し
領域を備えた半導体基板を準備する工程と、（ｂ）前記
半導体基板上に下層部と上層部とを含むレジスト積層を
形成する工程と、（ｃ）前記レジスト積層の上層部に中
広がりの上部開口を形成する工程と、（ｄ）前記レジス
ト積層の下層部に、前記上部開口に連続し、電流方向の
寸法を制限し、ほぼ垂直な側壁を有する下部開口を形成
する工程と、（ｅ）前記半導体基板上方から前記下部開
口底面上にゲート電極用絶縁層を蒸着する工程と、
（ｆ）前記レジスト積層を熱処理し、前記下部開口の側
壁を変形させ、電流方向端部が前記ゲート電極用絶縁層
端部に乗り上げると共に、上に向うに従って前記下部開
口の電流方向の寸法が単調に増大するように順テーパ化
する工程と、（ｇ）前記半導体基板上方から前記上部開
口および下部開口内に金属層を蒸着し、前記ゲート電極
用絶縁層の上面に内包される底面を有するゲート電極基
部を前記下部開口内に埋め込むと共に、前記上部開口内
に電流方向寸法の拡大した傘部を形成し、マッシュルー
ム型ゲート電極を形成する工程と、を含む半導体装置の
製造方法。
領域を備えた半導体基板を準備する工程と、（ｂ）前記
半導体基板上に下層部と上層部とを含むレジスト積層を
形成する工程と、（ｃ）前記レジスト積層の上層部に中
広がりの上部開口を形成する工程と、（ｄ）前記レジス
ト積層の下層部に、前記上部開口に連続し、電流方向の
寸法を制限し、ほぼ垂直な側壁を有する下部開口を形成
する工程と、（ｅ）前記半導体基板上方から前記下部開
口底面上にゲート電極用絶縁層を蒸着する工程と、
（ｆ）前記レジスト積層を熱処理し、前記下部開口の側
壁を変形させ、電流方向端部が前記ゲート電極用絶縁層
端部に乗り上げると共に、上に向うに従って前記下部開
口の電流方向の寸法が単調に増大するように順テーパ化
する工程と、（ｇ）前記半導体基板上方から前記上部開
口および下部開口内に金属層を蒸着し、前記ゲート電極
用絶縁層の上面に内包される底面を有するゲート電極基
部を前記下部開口内に埋め込むと共に、前記上部開口内
に電流方向寸法の拡大した傘部を形成し、マッシュルー
ム型ゲート電極を形成する工程と、を含む半導体装置の
製造方法。
【０１０５】（付記２１） 前記ゲート電極用絶縁層が
チタン酸化物で形成される付記２０記載の半導体装置の
製造方法。
チタン酸化物で形成される付記２０記載の半導体装置の
製造方法。
【０１０６】
【発明の効果】以上説明したように、本発明によれば、
マッシュルーム型ゲート電極を有する半導体装置を信頼
性高く製造することができる。ゲート長が縮小した場合
にも、歩留まり良くマッシュルーム型ゲート電極を形成
することができる。
マッシュルーム型ゲート電極を有する半導体装置を信頼
性高く製造することができる。ゲート長が縮小した場合
にも、歩留まり良くマッシュルーム型ゲート電極を形成
することができる。
【０１０７】ゲート電極構造の最下層として絶縁膜を用
いる場合、半導体表面と金属ゲート電極との間を絶縁膜
により分離し、直接接触を防止することができる。
いる場合、半導体表面と金属ゲート電極との間を絶縁膜
により分離し、直接接触を防止することができる。
【図１】 本発明の実施例による半導体装置の製造方
法を説明するための半導体基板の断面図である。
法を説明するための半導体基板の断面図である。
【図２】 本発明の実施例による半導体装置の製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図３】 図１、図２に示す実施例の特徴を説明するた
めの半導体基板の断面図である。
めの半導体基板の断面図である。
【図４】 本発明の他の実施例による半導体装置の製造
方法を説明するための半導体基板の断面図である。
方法を説明するための半導体基板の断面図である。
【図５】 本発明のさらに他の実施例による半導体装置
の製造方法を説明するための半導体基板の断面図であ
る。
の製造方法を説明するための半導体基板の断面図であ
る。
【図６】 本発明の他の実施例による半導体装置の製造
方法を説明するための半導体基板の断面図である。
方法を説明するための半導体基板の断面図である。
【図７】 本発明者等の行った検討結果を説明するため
のレジスト層断面図及びグラフである。
のレジスト層断面図及びグラフである。
【図８】 本発明者等の行った検討結果を示す順テーパ
角のドーズ量依存性を示すグラフである。
角のドーズ量依存性を示すグラフである。
【図９】 本発明の他の実施例による半導体装置の製造
方法を説明するための半導体基板の断面図である。
方法を説明するための半導体基板の断面図である。
【図１０】 本発明の他の実施例を説明するための平面
図及び断面図である。
図及び断面図である。
【図１１】 本発明のさらに他の実施例を説明するため
の平面図及び断面図である。
の平面図及び断面図である。
１ ＧａＡｓ基板
２ ＧａＡｓバッファ層
３ ＩｎＧａＡｓ電子走行層
４ ＡｌＧａＡｓ電子供給層
５ ＧａＡｓ低抵抗層
１１ オーミック電極
１３、１５ ＳｉＮ膜
ＰＲ 電子線レジスト層
Ｒ レジスト層
１７ ゲート電極構造
１７ａ ＴｉＯx膜
１７ｂ Ｔｉ層
１７ｃ Ｐｔ層
１７ｄ Ａｕ層
Ｇ ゲート電極構造
ＧＭ 金属ゲート電極
Ｄ 絶縁膜
Ｓ 半導体基板
Ａ３ ゲート電極用開口
Ａｘ 補助ドーズ領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/62 Ｇ
29/812 21/30 ５７３
29/872 ５７０
(72)発明者 牧山 剛三
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 池知 直哉
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 丹 孝弘
山梨県中巨摩郡昭和町大字紙漉阿原1000番
地 富士通カンタムデバイス株式会社内
Ｆターム(参考） 4M104 AA05 BB10 BB14 CC03 CC05
DD34 DD68 EE03 EE14 FF07
FF13 GG09 GG12 HH14 HH16
5F046 KA10 LA18 NA06 NA17 NA18
5F102 GA01 GD01 GJ05 GK05 GL04
GM06 GN05 GQ01 GR04 GS02
GS04 GT01 GT03 GV08 HC01
HC10 HC11 HC15 HC19 HC23
HC29
5F140 AA01 AA39 AB01 AB09 BA07
BA16 BC19 BD04 BD11 BE09
BF07 BF15 BF21 BF25 BF42
BF43 BG37 CC08 CE02
Claims (10)
- 【請求項１】 電流を流すための一対の電流取り出し領
域を有する半導体基板と、 前記半導体基板上に形成され、ゲート電極用開口部を有
する絶縁膜と、 前記ゲート電極用開口部で前記半導体基板上に形成さ
れ、前記半導体基板上で電流方向の寸法を制限し、上に
向うに従って前記電流方向の寸法が単調に増大する順テ
ーパ形状を有する基部と、前記基部の上に形成され電流
方向の寸法がステップ状に拡大した傘部とを有し、前記
基部が前記ゲート電極用開口部で前記半導体基板に接す
ると共に、電流方向の両端部の少なくとも一方で前記絶
縁膜上に乗り上げた構造を有するマッシュルーム型ゲー
ト電極構造と、を有する半導体装置。 - 【請求項２】 前記ゲート電極構造の基部が、前記両
端部の一方で前記絶縁膜上に乗り上げ、該一方の側で他
の側よりも大きな順テーパを有する請求項１記載の半導
体装置。 - 【請求項３】 複数のトランジスタ領域を有する半導体
基板と、前記複数のトランジスタ領域で前記半導体基板
上方に形成され、各々前記半導 体基板上で電流方向の寸法を制限した基部と、前記基部
の上に形成され電流方向の寸法がステップ状に拡大した
傘部とを有する複数のマッシュルーム型ゲート電極構造
と、を有し、前記複数のマッシュルーム型ゲート電極構
造の少なくとも一部は上に向うに従って電流方向の寸法
が単調に増大するテーパ形状を有し、テーパ形状の角度
がトランジスタ領域に応じて異なるものを含む半導体装
置。 - 【請求項４】 電流を流すための一対の電流取り出し領
域を有する半導体基板と、 前記一対の電流取り出し領域の間で、前記半導体基板表
面上に形成され、電流方向に関して比較的小さな順テー
パを有する下側基部と、その上に形成され、比較的大き
な順テーパを有する上側基部と、その上に形成され電流
方向の寸法がステップ状に拡大した傘部とを有するマッ
シュルーム型ゲート電極構造と、を有する半導体装置。 - 【請求項５】 電流を流すための一対の電流取り出し領
域を有する半導体基板と、 前記一対の電流取り出し領域の間で、前記半導体基板表
面に形成されたゲート電極用絶縁層と、前記ゲート電極
用絶縁層の端部から引き込んだ領域上に形成され、上に
向うに従って前記電流方向の寸法が単調に増大する順テ
ーパ形状を有する金属製基部と、その上に形成され電流
方向の寸法がステップ状に拡大した金属製傘部とを有す
るマッシュルーム型ゲート電極構造と、を有する半導体
装置。 - 【請求項６】 （ａ）一対の電流取り出し領域を備えた
半導体基板を準備する工程と、 （ｂ）前記半導体基板上に絶縁層を形成する工程と、 （ｃ）前記絶縁層上にレジスト積層を形成する工程と、 （ｄ）前記レジスト積層の上層部に中広がりの上部開口
を形成する工程と、 （ｅ）前記レジスト積層の下層部に、前記上部開口に連
続し、電流方向の寸法を制限し、ほぼ垂直な側壁を有す
る下部開口を形成する工程と、 （ｆ）前記下部開口内に露出した絶縁膜をエッチングす
る工程と、 （ｇ）前記レジスト積層を熱処理し、前記下部開口の側
壁を変形させ、電流方向端部の少なくとも一方が前記絶
縁層端部から後退すると共に、上に向うに従って前記下
部開口の電流方向の寸法が単調に増大するように順テー
パ化する工程と、 （ｈ）前記下部開口内にゲート電極基部を埋め込むと共
に、前記上部開口内に電流方向寸法の拡大した傘部を形
成する工程と、を含む半導体装置の製造方法。 - 【請求項７】 さらに（ｉ）前記レジスト積層の下層部
に対して、前記下部開口または下部開口となるべき領域
に隣接する一対の領域の少なくとも一方にエネルギビー
ムを照射する工程を含み、前記工程（ｇ）がエネルギビ
ーム照射領域と非照射領域とでテーパ化の程度が異なる
ようにする請求項６記載の半導体装置の製造方法。 - 【請求項８】 （ａ）複数の素子領域を備えた半導体基
板を準備する工程と、 （ｂ）前記半導体基板上方にレジスト積層を形成する工
程と、 （ｃ）前記複数の素子領域の各々において、前記レジス
ト積層の上層部に上部開口を画定するためのエネルギ線
照射を行い、前記複数の素子領域の少なくとも一部にお
いて、前記レジスト積層の下層部に、素子領域に応じた
ドーズ量のエネルギ線照射を行なう工程と、 （ｄ）前記複数の素子領域の各々において、前記レジス
ト積層の上層部に中広がりの上部開口を形成する工程
と、 （ｅ）前記複数の素子領域の各々において、前記レジス
ト積層の下層部に、前記上部開口に連続し、第１の方向
の寸法を制限し、ほぼ垂直な側壁を有する下部開口を形
成する工程と、 （ｆ）前記レジスト積層を熱処理し、前記少なくとも一
部の素子領域において、前記下部開口の側壁をドーズ量
に応じて変形させ、上に向うに従って前記第１の方向の
寸法が単調に増大したテーパ形状を生成する工程と、 （ｇ）前記下部開口内に導電体基部を埋め込むと共に、
前記上部開口内に第１の方向寸法の拡大した傘部を形成
する工程と、を含む半導体装置の製造方法。 - 【請求項９】 （ａ）一対の電流取り出し領域を備えた
半導体基板を準備する工程と、 （ｂ）前記半導体基板上に第１のレジスト層を形成し、
第１の温度でベークする工程と、 （ｃ）前記第１のレジスト層の上に第２のレジスト層を
形成し、第１の温度より低い第２の温度でベ‐クする工
程と、 （ｄ）前記第１、第２のレジスト層の上に中広がりの上
部開口を有する上層レジスト構造を形成する工程と、 （ｅ）前記第１、第２のレジスト層に、前記上部開口に
連続し、電流方向の寸法を制限し、ほぼ垂直な側壁を有
する下部開口を形成する工程と、 （ｆ）前記半導体基板を第３の温度で熱処理し、前記第
１のレジスト層に比較的小さな順テーパ化、前記第２の
レジスト層に比較的大きな順テーパ化を付与する工程
と、 （ｇ）前記下部開口内にゲート電極基部を埋め込むと共
に、前記上部開口内に電流方向寸法の拡大した傘部を形
成し、マッシュルーム型ゲート電極を形成する工程と、
を含む半導体装置の製造方法。 - 【請求項１０】 （ａ）一対の電流取り出し領域を備え
た半導体基板を準備する工程と、 （ｂ）前記半導体基板上に下層部と上層部とを含むレジ
スト積層を形成する工程と、 （ｃ）前記レジスト積層の上層部に中広がりの上部開口
を形成する工程と、 （ｄ）前記レジスト積層の下層部に、前記上部開口に連
続し、電流方向の寸法を制限し、ほぼ垂直な側壁を有す
る下部開口を形成する工程と、 （ｅ）前記半導体基板上方から前記下部開口底面上にゲ
ート電極用絶縁層を蒸着する工程と、 （ｆ）前記レジスト積層を熱処理し、前記下部開口の側
壁を変形させ、電流方向端部が前記ゲート電極用絶縁層
端部に乗り上げると共に、上に向うに従って前記下部開
口の電流方向の寸法が単調に増大するように順テーパ化
する工程と、 （ｇ）前記半導体基板上方から前記上部開口および下部
開口内に金属層を蒸着し、前記ゲート電極用絶縁層の上
面に内包される底面を有するゲート電極基部を前記下部
開口内に埋め込むと共に、前記上部開口内に電流方向寸
法の拡大した傘部を形成し、マッシュルーム型ゲート電
極を形成する工程と、を含む半導体装置の製造方法。
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