JPH0590298A - ゲート電極の形成方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 同一ウェハ上に閾値電圧の異なる２つ以上の
素子のゲート電極を作製する際の工程を短縮する。 【構成】 本発明のゲート電極の形成方法によれば、閾
値電圧の浅い素子と深い素子のチャネル領域に、選択的
にエッチングによる除去が可能な異なった材料からなる
下層を設けることにより、最初に閾値電圧の浅い素子の
溝、次に、浅い素子と深い素子の溝を同時にエッチング
で形成し、ゲ−ト電極４６ａ，４６ｂを同時に形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同一ウエハ上に閾値
電圧の異なる２つ以上の素子のゲ−ト電極を形成する方
法に関する。

【０００２】

【従来の技術】集積回路の超微細化に伴い、レジストパ
タ−ンの微細加工化が進められている。しかし、レジス
トの解像度にも限界があるため、この解像度の限界を越
えたチャネル方向に幅の狭い、いわゆる細い幅のゲ−ト
電極を形成する方法が提案されている。

【０００３】図２〜図５は、本出願人に係る発明者等に
よって出願された特開平３−８７０３６号公報に記載の
ゲ−ト電極形成方法を概略的に示す工程図である。

【０００４】この発明の説明に先立ち、その従来のゲ−
ト電極形成方法につき簡単に説明する。

【０００５】図２の（Ａ）〜（Ｃ）、図３の（Ａ）〜
（Ｃ）、図４の（Ａ）、（Ｂ）および図５の（Ａ）、
（Ｂ）は、この従来技術によるトランジスタのゲート電
極形成方法を説明するための一連の工程図である。

【０００６】先ず、この実施例では、第一工程におい
て、下地１０のチャネル領域１４上に、非塗布材料から
なる成膜層パターン５６を設ける。このため、下地１０
の表面に、非塗布材料で成膜層５０を形成する（図２
（Ａ））。次に、レジストパターン６０を、下地１０の
チャネル領域１４の上側に相当する、成膜層５０の上面
に設ける。

【０００７】その後、このレジストパターン６０をマス
クとして成膜層５０をエッチングして非塗布材料の成膜
層パターン５６を得る。

【０００８】このようにして得られた構造体を図２
（Ｂ）に示す。この成膜層５０のエッチングは、例え
ば、成膜層をＳｉＮ層とする場合には、六フッ化硫黄を
イオン種とするＲＩＥを行なうことができる。その後、
このレジストパターン６０を除去して、下地１０のチャ
ネル領域１４の上側に成膜パターン５６が残存した構造
体を得る（図２（Ｃ））。

【０００９】次に、第二工程において、この成膜パター
ン５６の部分的な露出面を与える第一開口部２０と、下
地１０の部分的な露出面を与える第二開口部２２とを具
えたレジストパターン６２を設ける（図３（Ａ））。

【００１０】次に、第三工程において、この図３（Ａ）
に示した構造体の上側から、後工程でのエッチングの際
のマスクとして利用できる金属材料例えばアルミニウム
（Ａｌ）を斜め蒸着して、成膜層パターン５６の露出面
と、下地１０の露出面と、レジストパターン６２の上面
に金属蒸着層２４を設ける。

【００１１】この蒸着は方向性蒸着技術で適当な金属材
料を用いて行なえば良い。このような金属蒸着により、
金属蒸着層２４は、レジストパターン６２、成膜層パタ
ーン５６および下地１０の表面上にそれぞれ金属蒸着層
２４ａ、２４ｂおよび２４ｃとして適当な膜厚で成膜さ
れる。このようにして得られた構造体を図３（Ｂ）に示
す。

【００１２】次に、第四工程において、この金属蒸着層
２４のうち、特に蒸着層２４ｂをマスクとして、成膜層
パターン５６のエッチングを行なって、この成膜層パタ
ーン５６に、下地面を露出する穴６４を設ける（図３
（Ｃ））。尚、このエッチングでは、下地１０をエッチ
ングしないようにして行なう。

【００１３】次に、第五工程において、金属蒸着層２４
を除去し図４（Ａ）に示す構造体を得る。

【００１４】次に、第六工程において、穴６４および第
二開口部２２に露出した下地１０の露出面に対しエッチ
ングを行なって、下地１０にゲート電極形成用の第一溝
２８と、パッド部形成用の第二溝３０とをそれぞれ設け
る（図４（Ｂ））。これら第一溝２８および第二溝３０
のためのエッチングは、ドライエッチングおよびウェッ
トエッチングのいずれか一方、または両者の組み合わせ
で行なう。

【００１５】次に、第七工程において、形成されたこれ
ら第一溝２８および第二溝３０にゲート金属を蒸着して
ゲート電極４６およびパッド金属層３４を同時に形成す
る（図４（Ａ））。

【００１６】この蒸着により、ゲート部分の第一溝２８
には蒸着層４４が形成され、また、ゲート部分の成膜層
パターン５６上には蒸着層４７が形成され、これら蒸着
層４４および４７は連続した一体構造となって、目的と
するゲート電極４６を構成する。

【００１７】また、パッド部はもとより、ゲートとパッ
ドの接続部分の下地１０に形成された溝にも蒸着層が形
成され、これがゲート電極と接続した配線用のゲートパ
ッドとなる。この場合のゲート電極４６のチャネル方向
の幅は、成膜層パターン５６に設けた穴６４の端縁とレ
ジストパターン６２の端縁との間の幅Ｗ１によって決ま
り、また、パッド部のチャネル方向の幅は、レジストパ
ターン６２の第二開口部２２の幅Ｗ２によって決まる。

【００１８】尚、これら成膜層パターン５６の厚みとゲ
ート電極４６の厚みは、ゲート部分での成膜層パターン
５６上の蒸着層４７と、第一溝２８に形成された蒸着層
４４とが連絡して形成されるような厚みとすれば良い
（図５（Ａ））。例えば、下地１０の第一溝２８の深さ
を１０００オングストロームとすれば、成膜層パターン
５６の厚みを１０００オングストローム、およびゲート
電極４６のそれぞれの蒸着層４４および４７の厚みを５
０００オングストロームとすればよい。

【００１９】次に、第八工程において、上層レジストパ
ターン６２を除去する。そして、成膜層パターン５６を
除去して図５（Ｂ）で示すような構造体を得る。尚、こ
の成膜層パターン５６は全部または部分的に残存させた
ままであっても良い。

【００２０】尚、上述した実施例において、成膜層パタ
ーンをエッチングで形成したが、パターンの部分が開口
するようなレジストパターンを用いて、二酸化ケイ素
（ＳｉＯ₂ ）等の蒸着またはスパッタによって層を形成
した後、リフトオフでも形成することができる。

【００２１】上述した形成方法によれば、幅が狭くしか
も断面積が大きい低抵抗のゲート電極が得られる。これ
に追加して、その形成にあたり、レジストの選択の制約
も無く、成膜層パターンのサイドエッチング量の制御、
従ってゲート長制御も容易であり、また、成膜層パター
ンの膜厚制御、従って成膜層パターンに対する穴開けの
ためのエッチング時間が成膜層パターン同士で同一とな
る。

【００２２】上述した実施例で、各工程段階の処理を行
なうにあたり、特に言及しなかった条件等については、
使用する材料、その他の設計に見合った従来通常に用い
られている条件を用いれば良い。

【００２３】

【発明が解決しようとする課題】しかし、同一ウエハ上
に閾値電圧の異なる素子を作製しようとする場合、上述
した従来方法では、ゲ−ト電極形成のための工程をもう
一度繰り返す必要があるため、その製造工程が、どうし
ても煩雑となり、製造コストが高くなってしまう。

【００２４】この発明の目的は、２種類の閾値電圧の素
子を同時に作製できる、短縮された工程からなるゲ−ト
電極の形成方法を提供することである。

【００２５】

【課題を解決するための手段】上で述べた目的を達成す
るため、この発明によれば、（ａ）閾値電圧が浅い素子
のチャネル領域上に成膜層パタ−ン、閾値電圧が深い素
子のチャネル領域上に下層レジストパタ−ンを形成する
第一工程と、（ｂ）成膜層パタ−ンの部分的な露出面を
与える第一開口部と、下層レジストパタ−ンの部分的な
露出面を与える第二開口部とを具えた上層レジストパタ
−ンを設ける第二工程と、（ｃ）成膜層パタ−ンおよび
下層レジストパタ−ンの露出面と、上層レジストパタ−
ンの上面に方向性蒸着技術を用いて金属蒸着層を設ける
第三工程と、（ｄ）前記金属蒸着層をマスクとして、成
膜層パタ−ンに下地面が露出した第一穴を設ける第四工
程と、（ｅ）第一穴の下地の露出面に対しエッチングを
行なって、第一溝を形成する第五工程と、（ｆ）金属蒸
着層をマスクとして下層レジストパタ−ンに下地が露出
した第二穴を設ける第六工程と、（ｇ）第一溝および第
二穴の下地の露出面に対しエッチングを行なって、第一
溝を深くするとともに、第二溝を形成する第七工程と、
（ｈ）第一溝および第二溝にゲ−ト金属を蒸着して、閾
値電圧が浅い素子と深い素子のゲ−ト電極を同時に形成
する第八工程と、（ｉ）上層レジストパタ−ン、下層レ
ジストパタ−ンおよび成膜層パタ−ンを除去する第九工
程とを含むことを特徴とする。

【００２６】また、この発明の好適実施例によれば、第
一工程において、閾値電圧が浅い素子のチャネル領域上
に下層レジストパタ−ン、および深い素子のチャネル領
域上に成膜層パタ−ンを形成する段階を、また、第四工
程において、下層レジストパタ−ンに下地面が露出した
第一穴を設ける段階を、また、第六工程において、成膜
層パタ−ンに下地面が露出した第二穴を設ける段階を、
それぞれ含むのが良い。

【００２７】また、この発明の実施に当り、好ましく
は、第三工程を飛び越えて、第四工程以降を実施するこ
ともできる。

【００２８】また、この発明の好適実施例によれば、第
四工程あるいは第五工程の後に、金属蒸着層をエッチン
グで除去する段階を含ませるのが良い。

【００２９】

【作用】この方法によれば、前述の従来の形成方法の場
合と同様に、チャネル方向に幅狭で、しかも、断面の大
なる、低抵抗のゲ−ト電極を得ることができることはも
とより、異なった閾値電圧の素子を同時に作製すること
ができる。

【００３０】これは、閾値電圧の異なる素子のチャネル
領域上に、材質の異なる、成膜層パターンおよび下層レ
ジストパタ−ンを設け、閾値電圧の浅い素子の溝を最初
にエッチングし、次に、閾値電圧の浅い素子と深い素子
の溝を同時にエッチングして、ゲ−ト電極を同時に形成
することが可能であるため、大巾な工程の短縮が達成さ
れる。また、従来の方法と同様に、成膜パタ−ンに対す
る穴開けエッチングの時間のバラツキをなくことがで
き、かつ、エッチングの回数が最小限に抑えられるた
め、成膜層のサイドエッチングの制御がより容易とな
り、従ってゲ−ト長の制御が容易となる。

【００３１】

【実施例】以下、図面を参照し、この発明のゲ−ト電極
の形成方法の実施例につき説明する。尚、図は、この発
明が理解できる程度に、各構成成分の形状、大きさおよ
び配置関係を概略的に示してあるにすぎない。

【００３２】また、以下の実施例では、素子として電界
効果トランジスタを例に挙げて説明する。

【００３３】図１は、この発明の要旨を簡単に説明する
ための要部説明図である。

【００３４】この発明によれば、まず、下地１０の２つ
の予定されるチャネル領域１４ａおよび１４ｂ上に、そ
れぞれ材質の異なる下層パタ−ン、すなわち、例えば成
膜層パタ−ン５６と下層レジストパタ−ン１６とを形成
する（図１の（Ａ））。このとき、例えば一方のチャネ
ル領域１４ａは閾値電圧の浅い素子のチャネル領域と
し、他方のチャネル領域１４ｂは閾値電圧の深い素子の
チャネル領域とする。

【００３５】次に、下地１０に所要のマスクを用いてエ
ッチングを行なって、閾値電圧の浅い素子の溝を第一溝
２８として形成する（図１の（Ｂ））。この実施例で
は、後述する説明からも理解できるように、金属蒸着層
２４ａおよび２４ｂ、レジストパタ−ン６２、および第
一穴６４ａが形成されている成膜層パタ−ン５６をマス
クとして用い、第一開口部２０および第一穴６４ａを通
じて下地１０のエッチングを行なう。このとき、このエ
ッチングでは下層レジストパタ−ンは耐エッチング層と
して作用している。

【００３６】次に、下層レジストパタ−ン１６にのみ第
二穴６４ｂを開けてから、上述した第一溝２８と、第二
穴６４ｂに露出した下地１０の領域を同時にエッチング
して、深い第一溝２８ａと浅い第二溝３０とを形成した
後、金属の蒸着を行なって、深い第一溝２８ａ上に第一
ゲ−ト電極４６ａを形成すると共に、浅い第二溝３０上
に第二ゲ−ト電極４６ｂをそれぞれ同時に形成し、図１
の（Ｃ）に示す構造体を得る。

【００３７】尚、図１の（Ａ）〜（Ｃ）において、後述
する説明からも明らかなように、２２は第二開口部、２
４ｃは金属蒸着層、４４ａおよび４７ａは、第一ゲ−ト
電極４６ａを構成する部分および４４ｂおよび４７ｂ
は、第二ゲ−ト電極４６ｂを構成する部分、３８はレジ
ストパタ−ン６２上に積もった金属蒸着である。

【００３８】図６の（Ａ）〜（Ｄ）、図７の（Ａ）〜
（Ｃ）、図８の（Ａ）〜（Ｃ）および図９の（Ａ）およ
び（Ｂ）は、この発明の実施例を説明するための一連の
工程図である。

【００３９】尚、各図は、この工程中の主要段階で得ら
れる構造体を、この発明が理解できる程度に、断面図で
概略的に示してある。尚、この断面図は、下地の上面に
直交しかつチャネル方向に平行に取った断面図の切り口
に注目して示してある。また、各図において、同様な構
成成分については、特に言及する場合を除き、同一の符
号を付して示してある。

【００４０】また、以下の実施例では、一例として化合
物半導体からなる電界効果トランジスタ（ＦＥＴ）、特
に、ＧａＡｓＭＥＳＦＥＴのゲ−ト電極につき説明す
る。

【００４１】先ず、この発明の第一工程では、下地上に
成膜層パタ−ンと下層レジストパタ−ンとを形成する。
成膜層パタ−ンは、閾値電圧が浅い素子のチャネル領域
上に形成し、また、下層レジストパタ−ンは、閾値電圧
が深い素子のチャネル領域上に形成する。

【００４２】従って、この実施例では、第一工程におい
て、従来技術と同様に下地１０の表面に非塗布材料、例
えば、Ｓｉ−Ｎ膜（以下、単にＳｉＮ膜またはＳｉＮ_x
（ｘは組成比）とも表現する）などの成膜層５０をＣＶ
Ｄ法などの成膜技術を用いて形成する（図６の
（Ａ））。この成膜層５０の膜厚は設計に応じて任意適
当に設定すれば良い。

【００４３】尚、ここで、下地１０としては、ＧａＡｓ
のような化合物半導体、Ｓｉ（シリコン）あるいはその
他の通常基板として用いられる材料で形成してある。ま
た、下地１０として、いわゆる基板自体、またはこの基
板上にエピタキシャル層などといった半導体素子を作り
込める層を有するものを用いることができる。さらに、
この下地１０には、半導体素子に必要な領域が予め作り
込まれていても作り込まれていなくてもよい。尚、図
中、１４ａおよび１４ｂは、チャネルとして供すべき領
域、すなわちチャネル領域を示す。また、この実施例で
は、チャネル領域１４ａは、閾値電圧の浅いＦＥＴのチ
ャネル領域とし、１４ｂは閾値電圧の深いチャネル領域
とする。

【００４４】また、非塗布材料とは、レジストのような
塗布によって成膜される材料ではなく、真空蒸着、スパ
ッタ、熱酸化或はその他の化学的または物理的な手法で
成膜できる材料という意味である。また、この非塗布材
料は、後工程で下地をエッチングするとき、このエッチ
ングに耐える材料であることが好ましい。

【００４５】次に、レジストパタ−ン６０を、下地１０
の閾値電圧が浅い素子のチャネル領域１４ａの上側に相
当する成膜層５０の上面設ける。その後、このレジスト
パタ−ン６０をマスクとして成膜層５０をエッチングし
て成膜層パタ−ン５６を得る。このようにして得られた
構造体を図６の（Ｂ）に示す。この成膜層５０のエッチ
ングは、例えば成膜層をＳｉＮ膜とする場合には、六フ
ッ化硫黄（ＳＦ₆ ）をイオン種とするＲＩＥ（リアクテ
イブ・イオン・エッチング）で行なうことができる。
尚、このレジストパタ−ン６０の膜厚は、設計に応じ
て、任意適当に設定すれば良い。

【００４６】その後、レジストパタ−ン６０を除去し
て、下地１０のチャネル領域１４ａの上側に成膜層パタ
−ン５６が残存した構造体を得る（図６の（Ｃ））。

【００４７】次に、下層レジストパタ−ン１６を、下地
１０の閾値電圧が深い素子のチャネル領域１４ｂの上側
に設けて図６の（Ｄ）に示すような構造体を得る。この
下層レジストパタ−ン１６は、成膜層５０のエッチング
のマスクに用いたレジストパタ−ン６０と同様な材料で
同様にして形成すれば良い。また、その膜厚も設計に応
じて任意適当に設定すれば良い。

【００４８】次に、この発明の第二工程として、例え
ば、成膜層パタ−ン５６の部分的な露出面を与える第一
開口部２０と、下層レジストパタ−ン１６の部分的な露
出面を与える第二開口部２２とを具えたレジストパタ−
ン６２を設ける（図７の（Ａ））。尚、このレジストパ
タ−ン６２の材料及び膜厚は、設計に応じて任意適当に
定めれば良い。

【００４９】次に、この発明の第三工程として、成膜層
パタ−ン及び下層レジストパタ−ンの露出面と上層レジ
ストパタ−ンの上面とに、方向性蒸着技術を用いて、金
属蒸着層を設ける。従って、この実施例では、この第三
工程において、図７の（Ａ）に示した構造体の上側か
ら、後工程のでのエッチングの際のマスクとして利用で
きる適当な金属材料、例えば、アルミニウム（Ａｌ）を
斜め蒸着して、成膜層パタ−ン５６の露出面と、下層レ
ジストパタ−ン１６の露出面と、レジストパタ−ン６２
の上面とに金属蒸着層２４を設ける。このような金属蒸
着によって、金属蒸着層２４は、レジストパタ−ン６
２、成膜層パタ−ン５６および下層レジストパタ−ン１
６の表面上に、それぞれ金属蒸着層２４ａ，２４ｂおよ
び２４ｃとして、設計に応じた任意適当な膜厚で、成膜
される。このようにして得られた構造体を図７の（Ｂ）
に示す。

【００５０】次に、この発明の第四工程として、成膜層
パタ−ンに下地面が露出する第一穴を設ける。従って、
この実施例では、第四工程において、この金属蒸着層２
４のうち、特に蒸着層２４ｂをマスクにして、成膜層パ
タ−ン５６のエッチングを行なって、この成膜層パタ−
ン５６に、下地面を露出させる第一穴６４ａを設ける
（図７の（Ｃ））。このエッチングは、下地１０及び下
層レジストパタ−ン１６がエッチングされないように、
例えば成膜層がＳｉＮ膜の場合にはＳＦ₆ をイオン種と
したＲＩＥ法で行なえば良い。

【００５１】次に、この発明の第五工程として、この実
施例では、第一穴６４ａの下地１０の露出面に対しエッ
チングを行なって、下地１０のゲ−ト電極形成用の第一
溝２８を設ける（図８の（Ａ））。このエッチングは、
ドライエッチングおよびウエットエッチングのいずれか
一方、あるいは両者の組み合わせで行なう。

【００５２】次に、この発明の第六工程として、この実
施例においては、金属蒸着層２４ｃをマスクとして下層
レジストパタ−ン１６のエッチングを行なって、この下
層レジストパタ−ン１６に下地面を露出する第二穴６４
ｂを設ける（図８の（Ｂ））。このエッチングは、例え
ば酸素（Ｏ₂ ）をイオン種としたＲＩＥ法で行なう。

【００５３】次に、この発明の第七工程として、第一溝
を深くするとともに、第一穴の下の下地に第二溝を形成
する。従って、この実施例では、この第七工程におい
て、第一溝２８、および第二穴６４ｂに露出した下地１
０の露出面に対しエッチングを行なって、ゲ−ト電極形
成用の第二溝３０を新たに設ける。この場合、第一溝２
８のエッチング深さは、第二溝３０のエッチング深さだ
け増加する。この深い第一溝を２８ａで示し、深い第一
溝２８ａと第二溝３０が形成されている構造体を図８の
（Ｃ）に示す。このエッチングは、ドライエッチングお
よびウエットエッチングのいずれか一方、あるいは両者
の組み合わせで行なう。また、第七工程における第二溝
３０のエッチングのエッチング深さは、閾値電圧の深い
素子が所望の閾値電圧になるように行なう。また、第五
工程における第一溝２８のエッチングのエッチング深さ
は、第七工程におけるエッチングを経た後に、閾値電圧
の浅い素子が所望の閾値電圧になるように行なう。

【００５４】次に、この発明の第八工程において、この
実施例では、金属蒸着層２４を除去し、形成されたこれ
ら深い第一溝２８ａおよび浅い第二溝３０にゲ−ト金属
を蒸着して、深い第一溝２８ａおよび浅い第二溝３０に
それぞれゲ−ト電極４６ａ、４６ｂを同時に形成して、
図９の（Ａ）に示す構造体を得る。この場合のゲ−ト電
極４６ａのチャネル方向の幅は、成膜層パタ−ン５６に
設けた第一穴６４ａの端縁とレジストパタ−ン６２の端
縁との間の間隔Ｗ１によって決まる。また、ゲ−ト電極
４６ｂのチャネル方向の幅は、下層レジストパタ−ン１
６に設けた第二穴６４ｂの端縁とレジストパタ−ン６２
の端縁との間の間隔Ｗ２によって決まる。尚、これら成
膜層パタ−ン５６と下層レジストパタ−ン１６およびゲ
−ト電極４６の厚みは、ゲ−ト電極４６ａ，、４６ｂ共
に、ゲ−ト電極のチャネル領域１４ａおよび１４ｂにそ
れぞれ接する側の電極部分４４ａおよび４４ｂと、成膜
層パタ−ン５６および下層レジストパタ−ン１６上に形
成された電極部分４７ａおよび４７ｂとが、それぞれ互
いに連絡して形成されるような厚みとすれば良い。

【００５５】次に、この発明の第九工程においては、上
層レジストパタ−ン６２および下層レジストパタ−ン１
６を除去する。そして、成膜層パタ−ン５６を除去して
図９の（Ｂ）に示すような構造体を得る。

【００５６】尚、上述した実施例においては、閾値電圧
が浅い素子のチャネル領域１４ａ上に成膜層パタ−ン５
６を、また、閾値電圧が深い素子のチャネル領域１４ｂ
上に下層レジストパタ−ン１６を設けたが、それぞれ逆
の配置として設けてもかまわない。その場合には、上述
した第四工程において、酸素（Ｏ₂ ）をイオン種とした
ＲＩＥ等で下層レジストパタ−ンに第一穴６４ａを設
け、第一溝２８のエッチングを行なう。その後、第七工
程において、ＳＦ₆ をイオン種としたＲＩＥ等で成膜層
パタ−ン５６に第二穴６４ｂを設け、第一溝２８および
第二溝３０のエッチングを行なう。

【００５７】上述したこの発明の形成方法の実施例の説
明からも明らかなように、幅が狭く、しかも、断面積の
大きい低抵抗のゲ−ト電極が得られる。また異なった閾
値電圧の素子を同時に作成することができる。

【００５８】上述の実施例においては、第三工程におけ
る金属材料の斜め蒸着により、ゲ−ト電極４６のチャネ
ルネル方向の幅を上層レジストパタ−ン６２の開口幅よ
りも短縮するようにしたが、これを行なわなくてもよ
い。ゲ−ト電極４６ａ、４６ｂ共に短縮しない場合に
は、第三工程における金属材料の斜め蒸着を行なわなけ
ればよい。ゲ−ト電極４６ａを短縮し、ゲ−ト電極４６
ｂを短縮しない場合には、第五工程において第一溝２８
のエッチングを行なった後か、あるいは第四工程におい
て第一穴６４ａを設けた後に、金属蒸着層２４をエッチ
ングで除去し、その後、第六工程において第二穴６４ｂ
を設けるようにすればよい。

【００５９】尚、上述した実施例においては、各構成成
分の形状、大きさ、材料等およびそれらの形成方法およ
び条件について、特に言及しなかったが、それらは、設
計に応じて、任意に定めれば良い。また、それらの点に
つき言及したものもあるが、それらは、単なる好適例に
すぎず、それに限定されるものではない。

【００６０】

【効果】上で述べた説明からも明らかなように、この発
明のゲ−ト電極の形成方法によれば、閾値電圧の異なる
素子のチャネル領域上に材質の異なる、成膜層パターン
および下層レジストパタ−ンを設け、閾値電圧の浅い素
子の溝を最初にエッチングし、次に、閾値電圧の浅い素
子と深い素子の溝を同時にエッチングして、ゲ−ト電極
を同時に形成するようにしたので、工程が大幅に短縮で
きる。

【００６１】これにより、化合物半導体等を用いたマイ
クロ波帯ＭＭＩＣ、超高速論理ＩＣ等を構成するトラン
ジスタを実現することができる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、この発明の半導体素子のゲ
−ト電極の形成方法の主要工程図である。

【図２】（Ａ）〜（Ｃ）は、従来のゲ−ト電極の形成方
法の工程図である。

【図３】（Ａ）〜（Ｃ）は、図２の続きの工程図であ
る。

【図４】（Ａ）および（Ｂ）は、図３の続きの工程図で
ある。

【図５】（Ａ）および（Ｂ）は、図４の続きの工程図で
ある。

【図６】（Ａ）〜（Ｄ）は、この発明のゲ−ト電極の形
成方法の一実施例の工程図である。

【図７】（Ａ）〜（Ｃ）は、図６の続きの工程図であ
る。

【図８】（Ａ）〜（Ｃ）は、図７の続きの工程図であ
る。

【図９】（Ａ）および（Ｂ）は、図８の続きの工程図で
ある。

【符号の説明】

１０：下地 １４ａ、１４ｂ：チャネル領域 １６：下層レジストパタ−ン ２０：第一開口部 ２２：第二開口部 ２４（２４ａ、２４ｂ、２４ｃ）：金属蒸着層 ２８：第一溝 ２８ａ：深い第一溝 ３０：第二溝 ３８：ゲ−ト金属蒸着層 ４６（４６ａ、４６ｂ）：ゲ−ト電極 ４４ａ、４４ｂ、４７ａ、４７ｂ：ゲ−ト電極部分 ５０：成膜層 ５６：成膜層パタ−ン ６０、６２：レジストパタ−ン ６４ａ：第一穴 ６４ｂ：第二穴

Claims (4)

【特許請求の範囲】
1. 【請求項１】 （ａ）閾値電圧が浅い素子のチャネル領
   域上に成膜層パタ−ン、閾値電圧が深い素子のチャネル
   領域上に下層レジストパタ−ンを形成する第一工程と、 （ｂ）成膜層パタ−ンの部分的な露出面を与える第一開
   口部と、下層レジストパタ−ンの部分的な露出面を与え
   る第二開口部とを具えた上層レジストパタ−ンを設ける
   第二工程と、 （ｃ）成膜層パタ−ンおよび下層レジストパタ−ンの露
   出面と、上層レジストパタ−ンの上面に方向性蒸着技術
   を用いて金属蒸着層を設ける第三工程と、 （ｄ）前記金属蒸着層をマスクとして、成膜層パタ−ン
   に下地面が露出した第一穴を設ける第四工程と、 （ｅ）第一穴の下地の露出面に対しエッチングを行なっ
   て、第一溝を形成する第五工程と、 （ｆ）金属蒸着層をマスクとして下層レジストパタ−ン
   に下地が露出した第二穴を設ける第六工程と、 （ｇ）第一溝および第二穴の下地の露出面に対しエッチ
   ングを行なって、第一溝を深くするとともに、第二溝を
   形成する第七工程と、 （ｈ）第一溝および第二溝にゲ−ト金属を蒸着して、閾
   値電圧が浅い素子と深素子とのゲ−ト電極を同時に形成
   する第八工程と、 （ｉ）上層レジストパタ−ン、下層レジストパタ−ンお
   よび成膜層パタ−ンを去する第九工程 とを含むことを特徴とするゲ−ト電極の形成方法。
2. 【請求項２】 請求項１に記載のゲ−ト電極の形成方法
   において、前記第一工程は、閾値電圧が浅い素子のチャ
   ネル領域上に下層レジストパタ−ンおよび、深い素子の
   チャネル領域上に成膜層パタ−ンを形成する段階を含
   み、前記第四工程は、下層レジストパタ−ンに下地面が
   露出した第一穴を設ける段階を含み、前記第六工程は、
   成膜層パタ−ンに下地面が露出した第二穴を設ける段階
   を含むことを特徴賭するゲ−ト電極の形成方法。
3. 【請求項３】 請求項１に記載のゲ−ト電極の形成方法
   において、第三工程を飛び越えて、第四工程を実施する
   ことを特徴とするゲ−ト電極の形成方法。
4. 【請求項４】 請求項１に記載のゲ−ト電極の形成方法
   において、第四工程あるいは第五工程の後に、金属蒸着
   層をエッチングで除去することを特徴とするゲ−ト電極
   の形成方法。