JPS63168A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63168A JPS63168A JP14361786A JP14361786A JPS63168A JP S63168 A JPS63168 A JP S63168A JP 14361786 A JP14361786 A JP 14361786A JP 14361786 A JP14361786 A JP 14361786A JP S63168 A JPS63168 A JP S63168A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、半導体装置のT形ゲート電極構造の製造方
法にかかり、 第1の誘電体層のゲート電極パターンに近似する開口に
第2の誘電体からなる側壁を形成し、該両誘電体層上に
張り出すT形ゲート電極を形成して、該ゲート電極下の
該第1の誘電体層を3弗化窒素ガスを用いて選択的に除
去することにより、その製造工程のドライ化による改善
と、特性向上とを実現するものである。
法にかかり、 第1の誘電体層のゲート電極パターンに近似する開口に
第2の誘電体からなる側壁を形成し、該両誘電体層上に
張り出すT形ゲート電極を形成して、該ゲート電極下の
該第1の誘電体層を3弗化窒素ガスを用いて選択的に除
去することにより、その製造工程のドライ化による改善
と、特性向上とを実現するものである。
本発明は半導体装置の製造方法、特に電界効果トランジ
スタ等のT形ゲート電極構造の製造方法の改善に関する
。
スタ等のT形ゲート電極構造の製造方法の改善に関する
。
電子移動度が高い砒化ガリウム(GaAs)等の化合物
半導体を用いて電界効果トランジスタの遮断周波数の向
上が実現されているが、遮断周波数がゲート長の2乗に
反比例することからゲート長を短縮し断面形状をT形と
したゲート電極構造について、その製造方法の改善が要
望されている。
半導体を用いて電界効果トランジスタの遮断周波数の向
上が実現されているが、遮断周波数がゲート長の2乗に
反比例することからゲート長を短縮し断面形状をT形と
したゲート電極構造について、その製造方法の改善が要
望されている。
GaAsを半導体材料とするショットキバリア形電界効
果トランジスタ(MES FET)がマイクロ波帯域等
において多数用いられているが、高電子移動度電界効果
トランジスタ(HEMT)では、空間分離ドーピングと
電子の2次元状態化により一層の高移動度を実現してい
る。このHEMTのT形ゲート電極構造は従来例えば下
記の様に製造されている。
果トランジスタ(MES FET)がマイクロ波帯域等
において多数用いられているが、高電子移動度電界効果
トランジスタ(HEMT)では、空間分離ドーピングと
電子の2次元状態化により一層の高移動度を実現してい
る。このHEMTのT形ゲート電極構造は従来例えば下
記の様に製造されている。
第2図(a)参照−半絶縁性GaAs基板21上にノン
ドープのGaAs層22、n型AlGaAs層23及び
n型GaAs層24をエピタキシャル成長し、ノンドー
プのGaAs層22のn型AlGaAs電子供給層23
とのへテロ接合界面近傍に2次元電子ガス22eが形成
された半導体基体上に、SiO□層25層厚50.3−
程度に化学気相成長法(CVD法)等により堆積する。
ドープのGaAs層22、n型AlGaAs層23及び
n型GaAs層24をエピタキシャル成長し、ノンドー
プのGaAs層22のn型AlGaAs電子供給層23
とのへテロ接合界面近傍に2次元電子ガス22eが形成
された半導体基体上に、SiO□層25層厚50.3−
程度に化学気相成長法(CVD法)等により堆積する。
このSiO□層25上25上スト31を塗布してゲート
パターンを形成し、これをマスクとしてCHF、等によ
りSiO□層25層厚5チングする。
パターンを形成し、これをマスクとしてCHF、等によ
りSiO□層25層厚5チングする。
第2図(bl参照: Singを再び厚さ0.3−程
度堆積してSiO□層26層設6、これを上面からCH
F 3等によりエツチングして平面部分を除去する。こ
のプロセス後5iOz層26Wが5ift層25の側壁
として残置され、ゲートパターンのゲート長方向の寸法
を短縮する効果が得られる。
度堆積してSiO□層26層設6、これを上面からCH
F 3等によりエツチングして平面部分を除去する。こ
のプロセス後5iOz層26Wが5ift層25の側壁
として残置され、ゲートパターンのゲート長方向の寸法
を短縮する効果が得られる。
第2図(C)参照: ゲート電極層として例えばチタン
(Ti)27a/白金(Pt)27b/金(Au) 2
7cを重畳して蒸着し、その上←ゲート長方向の寸法が
例えば−程度と大きいAuパターン27dをレジストを
マスクとする選択的めっきにより形成して、表出するA
u/Ptをアルゴン(Ar)イオンミリング、Tiをド
ライエツチングにより除去してゲート電極27とする。
(Ti)27a/白金(Pt)27b/金(Au) 2
7cを重畳して蒸着し、その上←ゲート長方向の寸法が
例えば−程度と大きいAuパターン27dをレジストを
マスクとする選択的めっきにより形成して、表出するA
u/Ptをアルゴン(Ar)イオンミリング、Tiをド
ライエツチングにより除去してゲート電極27とする。
第2図(d)参照: マスク32を設けて、ゲート電極
27の庇状に拡がった部分の下からソース、ドレイン電
極形成領域まで、5ift層25及びSiO□層26層
設6釈弗酸(HF)等で除去する。
27の庇状に拡がった部分の下からソース、ドレイン電
極形成領域まで、5ift層25及びSiO□層26層
設6釈弗酸(HF)等で除去する。
第2図(e)参照: 例えば金ゲルマニウム/ニッケル
/金(AuGe/Ni/Au)を積層して蒸着し、リフ
トオフしてソース、ドレイン電極28を形成する。なお
この際にゲート電極27上に同一材料の堆積28“が形
成される。
/金(AuGe/Ni/Au)を積層して蒸着し、リフ
トオフしてソース、ドレイン電極28を形成する。なお
この際にゲート電極27上に同一材料の堆積28“が形
成される。
T形ゲート電掻の庇状に張り出した部分と半導体基体と
の間に誘電体があればゲート容量が増加して高周波特性
が低下するので、前記従来例ではこの部分のSiO□層
25層厚5Wを希釈弗酸(IF)等で除去している。
の間に誘電体があればゲート容量が増加して高周波特性
が低下するので、前記従来例ではこの部分のSiO□層
25層厚5Wを希釈弗酸(IF)等で除去している。
この様なウェットエツチング法は均一性、選択性、半導
体基体面等に及ぼす損傷などについては優れていること
が多いが、工程が複雑化するなどの不利益を伴い易い。
体基体面等に及ぼす損傷などについては優れていること
が多いが、工程が複雑化するなどの不利益を伴い易い。
これに比較してドライエツチング法は制御性、自動化、
量産化の可能性等で優れており、半導体装置の製造方法
における比重が高まっている。
量産化の可能性等で優れており、半導体装置の製造方法
における比重が高まっている。
本発明は上述の如きT形ゲート電極周辺の構造を、ドラ
イエツチング法によって損傷、存置な残存物などを残す
ことなく最適状態に形成する製造方法を提供することを
目的とする。
イエツチング法によって損傷、存置な残存物などを残す
ことなく最適状態に形成する製造方法を提供することを
目的とする。
なお上述の如(SiO□層25層厚5する際に同じく5
i02からなる側壁26匈も除去されるが、本従来例の
如くソース、ドレイン電極2日をゲート電極27にセル
ファラインさせる製造方法では特に、この側壁26−程
度の絶縁膜を残置することが望まれる。
i02からなる側壁26匈も除去されるが、本従来例の
如くソース、ドレイン電極2日をゲート電極27にセル
ファラインさせる製造方法では特に、この側壁26−程
度の絶縁膜を残置することが望まれる。
C問題点を解決するための手段〕
前記問題点は、半導体基体上に設けた第1の誘電体層に
ゲート電極パターンに近似する開口を形成して第2の誘
電体層を堆積し、該第2の誘電体層を選択的に残置して
該開口に側壁を形成し、該第2及び第1の誘電体層上に
張り出して断面がT字状のゲート電極を形成し、該ゲー
ト電極下の該第1の誘電体層を3弗化窒素ガスを用いて
選択的に除去する本発明による半導体装置の製造方法に
より解決される。
ゲート電極パターンに近似する開口を形成して第2の誘
電体層を堆積し、該第2の誘電体層を選択的に残置して
該開口に側壁を形成し、該第2及び第1の誘電体層上に
張り出して断面がT字状のゲート電極を形成し、該ゲー
ト電極下の該第1の誘電体層を3弗化窒素ガスを用いて
選択的に除去する本発明による半導体装置の製造方法に
より解決される。
本発明によれば、除去する第1の誘電体層に予め第2の
誘電体からなる側壁を設けてT形ゲート電極を形成し、
3弗化窒素ガス(NF+)によるドライエツチングによ
り、第1の誘電体層を半導体基体及び第2の誘電体の側
壁に対して選択的に除去する。
誘電体からなる側壁を設けてT形ゲート電極を形成し、
3弗化窒素ガス(NF+)によるドライエツチングによ
り、第1の誘電体層を半導体基体及び第2の誘電体の側
壁に対して選択的に除去する。
Nhによるドライエツチングは、シリコン(Si)の場
合とは異なり例えばGaAs等からなる化合物半導体基
体に損傷を与えず、誘電体では例えば窒化酸化シリコン
(SiON)、窒化シリコン(SiN)等はエツチング
し、二酸化シリコン(SiO□)等はエツチングしない
などエツチング選択性のある組み合わせが可能であり、
例えばチタン(Ti)、タングステンシリサイド(WS
i)等のNF3によってエツチングされるゲート電極材
料を、側壁で保護することによりこのエツチング処理に
関わりなく選択して、良好な半導体装置を製造すること
が可能となる。
合とは異なり例えばGaAs等からなる化合物半導体基
体に損傷を与えず、誘電体では例えば窒化酸化シリコン
(SiON)、窒化シリコン(SiN)等はエツチング
し、二酸化シリコン(SiO□)等はエツチングしない
などエツチング選択性のある組み合わせが可能であり、
例えばチタン(Ti)、タングステンシリサイド(WS
i)等のNF3によってエツチングされるゲート電極材
料を、側壁で保護することによりこのエツチング処理に
関わりなく選択して、良好な半導体装置を製造すること
が可能となる。
更にこの選択的に残される側壁はその後ゲート電極を絶
縁、保護する側壁の効果を与える。
縁、保護する側壁の効果を与える。
以下本発明を実施例により具体的に説明する。
第1図(al乃至(e)は本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第1図(al参照二 半絶縁性GaAs基板1上にノン
ドープのGaAs層2、n型AlGaAs層3及びn型
GaAs層4を前記従来例と同様にエピタキシャル成長
し、2次元電子ガス2eが形成された半導体基体上に、
SiON層5を例えば厚さ0.3−程度にプラズマcV
D法等により堆積する。
ドープのGaAs層2、n型AlGaAs層3及びn型
GaAs層4を前記従来例と同様にエピタキシャル成長
し、2次元電子ガス2eが形成された半導体基体上に、
SiON層5を例えば厚さ0.3−程度にプラズマcV
D法等により堆積する。
このSiON層5上にレジスト11を塗布してゲートパ
ターンを形成し、これをマスクとしてSiON層5を例
えばNF3、CHF、、CF、等によりドライエツチン
グする。
ターンを形成し、これをマスクとしてSiON層5を例
えばNF3、CHF、、CF、等によりドライエツチン
グする。
第1図(bl参照: Singを厚さ0.3−程度堆
積してSiO□層6を設け、これを上面からCIIP3
等によりドライエツチングして平面部分を除去する。こ
のプロセス後、Si01層6−がSiON層5の側壁と
して残置され、ゲート長が短縮される。
積してSiO□層6を設け、これを上面からCIIP3
等によりドライエツチングして平面部分を除去する。こ
のプロセス後、Si01層6−がSiON層5の側壁と
して残置され、ゲート長が短縮される。
第1図(C)参照: ゲート電極層として例えばTi層
7a、 Pt1i7b、 Au層7cを重畳して蒸着し
、その上にゲート長方向の寸法が例えば2μm程度のA
uパターン7dをレジストをマスクとする選択的めっき
により形成して、表出するAu/PtをArイオンミリ
ング、Tiをドライエツチングにより除去してゲート電
極7とする。
7a、 Pt1i7b、 Au層7cを重畳して蒸着し
、その上にゲート長方向の寸法が例えば2μm程度のA
uパターン7dをレジストをマスクとする選択的めっき
により形成して、表出するAu/PtをArイオンミリ
ング、Tiをドライエツチングにより除去してゲート電
極7とする。
第1図(d)参照: マスク12を設は例えば室温にお
いて、圧力3pa程度のNF、によるドライエツチング
を行い、ゲート電極7の庇状に張り出した部分の下から
ソース、ドレイン電極形成領域までSiON層5を除去
し、側壁6−を残置する。
いて、圧力3pa程度のNF、によるドライエツチング
を行い、ゲート電極7の庇状に張り出した部分の下から
ソース、ドレイン電極形成領域までSiON層5を除去
し、側壁6−を残置する。
第1図(e)参照: 例えばAuGe/N i/Auを
積層して蒸着し、リフトオフしてソース、ドレイン電極
8を形成する。なおこの際にゲート電極7上に同一材料
の堆積8゛が形成される。
積層して蒸着し、リフトオフしてソース、ドレイン電極
8を形成する。なおこの際にゲート電極7上に同一材料
の堆積8゛が形成される。
上述の実施例ではゲート電極層にTi層7aを含んでお
り、この層は本来NF3によるドライエツチングでエツ
チングされるが、SiO□側壁6Hにより半導体基体か
ら立ち上がる部分が保護されている。更にこのSiO□
側壁6Wによりソース、ドレイン電極8形成以降の絶縁
、保護効果も得られる。
り、この層は本来NF3によるドライエツチングでエツ
チングされるが、SiO□側壁6Hにより半導体基体か
ら立ち上がる部分が保護されている。更にこのSiO□
側壁6Wによりソース、ドレイン電極8形成以降の絶縁
、保護効果も得られる。
以上説明した如く本発明によれば、遮断周波数等の向上
に適するT形ゲート電極構造について、その製造工程ド
ライ化による生産性改善と特性向上とが同時に実現され
、半導体装置の進展に大きい効果が得られる。
に適するT形ゲート電極構造について、その製造工程ド
ライ化による生産性改善と特性向上とが同時に実現され
、半導体装置の進展に大きい効果が得られる。
第1図(a)乃至(e)は本発明の実施例の工程順模式
第2図(al乃至(e)は従来例の工程順模式側断面図
である。 図において、 ■は半絶縁性GaAs基板、 2はノンドープのGaAs層、 2eは2次元電子ガス、 3はn型AlGaAs層、 4はn型GaAs層、
5はSiON層、 6はSiO□層、6Wは
Si0g側壁、 7はゲート電極、7aはTi層
、 7bはpt層、7cはAu層、
7dはAuめっきパターン、8はソース、ドレ
イン電極を示す。 1旌・≦シ1.dつ1潴・1023ぎ°プ(イリ11酎
C均)開拓 1 m 1r絶441ごっ 工jK ・)頁#テ(翔り打面 同
第1図 イノ〔末手>lのニオy!・ゾ頁、イ′費戎イ卵りUで
ri<コ第 2 図
第2図(al乃至(e)は従来例の工程順模式側断面図
である。 図において、 ■は半絶縁性GaAs基板、 2はノンドープのGaAs層、 2eは2次元電子ガス、 3はn型AlGaAs層、 4はn型GaAs層、
5はSiON層、 6はSiO□層、6Wは
Si0g側壁、 7はゲート電極、7aはTi層
、 7bはpt層、7cはAu層、
7dはAuめっきパターン、8はソース、ドレ
イン電極を示す。 1旌・≦シ1.dつ1潴・1023ぎ°プ(イリ11酎
C均)開拓 1 m 1r絶441ごっ 工jK ・)頁#テ(翔り打面 同
第1図 イノ〔末手>lのニオy!・ゾ頁、イ′費戎イ卵りUで
ri<コ第 2 図
Claims (1)
- 半導体基体上に設けた第1の誘電体層にゲート電極パタ
ーンに近似する開口を形成して第2の誘電体層を堆積し
、該第2の誘電体層を選択的に残置して該開口に側壁を
形成し、該第2及び第1の誘電体層上に張り出して断面
がT字状のゲート電極を形成し、該ゲート電極下の該第
1の誘電体層を3弗化窒素ガスを用いて選択的に除去す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143617A JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143617A JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63168A true JPS63168A (ja) | 1988-01-05 |
JPH0797635B2 JPH0797635B2 (ja) | 1995-10-18 |
Family
ID=15342909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61143617A Expired - Lifetime JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JPH0797635B2 (ja) |
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1986
- 1986-06-19 JP JP61143617A patent/JPH0797635B2/ja not_active Expired - Lifetime
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JPH0797635B2 (ja) | 1995-10-18 |
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