KR101168824B1 - 자기 정렬된 전계판을 가진 인헨스먼트-모드 ｈｅｍｔ 를 제조하는 방법 - Google Patents
자기 정렬된 전계판을 가진 인헨스먼트-모드 ｈｅｍｔ 를 제조하는 방법 Download PDFInfo
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Abstract
본 개시물의 다양한 실시형태들은 인헨스먼트-모드 (e-모드) 게이트 주입 고전자 이동도 트랜지스터 (HEMT) 의 형성을 포함한다. 실시형태들은 GaN, AlGaN 및 InAlN 기반 HEMT들을 포함할 수 있다. 실시형태들은 또한 자기 정렬된 P-타입 및 전계판 구조들을 포함할 수 있다. 게이트들은 소스 및 드레인에 대해 자기 정렬될 수 있으며, 이는 게이트-소스 및 게이트-드레인 간격에 대한 정확한 제어를 허용할 수 있다. 추가적인 실시형태들은 GaN 캡 구조, AlGaN 버퍼 층, AlN 의 추가, 리세스 에칭 및/또는 얇은 산화된 AlN 층의 이용을 포함한다. 본 교시 사항들에 따른 HEMT들의 제조 시에, 선택적 에피택셜 성장 (SEG) 및 에피택셜 측방향 과성장 (ELO) 이 게이트들을 형성하기 위해 모두 이용될 수 있다.
Description
자기 정렬된 전계판을 가진 인헨스먼트-모드 ＨＥＭＴ 를 제조하는 방법에 관한 것이다.
관련 출원에 대한 상호 참조
본 출원은 2009년 6월 24일자로 출원된 미국 특허 가출원 제61/219,995호; 2009년 11월 9일자로 출원된 미국 특허 가출원 제61/259,399호; 및 2009년 12월 23일자로 출원된 미국 특허 가출원 제61/289,553호의 우선권을 주장하며, 이들 모두는 본 명세서에 참조에 의해 전체적으로 통합된다.
본원발명의 일태양에 의하면, 인헨스드 모드 (enhanced mode) (e-모드) 고전자 이동도 트랜지스터 (high electron mobility transistor; HEMT) 를 제조하는 방법은, 기판의 표면 위에 제 1 화합물 반도체 층을 형성하는 단계; 상기 기판 표면에 대향하는 상기 제 1 화합물 반도체 층의 표면 위에 제 2 화합물 반도체 층을 형성하는 단계; 상기 제 1 화합물 반도체의 상기 표면에 대향하는 상기 제 2 화합물 반도체 층의 표면 위에 제 1 유전체를 형성하는 단계; 상기 제 2 화합물 반도체 층의 부분들을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계; 상기 제 1 유전체 및 상기 제 2 화합물 반도체 층의 상기 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계; 상기 게이트 영역을 노출시키기 위해 상기 제 2 유전체를 에칭하는 단계; 에칭된 영역을 형성하기 위해 상기 게이트 콘택 영역에서 노출된 상기 제 1 유전체를 등방성 에칭하는 단계; 및 에칭된 게이트 콘택 영역을 실질적으로 채우고 상기 제 1 유전체의 상기 에칭된 영역의 적어도 일부를 커버(cover)하기 위해 상기 노출된 게이트 콘택 영역 상에 에피택셜 P-타입 제 2 화합물 반도체를 성장시키는 단계를 포함한다.
본원발명의 다른 태양에 의하면, 인헨스드 모드 (e-모드) 고전자 이동도 트랜지스터 (HEMT) 를 제조하는 방법은, 기판의 표면 위에 GaN 층을 형성하는 단계; 상기 기판 표면에 대향하는 상기 GaN 층의 표면 위에 Ⅲ-Ⅴ 반도체 층을 형성하는 단계; 상기 Ⅲ-Ⅴ 반도체 층과 제 1 유전체 사이에 AlN 반도체 층을 형성하는 단계; 상기 Ⅲ-Ⅴ 반도체 층의 표면에 대향하는 상기 AlN 반도체 층의 표면 위에 상기 제 1 유전체를 형성하는 단계; 상기 AlN 반도체 층을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계; 상기 제 1 유전체 및 상기 AlN 반도체 층의 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계; 상기 정의된 게이트 콘택 영역에서 AlN 을 노출시키기 위해 상기 제 2 유전체를 에칭하는 단계; 및 에칭된 게이트 콘택 영역을 실질적으로 채우고 에칭된 제 1 유전체 영역의 적어도 일부를 커버하기 위해 상기 노출된 게이트 콘택 영역 위에 에피택셜 P-타입 Ⅲ-Ⅴ 반도체를 성장시키는 단계를 포함한다.
본원발명의 또다른 태양에 의하면, 인헨스드 모드 (e-모드) 고전자 이동도 트랜지스터 (HEMT) 를 제조하는 방법은, 기판의 표면 위에 제 1 화합물 반도체 층을 형성하는 단계; 상기 기판 표면에 대향하는 상기 제 1 화합물 반도체 층의 표면 위에 제 2 화합물 반도체 층을 형성하는 단계; 상기 제 2 화합물 반도체 층과 제 1 유전체 사이에 제 3 화합물 반도체 층을 형성하는 단계; 상기 제 2 화합물 반도체 층의 표면에 대향하는 상기 제 3 화합물 반도체 층의 표면 위에 상기 제 1 유전체를 형성하는 단계; AlN 반도체 층을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계; 상기 제 1 유전체 및 상기 제 3 화합물 반도체 층의 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계; 상기 정의된 게이트 콘택 영역에서 상기 제 3 화합물 반도체를 노출시키기 위해 상기 제 2 유전체 및 상기 제 1 유전체의 일부를 에칭하는 단계; 및 에칭된 게이트 콘택 영역을 실질적으로 채우고 에칭된 제 1 유전체 영역의 적어도 일부를 커버하기 위해 상기 노출된 게이트 콘택 영역 위에 에피택셜 P-타입 제 2 화합물 반도체를 성장시키는 단계를 포함한다.
본원발명의 또다른 태양에 의하면, 인헨스드 (e-모드) 고전자 이동도 트랜지스터 (HEMT) 를 제조하는 방법은 기판의 표면 위에 GaN 층을 형성하는 단계; 상기 기판 표면에 대향하는 상기 GaN 층의 표면 위에 Ⅲ-Ⅴ 반도체 층을 형성하는 단계; 상기 Ⅲ-Ⅴ 반도체 층과 제 1 유전체 사이에 AlN 반도체 층을 형성하는 단계; 상기 Ⅲ-Ⅴ 반도체 층의 표면에 대향하는 상기 AlN 반도체 층의 표면 위에 상기 제 1 유전체를 형성하는 단계; 상기 AlN 반도체 층을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계; 상기 제 1 유전체 및 상기 AlN 반도체 층의 상기 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계; 상기 정의된 게이트 콘택 영역에서 상기 AlN 을 노출시키기 위해 상기 제 2 유전체 및 상기 제 1 유전체의 일부를 에칭하는 단계; 및 에칭된 게이트 콘택 영역을 실질적으로 채우고 에칭된 제 1 유전체 영역의 적어도 일부를 커버하기 위해 상기 노출된 게이트 콘택 영역 위에 에피택셜 P-타입 Ⅲ-Ⅴ 반도체를 성장시키는 단계를 포함한다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부 도면들은 본 교시 사항(teaching)들의 실시형태들을 설명과 함께 예시하며, 본 개시물의 원리들을 설명하도록 기능한다.
도 1 내지 도 13 은 본 교시 사항들의 실시형태들에 따른, 인헨스드 모드 (enhanced mode)(e-모드) 고전자 이동도 트랜지스터들 (HEMTs) 의 다양한 제조 단계들의 단면도들이다.
도 14 는 본 교시 사항들의 실시형태들에 따른, e-모드 HEMT들의 제조 시에 사용될 수 있는 캡 구조의 단면도이다.
도 15 내지 도 23 은 본 교시 사항들의 실시형태들에 따른, 도 14 의 캡 구조를 포함하는 e-모드 HEMT들의 다양한 제조 단계들의 단면도들이다.
도 24 내지 도 41 은 본 교시 사항들의 실시형태들에 따른, AlN 을 포함하는 e-모드 HEMT들의 다양한 제조 단계들의 단면도들이다.
도 1 내지 도 13 은 본 교시 사항들의 실시형태들에 따른, 인헨스드 모드 (enhanced mode)(e-모드) 고전자 이동도 트랜지스터들 (HEMTs) 의 다양한 제조 단계들의 단면도들이다.
도 14 는 본 교시 사항들의 실시형태들에 따른, e-모드 HEMT들의 제조 시에 사용될 수 있는 캡 구조의 단면도이다.
도 15 내지 도 23 은 본 교시 사항들의 실시형태들에 따른, 도 14 의 캡 구조를 포함하는 e-모드 HEMT들의 다양한 제조 단계들의 단면도들이다.
도 24 내지 도 41 은 본 교시 사항들의 실시형태들에 따른, AlN 을 포함하는 e-모드 HEMT들의 다양한 제조 단계들의 단면도들이다.
도면들의 일부 상세한 부분들이 간략화되었고 엄격한 구조적 정확도, 세밀함, 및 축척을 유지하기보다는 발명의 실시형태들의 이해를 용이하게 위해 그려졌다는 것에 주목해야 한다. 또한, 반도체 제조의 일반적인 방법들이 잘 알려져 있기 때문에, 반드시 모든 제조 단계들이 예시되어야 하는 것은 아니라는 것에 주목해야 한다.
이제, 본 교시 사항들의 본 실시형태들 (예시적인 실시형태들) 에 대해 상세하게 참조하게 될 것이며, 본 실시형태들의 예들이 첨부 도면에 예시된다. 가능한 모든 경우에, 동일한 참조 번호들은 도면들 전반에 걸쳐 동일한 또는 동등한 부분들을 나타내는데 사용될 것이다.
본 개시물의 다양한 실시형태들은 인헨스먼트-모드 (e-모드) 게이트 주입 고전자 이동도 트랜지스터 (high electron mobility transistor; HEMT) 들의 형성을 포함한다. 실시형태들은 화합물 반도체 (예를 들어, GaN, AlGaN, InAlN, InP, InGaAs, InAlAs 등) 기반 HEMT들을 포함할 수 있다. 또한, 실시형태들은 자기 정렬된 P-타입 게이트 및 전계판 구조들을 포함할 수 있다. 게이트들은 소스 및 드레인에 대해 자기 정렬될 수 있으며, 이는 게이트-소스 및 게이트-드레인 간격에 대한 정확한 제어를 허용할 수 있다. 추가적인 실시형태들은 GaN 캡 구조, AlGaN 버퍼 층, AlN 의 추가, 리세스 에칭(recess etching) 및/또는 얇은 산화된 AlN 층 (또는 다른 절연체) 의 이용을 포함한다. 본 교시 사항들에 따른 HEMT들의 제조 시에는, 선택적 에피택셜 성장 (selective epitaxial growth; SEG) 및 에피택셜 측방향 과성장 (epitaxial lateral overgrowth; ELO) 이 게이트들을 형성하기 위해 모두 이용될 수 있다.
본원에 사용한 바와 같이, SEG 는 추가적인 성장 사이트들 (growth sites) 의 핵성장 없이 시드 (seed) 포인트로부터 에피택셜 층을 성장시키기 위해, 다양한 에피택셜 프로세스들, 예를 들어, MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy) 등을 이용하는 것을 포함할 수 있다. 본원에 사용한 바와 같이, ELO 는 모든 방향들, 즉, 측방향 (laterally) 및 수직방향 (vertically) 으로 동일하게 성장하는 에피택셜 층의 성장을 포함할 수 있다. 또한, 다음의 예시적인 실시형태들이 특정 반도체 층들을 논의하고 있지만, 2 원 (binary) 화합물 반도체들, 예를 들어, GaN, AlN, GaAs, InP, InAs 등, 3 원 (ternary) 화합물 반도체들, 예를 들어, AlGaN, InAlN, AlGaAs, InGaN, InAlAs, InGaAs 등, 및 4 원 (quaternary) 화합물 반도체들, 예를 들어, AlGaInP 등을 포함한 임의의 공지된 화합물 반도체 (예를 들어, Ⅲ-Ⅴ, Ⅱ-Ⅵ 등) 가 사용될 수 있다는 것을 이해할 것이다. 또한, 현재 교시된 e-모드 HEMT들을 제조하기 위해, 이들 화합물 반도체들은 다양한 조합으로 층을 이루게 되고 및/또는 적층될 수 있다는 것을 이해할 것이다. 이해되는 바와 같이, 다양한 프로세스들의 다음의 설명은 이용되는 반도체 제조 프로세스에 기초하여 추가적인 단계들을 포함할 수 있다. 또한 이해되는 바와 같이, 각 프로세스 단계의 파라미터들은 이용된 장비 및 원하는 층에 따라 변할 수 있다. 이해되는 바와 같이, P-타입 디바이스들 (P-게이트를 가진 N-채널) 이 상세하게 언급되지만, N-타입 디바이스들이 또한 사용될 수 있다.
도 1 내지 도 13 에 도시된 일 예시적인 프로세스에서, GaN/AlGaN e-모드 HEMT (100) 를 형성하는 프로세스가 도시된다. 다른 실시형태들에서, AlGaN 은 GaN/InAlN e-모드 HEMT 를 형성하기 위해 다른 Ⅲ-Ⅴ 반도체들, 예를 들어, InAlN 으로 대체될 수 있다.
도 1 에는, 버퍼 층 또는 층들 (120) 이 형성되어 있는 기판 (110), 예를 들어, Si, 사파이어, 실리콘 온 다이아몬드 (Silicon on diamond; SOD), 다이아몬드, 실리콘 탄화물 (SiC) 등이 도시된다. 기판 (110) 은 결정 방위 (crystal orientation), 예를 들어, 사파이어의 경우, c-축, 또는 Si 의 경우 <111> 을 가질 수 있으며, 버퍼 층들 (120) 은 예를 들어, GaN/AlN, AlGaN, AlGaN/AlN 등일 수 있다. 버퍼 층들 (120) 은 약 수백 옹스트롬 (angstroms) 내지 약 수천 옹스트롬의 가변 두께들을 가질 수 있으며, 다양한 잘 알려진 에피택셜 성장 기법들에 의해 형성될 수 있다. 버퍼 층들 (120) 위에는, GaN 층 (130) 이 성장될 수 있으며, 또는 다른 실시형태들에서, 버퍼 층들 (120) 의 일부로서 GaN 층 (130) 이 포함될 수 있다. GaN 층 (130) 은 도핑되지 않거나 (고유 (intrinsic)) 또는 N-타입일 수 있으며, 애플리케이션에 따라 약 0.5 미크론 내지 약 2 미크론을 초과하는 두께를 가질 수 있다. 예를 들어, 저전압 RF 전력 애플리케이션들은 고전압 전력 변환 애플리케이션들보다 더 얇은 GaN 층을 이용할 가능성이 가장 클 것이다. GaN 층 (130) 위에는 AlGaN 층 (140) 이 성장될 수 있으며, 약 10% 내지 약 28% 의 Al (약 25% 가 바람직하다) 일 수 있고 도핑되지 않을 수 있다. AlGaN 층 (140) 은 약 150Å 내지 약 300Å(약 250Å이 바람직하다) 의 두께를 가질 수 있다 (AlGaN 층의 두께는 공핍형 (depletion mode) 디바이스들의 핀치-오프 전압 및 채널 전하에 영향을 미칠 수 있다). 이해되는 바와 같이, 상기 층들은 에피택셜 성장, 예를 들어, MOCVD, MBE (molecular beam epitaxy) 등을 포함하는 종래의 방법들에 의해 형성될 수 있다. AlGaN 층 (140) 의 성장에 이어, 디바이스 분리 (device isolation) 를 위한 공지된 기법들 (예를 들어, 임플란트 및 어닐) 이 수행될 수 있다.
도 2 에서, 유전체 스택 (200) 이 그 후 공지된 산화물 및 질화물 증착 기법들, 예를 들어, 저압 화학 기상 증착 (low pressure chemical vapor deposition; LPCVD), 플라즈마 강화 CVD (plasma enhanced CVD; PECVD), ACVD (atmospheric CVD), SACVD (sub-atmospheric CVD), ALD (atomic layer deposition) 등을 이용하여 증착될 수 있다. 산화물들 및 질화물들이 특별히 언급되었지만, 옥시 (oxy)-질화물들, 실리콘이 풍부한 (silicon-rich) 산화물들, 넌-실리콘계(non-silicon based) 산화물들 등과 같은 다른 재료들이 애플리케이션에 따라 적절할 수도 있다. 유전체 스택 (200) 은 하나 이상의 유전체 층들, 예를 들어, 질화물, 산화물, 옥시질화물 등을 함유하는 제 1 유전체 층 (220) 및 고밀화되지 않은 (undensified) 산화물을 함유하는 제 2 유전체 층 (210) 을 포함할 수 있다. 유전체 스택 (200) 은 AlGaN 층 (140) 위에 블랭킷 증착될 수 있다. 유전체 스택 (200) 은 예를 들어 도 3 에 도시한 바와 같이, 소스 콘택 영역 (300), 게이트 콘택 영역 (310) 및 드레인 콘택 영역 (320) 을 정의하는데 이용될 수 있는 콘택 마스크 (미도시) 에 의해 패터닝될 수 있다. 이 프로세스에 대한 이점은, 단일의 마스킹 단계가 게이트 콘택 영역을 소스 콘택 영역 (300) 및 드레인 콘택 영역 (320) 에 대해 자기 정렬시키는데 이용된다는 것이다. 단일의 마스킹 단계를 이용함으로써, 게이트-소스 및 게이트-드레인 간격의 정확한 제어가 얻어질 수 있으며, 이는 드레인 대 소스의 온-저항 (on-resistance) (Rdson) 및 게이트가 소스에 쇼트 (short) 된 드레인 대 소스의 파괴 전압 (breakdown voltage) (BVdss) 변동들을 감소시킬 수 있다. 결과의 구조가 도 3 에 도시되며, 도 3 에서, AlGaN 층 (140) 의 표면을 노출시키기 위해 유전체 스택 (200) 을 제거하도록 3 개의 정의된 영역들 (300, 310, 320) 이 에칭될 수 있다. 플라즈마 에칭, 반응성 이온 에칭 (reactive ion etching; RIE), MERIE (magnetically enhanced RIE), 유도적으로 커플링된 플라즈마 (inductively coupled plasma; ICP), 트랜스포머 커플링된 플라즈마 (transformer coupled plasma; TCP), 습식 에칭, 화학적 기계적 폴리싱 (chemical mechanical polishing; CMP) 등과 같은 에칭 기법들이 이용될 수 있다. 다양한 에칭 기법들이 주어진 재료를 등방성으로 및/또는 이방성으로 에칭하는데 이용될 수 있으며, 주어진 에칭 기법의 선택도가 에칭되는 재료 및 에천트(etchant)들의 화학적 조성에 의존할 수 있다는 것을 이해할 것이다.
도 4 는 선택적인 N+ 임플란트 (400) 중에 이용될 수 있는 선택적인 게이트 보호 마스크 (410) 를 도시한다. 임플란트 후에 게이트 보호 마스크 (410) 를 제거하기 위해 레지스트 스트립(resist strip)이 수행될 수 있으며, N+ 임플란트에서 더욱 드라이빙하기 위해, 질소 분위기 중에 약 1100℃ 내지 약 1300℃ 에서의 어닐이 수행될 수 있다. 도 5 에서, 패터닝된 유전체 스택 (200) 및 AlGaN 층 (140) 의 노출된 부분들 위에 등각으로 유전체 층 (500) (예를 들어, 플라즈마 실리콘 질화물) 이 증착될 수 있다. 질화물은 LPCVD 또는 PECVD 를 이용하여 증착될 수 있다. 도 6 에 도시한 바와 같이, 마스크 (600) 가 형성되어 정의된 게이트 콘택 영역 (310) 을 노출시키는데 이용될 수 있다. 제 1 건식 에칭 (바람직하게는 이방성) 이 정의된 게이트 콘택 영역 (310) 에서 유전체 층 (500) 을 선택적으로 에칭하는데 이용될 수 있다. 제 1 건식 에칭은 AlGaN 및 유전체 스택 (200) 에 대해 선택적일 수 있다. 제 1 건식 에칭에 이어, 층들 (220), AlGaN 층 (140) 및 유전체 층 (500) 에 대해 선택적인, 층 (210) 의 제 2 등방성 에칭이 수행될 수 있다. 제 2 에칭은 또한 유전체 층 (500) 아래의 유전체 층 (210) 의 언더-커팅 (under-cutting) 을 제공하기 위해 더 빠른 속도로 유전체 층 (210) 을 에칭할 수 있다. 예를 들어, HF, BOE (buffered oxide etchant) 배쓰 (bath), 다운스트림 플라즈마 에칭 기법을 이용한 등방성 건식 에칭 등의 다양한 타입의 에칭이 이용될 수 있다. 결과의 구조가 도 7 에 도시되며, 도 7 은, 유전체 층 (220) 으로부터 형성된 대략 직선 측벽들을 갖는 AlGaN 층 (140) 의 노출된 부분, 및 유전체 층 (500) 아래에 언더-커팅을 갖는 유전체 층 (210) 에 형성된 대략 폭이 넓은 보울 형상 영역을 포함하는 게이트 콘택 영역 (310) 을 도시한다.
다음에, 마스킹 층 (600) 이 제거될 수 있으며 웨이퍼 세정이 수행될 수 있다. 세정에 이어, P-타입 AlGaN 의 선택적 에피택셜 성장이 수행될 수 있다. 도 8 및 도 9 에 도시한 바와 같이, P-타입 AlGaN (800) 이 게이트 콘택 영역 (310) 에서 성장된다. 에피택셜 성장은 P-타입 AlGaN (800) 이 이전의 에칭 단계들에 의해 형성된 이용가능한 공간을 실질적으로 채우도록 도시한 바와 같이 측방향 과성장 (lateral overgrowth) 을 포함한다. P-타입 AlGaN (800) 은 게이트 콘택 영역 (310) 에서 (시드 영역으로서 이용될 수 있는) 노출된 AlGaN 층 (140) 으로부터 성장될 수 있다. P-타입 AlGaN (800) 은 게이트 콘택 영역 (310) 으로부터 수직방향 및 측방향으로 동일하게 성장하여, 이전의 에칭들에 의해 남겨진 형상을 형성/채운다. 에피택셜 성장은, 약 0.5nm/sec 내지 약 10nm/sec 의 성장 속도, 및 약 10% 내지 약 25% 의 알루미늄 농도를 얻기 위해 조정된 유량을 갖는, NH3, Cp2Mg, TMGa, TMAl 등으로, 약 1000℃ 내지 약 1150℃ 범위의 온도로 수행될 수 있다. 다른 가스 소스들이 또한 이용될 수 있다.
이해되는 바와 같이, 많은 상이한 형상들이 이전의 에칭 단계들의 타입 및 길이에 따라 AlGaN (800) 에 의해 형성될 수 있으며, 도 8 및 도 9 에 도시된 형상이 한정되는 것으로 의도하지 않는다. 또한, 도시한 바와 같이, P-타입 AlGaN (800) 은 e-모드 HEMT (100) 를 위한 게이트를 형성한다. 또한, 드레인 콘택 영역 (320) 에 더 가깝고 유전체 층 (220) 위에 걸쳐 있는 것으로 보이는 P-타입 AlGaN 게이트 (800) 의 일부는 완성된 e-모드 HEMT (100) 에서 전계판으로서의 역할을 할 수 있다. 전계판들은 e-모드 HEMT 의 소스와 드레인들 주위의 피크 전계를 감소시킬 수 있다.
P-타입 AlGaN (800) 이 성장된 후, 유전체 층 (500) 이 예를 들어 등방성 에칭에 의해 제거되어, 도 10 에 도시된 구조가 될 수 있다. 도 11 에 도시한 바와 같이, 소스 콘택 영역 (300) 에 그리고 드레인 콘택 영역 (320) 에 오믹 (ohmic) 금속 콘택들 (1100, 1110) 이 형성될 수 있다. 오믹 금속 콘택들 (1100, 1110) 은 다양한 금속 층들, 예를 들어, Ti/Al/Ni/Au, Ti/Al 등으로부터 형성될 수 있다. 오믹 금속 콘택들 (1100, 1110) 을 형성하는 일 실시형태에서, 레지스트 마스크가 이용될 수 있으며, 금속 스택이 증착될 수 있고, 레지스트 마스크가 스트립될 수 있고, 증착된 금속 스택의 어닐이 수행될 수 있다. 대안의 실시형태에서, 블랭킷 금속 증착이 수행될 수 있으며, 금속 마스크는 금속 에칭 및 후속의 레지스트 스트립 및 어닐을 위한 가이드로서 이용될 수 있다. 어느 방법이나 도 11 에 도시된 오믹 콘택들을 형성하는데 이용될 수 있다.
유사하게, 다양한 방법들이 P-타입 AlGaN 게이트 (800) 위에 쇼트키 (Schottky) 금속 (1200, 1210) 을 증착시키는데 이용될 수 있다. 일 실시형태에서, 후속의 쇼트키 게이트 금속 증착 (예를 들어, Ni, Au, Pd 등), 레지스트 스트립 및 어닐에 게이트 레지스트 마스크가 이용될 수 있다. 대안으로, 블랭킷 게이트 금속 증착이 수행될 수 있으며, 그 후 게이트 금속 마스크 및 금속 에칭을 이용하여, 게이트 금속 (1200, 1210) 이 형성될 수 있다. 게이트 금속 마스크는 스트립될 수 있으며, 나머지 게이트 금속은 어닐링될 수 있다. 다른 실시형태에서, 게이트 금속 증착 이전에, 선택적인 블랭킷 유전체 증착 및 마스킹 단계들이 이용될 수 있다. 게이트 금속 (1200, 1210) 은 또한 전계판들을 형성하고, 및/또는, P-타입 게이트 (800) 를 위한 이중 스텝(double step) 전계판들로서의 역할을 할 수 있다. 게이트 금속 (1200, 1210) 은 또한 전계판들의 효과를 강화하기 위해 다양한 상이한 형상들로 형성될 수 있다.
마지막으로, 도 13 에 도시한 바와 같이, 전극 금속 (1300) 이 금속 층들 사이(금속 유전체 사이, 미도시)의 선택적인 유전체 분리 후에, 상호접속 금속 (1300) 을 형성하기 위해 증착되어 에칭 (또는 에칭되어 증착) 될 수 있다. 실시형태들에서, 상호접속 금속 (1300) 은 소스 콘택 영역 (300) 으로부터 게이트 콘택 영역 (310) 까지 오버행(overhang) (미도시) 을 형성할 수 있다. 이 오버행 영역은 또한 전계판 (예를 들어, 소스 접속된 전계판) 으로서의 역할을 할 수 있다. 추가적인 단계들은 반도체 제조 기술에 잘 알려져 있는 바와 같이 패시베이션 프로세스(passivation process)들, 패드 마스킹 및 에칭, 최상부 금속 상호접속, 및 최종 합금 (final alloying) 을 포함할 수 있다.
상기 논의된 바와 같이 그리고 알 수 있는 바와 같이, AlGaN 은 InAlN, 또는 2 원 Ⅲ-Ⅴ 반도체들 및 3 원 Ⅲ-Ⅴ 반도체들을 포함하는 다양한 다른 Ⅲ-Ⅴ 반도체들로 대체될 수 있으며, 예를 들어, 현재 교시된 실시형태들은 GaN/InAlN/P-타입 InAlN HEMT들을 포함할 수 있다.
도 14 는 캡층 (1400) 및 헤테로구조에 초점을 맞춘 도면을 도시한다. 도 15 내지 도 23 은 도 1 내지 도 13 을 참조하여 논의된 AlGaN/GaN 헤테로구조 위에 GaN 캡층 (1400) 을 포함하는 e-모드 HEMT (1500) 의 또 다른 현재 교시된 실시형태를 도시한다. 또한, 버퍼 층들 (120) 과 상기 논의한 바와 같이 버퍼 층들 (120) 의 일부일 수 있는 GaN 층 (130) 사이에 AlGaN 층 (1410) 이 포함된다.
도 14 는 AlGaN 층 (1410), GaN 층 (130), AlGaN 층 (140) 및 GaN 층의 캡층 (1400) 을 포함하는 이중 이차원 전자 가스 (two dimensional electron gas; 2DEG) 구조를 도시한다. AlGaN 층 (1410) 은 약 1% 내지 약 6% 의 낮은 Al 함유량을 가질 수 있다. AlGaN 층 (140) 은 약 20% 내지 약 27% 의 Al 을 가질 수 있다. 도 15 에 도시한 바와 같이, 이 구조는 버퍼 층들 (120) 위에 형성될 수 있는데, 버퍼 층들 (120) 은 상기 논의한 바와 같이 기판 (110) 위에 형성될 수 있다. 상기 논의된 방법과 유사하게, 다양한 반도체 층들 (1410, 130, 140 및 1400) 은 예를 들어, MOCVD, MBE 등을 이용하여 에피택셜 층들로서 성장될 수 있다.
이중 2DEG 구조의 성장에 이어, 유전체 스택 (200) 이 증착에 의해 형성될 수 있다. 상기 논의한 바와 같이, 유전체 스택 (200) 은 하나 이상의 유전체 층들, 예를 들어, 질화물, 산화물, 옥시질화물 등을 함유하는 제 1 유전체 층 (220), 및 고밀화되지 않은 산화물을 함유하는 제 2 유전체 층 (210) 을 포함할 수 있다. 유전체 스택 (200) 은 GaN 층 (1400) 위에 블랭킷 증착될 수 있다. 도 17 에 도시한 바와 같이, 유전체 스택 (200) 은 예를 들어, 소스 콘택 영역 (300), 게이트 콘택 영역 (310) 및 드레인 콘택 영역 (320) 을 정의하는 콘택 마스크 (1700) 에 의해 패터닝될 수 있다. 이 프로세스에 대한 이점은, 단일의 마스킹 단계가 게이트 콘택 영역을 소스 콘택 영역 (300) 및 드레인 콘택 영역 (320) 에 대해 자기 정렬시키는데 이용된다는 것이다. 3 개의 정의된 영역들은 GaN 층 (1400) 의 표면을 노출시키기 위해 유전체 스택 (200) 을 제거하도록 에칭될 수 있다. 플라즈마 에칭, 반응성 이온 에칭 (RIE), MERIE (magnetically enhanced RIE), 유도적으로 커플링된 플라즈마 (ICP), TCP (transformer coupled plasma), 습식 에칭, CMP (chemical mechanical polishing) 등과 같은 에칭 기법들이 이용될 수 있다.
유전체 스택 (200) 에칭에 이어, 동일한 콘택 마스크 (1700) 가 소스 콘택 영역 (300), 게이트 콘택 영역 (310) 및 드레인 콘택 영역 (320) 에서 AlGaN 층 (140) 을 노출시키기 위해 GaN 층 (1400) 을 더욱 에칭하도록 이용될 수 있다. GaN 층 (1400) 에칭은 유도적으로 커플링된 플라즈마 (ICP) 를 이용한 이방성 건식 에칭 또는 다른 건식 에칭 기법, 및/또는 AlGaN 층 (140) 및 유전체 스택 (200) 에 대해 선택적인 다양한 광-강화 에칭 기법들, 예를 들어, 광화학 습식 에칭일 수 있다.
도 19 에서, 유전체 층 (500) (예를 들어, 플라즈마 실리콘 질화물) 이 패터닝된 유전체 스택 (200) 및 AlGaN 층 (140) 의 노출된 부분들 위에 등각으로 증착될 수 있다. 질화물이 LPCVD 또는 PECVD 를 이용하여 증착될 수 있다. 도 20 에 도시한 바와 같이, 마스크 (2000) 가 정의된 게이트 콘택 영역 (310) 을 노출시키기 위해 형성될 수 있다. 제 1 건식 에칭 (바람직하게는 이방성이지만, 일부 측방향 에칭이 또한 허용가능할 수 있다) 이 정의된 게이트 콘택 영역 (310) 에서 유전체 층 (500) 을 선택적으로 에칭하는데 이용될 수 있다. 제 1 건식 에칭은 AlGaN, GaN 층 (1400), 및 유전체 스택 (200) 에 대해 선택적일 수 있다. 제 1 건식 에칭에 이어, 유전체 층 (220), GaN 층 (1400), AlGaN 층 (140) 및 유전체 층 (500) 에 대해 선택적인 제 2 에칭이 수행될 수 있다. 다양한 타입의 등방성 에칭, 예를 들어, HF, 버퍼링된 산화물 에천트 (BOE) 배쓰, 다운스트림 플라즈마 에칭 기법을 이용한 등방성 건식 에칭 등이 이용될 수 있다. 결과의 구조가 도 22 에 도시되며, 도 22 는 GaN 층 (1400) 및 유전체 층 (220) 으로부터 형성된 대략 직선 측벽들을 갖는 AlGaN 층 (140) 의 노출된 부분, 및 유전체 층 (500) 아래에 언더-커팅을 갖는 유전체 층 (210) 에 형성된 대략 폭이 넓은 보울 형상 영역을 포함하는 게이트 콘택 영역 (310) 을 도시한다.
다음에, 마스킹 층 (2000) 이 제거될 수 있으며, 웨이퍼 세정이 수행될 수 있다. 세정에 이어, P-타입 AlGaN 의 GaN 선택적 에피택셜 성장이 수행될 수 있다. 도 23 에 도시한 바와 같이, P-타입 AlGaN (800) 이 게이트 콘택 영역 (310) 에서 성장될 수 있다. 에피택셜 성장은 P-타입 AlGaN (800) 이 이전의 에칭 단계들에 의해 형성된 이용가능한 공간을 실질적으로 채우도록 도시한 바와 같이 측방향 과성장을 포함한다. P-타입 AlGaN (800) 은 게이트 콘택 영역 (310) 에서 (시드 영역으로서 이용될 수 있는) 노출된 AlGaN 층 (140) 으로부터 성장될 수 있다. P-타입 AlGaN (800) 은 게이트 콘택 영역 (310) 으로부터 수직방향 및 측방향으로 동일하게 성장하여, 이전의 에칭들에 의해 남겨진 형상을 형성/채운다. e-모드 HEMT (1500) 는 전자 형성, 패시베이션, 패드 형성 등을 포함하지만 이에 한정되지 않는, 상기 논의한 바와 같이 추가 프로세싱될 수 있다.
도 24 내지 도 32 는 AlN 반도체 층 (2410) 을 포함하는 e-모드 HEMT (2400) 의 다른 실시형태를 도시한다. e-모드 HEMT (2400) 는 상기 논의된 것과 유사한 프로세스들에 의해 제조된다.
도 24 에서, 버퍼 층 또는 층들 (120) 이 형성될 수 있는 기판 (110), 예를 들어, Si, 사파이어, 실리콘 온 다이아몬드 (SOD), 다이아몬드, SiC 등이 도시된다. 기판 (110) 은 결정 방위, 예를 들어, 사파이어의 경우 c-축, Si 의 경우 <111> 을 가질 수 있다. 버퍼 층들 (120) 은 예를 들어, GaN/AlN, AlGaN, AlGaN/AlN 등일 수 있다. 버퍼 층들 (120) 위에는, GaN 층 (130) 이 도시된다. GaN 층 (130) 은 도핑되지 않을 수 있다. GaN 층 (130) 위에는 AlGaN (140) 이 형성될 수 있는데, 이는 약 10% 내지 약 28% 의 Al 일 수 있고 도핑되지 않을 수 있다. AlGaN 층 (140) 위에는, AlN 층 (2410) 이 형성될 수 있다. AlN 층 (2410) 은 품질 및 결정 계면을 제어하기 위해 인-시츄 (in-situ) 성장될 수 있다. 인-시츄 AlN 증착 이전의 표면 사전-처리 (pre-treatment) 가 또한 적절한 구조를 가진 AlN 층을 획득하기 위하여 수행될 수 있다. 사전-처리는 (예를 들어, 표면을 예를 들어 500℃ 를 초과하는 높은 온도에서 암모니아에 노출시킴으로써) 노출된 표면의 질화 반응 (nitridation) 을 포함할 수 있다. AlN 층 (2410) 은 또한 디바이스 층들을 보호할 수 있다. AlGaN 층 (140) 의 성장에 이어, 디바이스 분리를 위한 공지된 기법들 (예를 들어, 임플란트 및 어닐) 이 수행될 수 있다.
도 25 는 AlN 층 (2410) 위에 증착된 유전체 스택 (200) 을 도시한다. 유전체 스택 (200) 은 하나 이상의 유전체 층들일 수 있다. 도시된 실시형태에서, 단일 층의 고밀화되지 않은 산화물이 이용된다. 유전체 스택 (200) 은 AlN 층 (2410) 위에 블랭킷 증착될 수 있다. 도 26 에 도시한 바와 같이, 유전체 스택 (200) 은 예를 들어, 소스 콘택 영역 (300), 게이트 콘택 영역 (310) 및 드레인 콘택 영역 (320) 을 정의하는데 이용될 수 있는 콘택 마스크 (미도시) 에 의해 패터닝될 수 있다. 이 프로세스에 대한 이점은, 단일의 마스킹 단계가 게이트 콘택 영역을 소스 콘택 영역 (300) 및 드레인 콘택 영역 (320) 에 대해 자기 정렬시키는데 이용된다는 것이다. 결과의 구조는 도 26 에 도시되며, 도 26 에서, 3 개의 정의된 영역들은 AlN 층 (2410) 의 표면을 노출시키기 위해 유전체 스택 (200) 을 제거하도록 에칭될 수 있다.
도 27 에서, 에칭된 유전체 스택 (200) 은 AlGaN 층 (140) 을 노출시키기 위해 소스 콘택 영역, 게이트 콘택 영역 및 드레인 콘택 영역에서 AlN 층 (2410) 을 에칭하기 위한 마스킹 층으로서 이용된다. AlN 층 (2410) 에칭은 AlGaN 층 (140) 및 유전체 스택 (200) 에 대해 선택적 에칭일 수 있다. 이 단계, 이를 테면, ICP 건식 에칭 또는 광 강화 화학 에칭 기법들을 위해 수산화칼륨 (KOH) 및 유사한 에천트들이 이용될 수 있다.
도 28 은 게이트 콘택 영역 (310) 을 보호하기 위해 선택적인 N+ 임플란트 (미도시) 프로세스가 이용할 수 있는 선택적인 게이트 보호 마스크 (2800) 를 도시한다. 게이트 보호 마스크 (2800) 를 제거하기 위해 레지스트 스트립이 수행될 수 있으며, N+ 임플란트에서 더욱 드라이빙하기 위해 질소 분위기 중에 약 1100℃ 내지 약 1300℃ 에서의 어닐이 수행될 수 있다. 도 29 에서, 패터닝된 유전체 스택 (200) 및 AlGaN 층 (140) 의 노출된 부분들 위에 등각으로 유전체 (500) (예를 들어, 플라즈마 실리콘 질화물) 가 증착될 수 있다. 질화물은 LPCVD 를 이용하여 증착될 수 있다. 도 30 에 도시한 바와 같이, 추가 에칭을 위해 정의된 게이트 콘택 영역 (310) 을 노출시키는데 레지스트 마스크 (3000) 가 이용될 수 있다. 제 1 건식 에칭이 정의된 게이트 콘택 영역 (310) 에서 유전체 층 (500) 을 선택적으로 에칭하는데 이용될 수 있다. 제 1 건식 에칭은 AlGaN, AlN 및 유전체 스택 (200) 에 대해 선택적일 수 있다. 제 1 건식 에칭에 이어, 유전체 층 (500), AlN 층 (2410) 및 AlGaN 층 (140) 에 대해 선택적인 제 2 에칭이 수행될 수 있다. 결과의 구조가 도 31 에 도시되며, 도 31 은 AlN 층 (2410) 으로부터 형성된 대략 직선 측벽들을 갖는 AlGaN 층 (140) 의 노출된 부분, 및 유전체 층 (500) 아래에 언더-커팅을 갖는 유전체 스택 (200) 에 형성된 대략 폭이 넓은 보울 형상 영역을 포함하는 게이트 콘택 영역 (310) 을 도시한다.
다음에, 마스킹 층 (3000) 이 제거될 수 있으며, 웨이퍼 세정이 수행될 수 있다. 세정에 이어, P-타입 AlGaN 의 선택적 에피택셜 성장이 수행될 수 있다. 도 32 에 도시한 바와 같이, P-타입 AlGaN (3200) 은 게이트 콘택 영역 (310) 에서 성장될 수 있다. 에피택셜 성장은 P-타입 AlGaN (3200) 이 이전의 에칭 단계들에 의해 형성된 이용가능한 공간을 실질적으로 채우도록 도시한 바와 같이 측방향 과성장을 포함할 수 있다. P-타입 AlGaN (3200) 은 게이트 콘택 영역 (310) 에서 (시드 영역으로서 이용될 수 있는) 노출된 AlGaN 층 (140) 으로부터 성장될 수 있다. P-타입 AlGaN (3200) 은 게이트 콘택 영역 (310) 으로부터 수직방향 및 측방향으로 동일하게 성장하여, 이전의 에칭들에 의해 남겨진 형상을 형성/채울 수 있다.
이해되는 바와 같이, 이전의 에칭 단계들의 타입 및 길이에 따라 많은 상이한 형상들이 AlGaN (3200) 에 의해 형성될 수 있으며, 도 32 에 도시된 형상이 한정되는 것으로 의도하지 않는다. 또한, 도시한 바와 같이, P-타입 AlGaN (3200) 은 e-모드 HEMT (2400) 를 위한 게이트를 형성한다. 또한, 드레인 콘택 영역 (320) 에 더 가깝고 유전체 스택 (200) 위에 걸쳐 있는 것으로 보이는 P-타입 AlGaN 게이트 (3200) 의 일부가 완성된 e-모드 HEMT (2400) 에서 전계판으로서의 역할을 할 수 있다. 전계판들은 e-모드 HEMT 의 소스와 드레인들 주위의 피크 전계들을 감소시킬 수 있다.
다음의 단계들이 예시되어 있지 않지만, 그 다음의 단계들은 도 10 내지 도 13 을 참조하여 상기 설명된 단계들과 유사하다. P-타입 AlGaN (3200) 이 성장된 후에, 유전체 (500) 는 예를 들어, 등방성 에칭에 의해 제거될 수 있다. 다음에, 오믹 금속 콘택들이 소스 콘택 영역 (300) 에, 그리고 드레인 콘택 영역 (320) 에 형성될 수 있다. 오믹 금속 콘택들은 다양한 금속 층들, 예를 들어, Ti/Al/Ni/Au, Ti/Al 등으로부터 형성될 수 있다. 오믹 금속 콘택들을 형성하는 일 실시형태에서, 레지스트 마스크가 이용될 수 있으며, 금속 스택이 증착될 수 있고, 레지스트 마스크가 스트립될 수 있고, 증착된 금속 스택의 어닐이 수행될 수 있다. 대안의 실시형태에서, 블랭킷 금속 증착이 수행될 수 있으며, 금속 마스크는 금속 에칭, 및 후속의 레지스트 스트립 및 어닐을 위한 가이드로서 이용될 수 있다. 어느 방법이나 오믹 콘택들을 형성하는데 이용될 수 있다.
유사하게, 다양한 방법들이 P-타입 AlGaN 게이트 (3200) 위에 쇼트키 게이트 금속을 증착하는데 이용될 수 있다. 일 실시형태에서, 후속의 게이트 금속 증착 (예를 들어, Ni, Au, Pd 등), 레지스트 스트립 및 어닐에 게이트 레지스트 마스크가 이용될 수 있다. 대안으로, 블랭킷 게이트 금속 증착이 수행된 후, 게이트 금속 마스크 및 금속 에칭을 이용하여, 게이트 금속이 패터닝될 수 있다. 게이트 금속 마스크는 스트립될 수 있으며 나머지 쇼트키 금속은 어닐링될 수 있다. 다른 실시형태에서, 쇼트키 게이트 금속 증착 이전에 선택적인 블랭킷 유전체 증착 및 마스킹 단계들이 이용될 수 있다. 게이트 금속은 또한 전계판들을 형성할 수 있고, 및/또는, P-타입 게이트 (3200) 를 위한 이중 스텝 전계판들로서의 역할을 할 수 있다. 게이트 금속은 또한 전계판들의 효과를 강화하기 위해 다양한 상이한 형상들로 형성될 수 있다.
마지막으로, 전극 금속이 증착되어 상호접속 금속을 형성하기 위해 에칭 (또는 에칭되어 증착) 될 수 있다. 실시형태들에서, 상호접속 금속은 소스 콘택 영역 (300) 으로부터 게이트 콘택 영역 (310) 까지 오버행을 형성할 수 있다. 이 오버행 영역은 또한 전계판으로서의 역할을 할 수 있다. 추가적인 단계들은 반도체 제조 기술에 잘 알려져 있는 바와 같이, 패시베이션 프로세스들, 패드 마스킹 및 에칭, 최상부 금속 상호접속, 및 최종 합금을 포함할 수 있다.
e-모드 HEMT (2400) 의 대안의 실시형태들에서, AlN 층 (2410) 에칭에 이어, 리세스가 도 33 에 도시한 바와 같이 리세스된 P-게이트 구조를 형성하기 위해 AlGaN 으로 에칭될 수 있다. 이 리세스 에칭은 애플리케이션을 위해 요구된 디바이스 특성들에 따라, 통상적으로 AlGaN 두께의 일부 (약 5% 내지 약 75%) 의 깊이까지 수행될 수 있으며, 또한 상기 논의된 프로세스들에서 수행될 수 있다. 추가적인 리세스 에칭들이 또한 소스 콘택 영역 및 드레인 콘택 영역에서 수행될 수 있다. 도 34 는 결과의 AlGaN P-게이트 (3200) 구조를 도시한다.
도 35 내지 도 41 에 도시된 다른 실시형태에서, AlN 은 AlGaN 층 위의 얇은 캡층으로서 이용된다. 도 35 는 도 24 의 구조와 유사한 구조를 도시하지만, AlN 층 (2410) 은 약 5Å 내지 약 100Å 바람직하게는 약 10Å 내지 약 20Å의 범위에 있다.
도시된 실시형태에서, 유전체 스택 (200) 은 그 후 공지된 산화물 및 질화물 증착 기법들을 이용하여 증착될 수 있다. 유전체 스택 (200) 은 하나 이상의 유전체 층들, 예를 들어, 질화물, 산화물, 옥시질화물 등을 함유하는 제 1 유전체 층 (220), 및 고밀화되지 않은 산화물을 함유하는 제 2 유전체 층 (210) 을 포함할 수 있다. 유전체 스택 (200) 은 AlGaN 층 (140) 위에 블랭킷 증착될 수 있다. 유전체 스택 (200) 은 예를 들어 소스 콘택 영역 (300), 게이트 콘택 영역 (310) 및 드레인 콘택 영역 (320) 을 정의하는데 이용될 수 있는 콘택 마스크 (미도시) 에 의해 패터닝될 수 있다. 이 프로세스에 대한 이점은 단일의 마스킹 단계가 게이트 콘택 영역을 소스 콘택 영역 (300) 및 드레인 콘택 영역 (320) 에 대해 자기 정렬시키는데 이용된다는 것이다. 단일의 마스킹 단계를 이용함으로써, 게이트-소스 및 게이트-드레인 간격의 정확한 제어가 얻어질 수 있다. 결과의 구조가 도 37 에 도시되며, 도 37 에서, 3 개의 정의된 영역들 (300, 310, 320) 이 AlN 층 (2410) 의 표면을 노출시키기 위해 유전체 스택 (200) 을 제거하도록 에칭될 수 있다.
도 38 은 선택적인 게이트 보호 마스크 (3800) 를 도시한다. 선택적인 N+ 임플란트 (400) 가 게이트 보호 마스크 (3800) 를 이용하여 수행될 수 있다. 레지스트 스트립이 게이트 보호 마스크 (3800) 를 제거하기 위해 수행될 수 있으며, N+ 임플란트에서 더욱 드라이빙하기 위해 질소 분위기 중에 약 1100℃ 내지 약 1300℃ 에서의 어닐이 수행될 수 있다. 도 39 에서, 유전체 층 (500) (예를 들어, 플라즈마 실리콘 질화물) 은 패터닝된 유전체 스택 (200) 및 AlN 층 (2410) 의 노출된 부분들 위에 등각으로 증착될 수 있다. 유전체 층 (500) 은 LPCVD 를 이용하여 증착될 수 있다. 도 40 에 도시한 바와 같이, 마스크 (4000) 는 정의된 게이트 콘택 영역 (310) 을 노출시키기 위해 형성될 수 있다. 제 1 건식 에칭이 정의된 게이트 콘택 영역 (310) 에서 유전체 층 (500) 을 선택적으로 에칭하기 위해 이용될 수 있다. 제 1 건식 에칭은 AlN 및 유전체 스택 (200) 에 대해 선택적일 수 있다. 제 1 건식 에칭에 이어, 유전체 층 (220) 및 유전체 층 (500) 에 대해 선택적인 제 2 에칭이 수행될 수 있다 (이 실시형태에서는 유전체 층 (500) 의 어떤 언더-컷도 도시되지 않는다). 제 2 에칭은 또한 얇은 AlN 층 (2410) 을 얇아지게 할 수 있다. 결과의 구조가 도 41 에 도시되며, 도 41 은 유전체 층 (220) 으로부터 형성된 대략 직선 측벽을 갖는 얇아진 AlN 층 (2410) 의 노출된 부분, 및 유전체 층 (500) 아래에 언더 커팅을 갖지 않는 유전체 층 (210) 에 형성된 대략 폭이 넓은 보울 형상 영역을 포함하는 게이트 콘택 영역 (310) 을 도시한다.
레지스트 스트립 (미도시) 에 이어, 얇아진 AlN 층 (2410) 은 노출된 게이트 콘택 영역에서 Al2O3 절연체 (4100) 를 생성하기 위해 산화된다. 산화는 RTA (rapid temperature anneal), 다른 열 프로세스들 및/또는 플라즈마 강화 프로세스들에 의해 수행될 수 있다. 어떤 특정 이론도 입증되어 있지 않지만, Al2O3 절연체 (4100) 의 형성이 금속배선과 AlGaN 층 (140) 사이의 점착을 강화시킨다고 신뢰되고 있다.
이전에 설명된 프로세스들 및 결과의 구조들이 단일의 마스크 단계를 이용하여 상이한 패턴들, 폭들 및/또는 재료들을 갖는 다양한 반도체 디바이스 피쳐들을 형성하기 위해 변형될 수 있다는 것이 당업자에게 명백할 것이다. 예시적인 방법들 및 결과의 구조들이 이하 설명된다.
본 교시 사항들의 넓은 범위를 기술하는 수치 범위 및 파라미터는 근사치임에도 불구하고, 특정 예에 기술된 수치값은 가능한 정확하게 보고된다. 그러나, 임의의 수치값은 각각의 테스팅 측정 시에 발견된 표준 편차로부터 반드시 발생하는 소정 에러를 내재적으로 포함한다. 또한, 본원에 개시된 모든 범위는 본원에 포함된 임의의 및 모든 서브 범위들을 포함하는 것으로 이해될 것이다. 예를 들어, "10 미만 (less than 10)" 의 범위는 최소값 0 과 최대값 10 사이 (및 포함) 임의의 및 모든 서브 범위들, 즉 0 이상의 최소값 및 10 이하, 예를 들어, 1 내지 5 의 최대값을 갖는 임의의 및 모든 서브 범위들을 포함할 수 있다. 소정의 경우에, 파라미터에 대해 언급한 것처럼 수치값은 음의 값들을 채용한다. 이 경우에, "10 미만" 으로 나타내진 범위의 값 예는 음의 값, 예를 들어, -1, -2, -3, -10, -20, -30 등을 가정할 수 있다.
본 교시 사항들이 하나 이상의 구현예들과 관련하여 예시되어 있지만, 변경 및/또는 변형이 첨부된 특허청구범위의 사상 및 범위로부터 벗어남 없이 예시된 예들에 대해 행해질 수 있다. 또한, 본 개시물의 특정 특징이 여러 구현들 중 단지 하나의 구현과 관련하여 설명되어 있을 수도 있지만, 이러한 특징은 임의의 주어진 또는 특정 기능에 대해 요망되고 바람직할 수도 있는 다른 구현들의 하나 이상의 다른 특징들과 결합될 수도 있다. 또한, 용어들 "포함하는 (comprising)", "포함하다 (comprises)", "갖는 (having)", "갖다 (has)", "가진 (with)" 또는 이들의 변경이 상세한 설명과 특허청구범위 중 어느 하나에서 이용되는 경우이면, 이러한 용어들은 용어 "포함하는" 과 유사한 방식으로 포함하는 것으로 의도된다. 용어 "적어도 하나 (at least one of)" 는 열거된 아이템들 중 하나 이상이 선택될 수 있다는 것을 의미하기 위해 사용된다. 본원에 사용한 바와 같이, 예를 들어 A 및 B 또는 A 및/또는 B 와 같은 아이템들의 열거에 대하여 용어 "하나 이상 (one or more of)" 은 A 단독, B 단독 또는 A 와 B 를 의미한다. 용어 "적어도 하나" 는 열거된 아이템들 중 하나 이상이 선택될 수 있는 것을 의미하기 위해 사용된다. 또한, 본원의 설명 및 특허청구범위에서, 2 개의 재료에 대하여 사용된 용어 "on" 은 재료들 간의 적어도 약간의 접촉을 의미하지만, "over" 는 재료들이 근접해 있지만, 가능하다면 접촉이 가능하지만 요구되지 않도록 하나 이상의 추가적인 개재물들을 갖는다는 것을 의미한다. "on" 도 "over" 도 본원에 사용한 바와 같이 임의의 방향성을 의미하지 않는다. 용어 "등각 (conformal)" 은 언더라잉 재료의 각도가 등각 재료에 의해 보존되는 코팅물을 설명한다. 용어 "약 (about)" 은 변경이 프로세스 또는 구조의 예시된 실시형태와의 비일치를 초래하지 초래하지 않는 한, 열거된 값이 약간 변경될 수도 있다는 것을 나타낸다. 마지막으로, "예시적인" 은 설명이 이상적인 것을 의미하기보다는 일 예로서 이용된다는 것을 나타낸다. 본 교시 사항들의 다른 실시형태는 본원에 개시된 방법들 및 구조들의 명세서 및 실시의 고려로부터 당업자에게 명백할 것이다. 명세서 및 실시예들은 단지 예시로서 간주되며 본 교시 사항들의 참된 범위 및 사상이 다음의 특허청구범위에 의해 나타내진다.
본 출원에 사용한 바와 같이 상대 위치의 용어는 웨이퍼 또는 기판의 배향에 관계없이, 웨이퍼 또는 기판의 종래의 평면 또는 작업면과 평행인 평면에 기초하여 정의된다. 본 출원에 사용한 바와 같이 용어 "수평방향 (horizontal)" 또는 "측방향 (lateral)" 은 웨이퍼 또는 기판의 배향에 관계없이 웨이퍼 또는 기판의 종래의 평면 또는 작업면과 평행인 평면으로서 정의된다. 용어 "수직방향 (vertical)" 은 수평에 수직인 방향을 나타낸다. "on", "side" ("sidewall" 과 같음), "higher", "lower", "over", "top" 및 "under" 와 같은 용어들은 웨이퍼 또는 기판의 배향에 관계없이, 웨이퍼 또는 기판의 최상면인 종래의 평면 또는 작업면에 대하여 정의된다.
Claims (44)
- 인헨스드 모드 (enhanced mode) (e-모드) 고전자 이동도 트랜지스터 (high electron mobility transistor; HEMT) 를 제조하는 방법으로서,
기판의 표면 위에 제 1 화합물 반도체 층을 형성하는 단계;
상기 기판 표면에 대향하는 상기 제 1 화합물 반도체 층의 표면 위에 제 2 화합물 반도체 층을 형성하는 단계;
상기 제 1 화합물 반도체의 상기 표면에 대향하는 상기 제 2 화합물 반도체 층의 표면 위에 제 1 유전체를 형성하는 단계;
상기 제 2 화합물 반도체 층의 부분들을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계;
상기 제 1 유전체 및 상기 제 2 화합물 반도체 층의 상기 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계;
상기 게이트 영역을 노출시키기 위해 상기 제 2 유전체를 에칭하는 단계;
에칭된 영역을 형성하기 위해 상기 게이트 콘택 영역에서 노출된 상기 제 1 유전체를 등방성 에칭하는 단계; 및
에칭된 게이트 콘택 영역을 채우고 상기 제 1 유전체의 상기 에칭된 영역의 적어도 일부를 커버(cover)하기 위해 상기 노출된 게이트 콘택 영역 상에 에피택셜 P-타입 제 2 화합물 반도체를 성장시키는 단계를 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 게이트 콘택 영역을 정의하기 위해 상기 제 2 유전체를 마스킹하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 2에 있어서,
상기 마스킹하는 단계는 전계판 영역을 더 정의하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 2 유전체를 에칭하는 단계는 집적된 전계판 영역의 측방향 연장부를 더 정의하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 에칭된 제 1 유전체 영역을 채우고 상기 제 2 유전체의 적어도 일부를 커버하기 위해 상기 에피택셜 P-타입 제 2 화합물 반도체를 성장시키는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 소스 콘택 영역 위에 오믹 (ohmic) 소스 콘택을 형성하는 단계;
상기 드레인 콘택 영역 위에 오믹 드레인 콘택을 형성하는 단계; 및
상기 에피택셜 P-타입 제 2 화합물 반도체의 적어도 일부 위에 쇼트키 (Schottky) 금속을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 6에 있어서,
상기 형성된 오믹 소스 콘택은 전계판을 더 형성하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 6에 있어서,
상기 형성된 쇼트키 금속은 전계판을 더 형성하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 게이트 콘택 영역을 노출시키기 위해 상기 제 2 유전체를 에칭하는 단계는,
상기 제 2 화합물 반도체 층의 적어도 일부를 관통하여 상기 게이트 콘택 영역의 적어도 일부를 리세스 에칭하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 1 화합물 반도체는 GaN 을 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 기판은 실리콘, 사파이어, 실리콘 탄화물, 인듐 인화물, 다이아몬드, 실리콘 온 다이아몬드 (silicon on diamond) 및 사파이어 온 다이아몬드 (sapphire on diamond) 로부터 선택되는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 기판의 상기 표면과 상기 제 1 화합물 반도체 층 사이에 AlGaN 층을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 2 화합물 반도체 층은 AlGaN, GaN, InP 및 InAlN 중 적어도 하나를 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 2 화합물 반도체 층을 형성하는 단계는,
적어도 2 개의 상이한 화합물 반도체 층들을 포함하는 화합물 반도체 스택을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 14에 있어서,
상기 반도체 스택은 AlGaN 층 및 AlN 층을 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 1 유전체는 유전체 층들의 스택을 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 2 유전체를 형성하는 단계는,
상기 제 2 유전체 층으로서 플라즈마 질화물을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 1 유전체 층과 상기 제 2 화합물 반도체 층 사이에 캡층을 형성하는 단계를 더 포함하며,
상기 캡층은 GaN 층을 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 1에 있어서,
상기 제 1 유전체를 형성하는 단계는,
다수의 유전체 층들을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 18에 있어서,
상기 기판과 상기 제 1 화합물 층 사이에 AlGaN 층을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 인헨스드 모드 (e-모드) 고전자 이동도 트랜지스터 (HEMT) 를 제조하는 방법으로서,
기판의 표면 위에 GaN 층을 형성하는 단계;
상기 기판 표면에 대향하는 상기 GaN 층의 표면 위에 Ⅲ-Ⅴ 반도체 층을 형성하는 단계;
상기 Ⅲ-Ⅴ 반도체 층과 제 1 유전체 사이에 AlN 반도체 층을 형성하는 단계;
상기 Ⅲ-Ⅴ 반도체 층의 표면에 대향하는 상기 AlN 반도체 층의 표면 위에 상기 제 1 유전체를 형성하는 단계;
상기 AlN 반도체 층을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계;
상기 제 1 유전체 및 상기 AlN 반도체 층의 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계;
상기 정의된 게이트 콘택 영역에서 AlN 을 노출시키기 위해 상기 제 2 유전체를 에칭하는 단계; 및
에칭된 게이트 콘택 영역을 채우고 에칭된 제 1 유전체 영역의 적어도 일부를 커버하기 위해 상기 노출된 게이트 콘택 영역 위에 에피택셜 P-타입 Ⅲ-Ⅴ 반도체를 성장시키는 단계를 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
얇은 알루미늄 산화물 층을 형성하기 위해 상기 정의된 게이트 콘택 영역에서 상기 노출된 AlN 을 산화시키는 단계; 및
상기 정의된 게이트 영역을 채우기 위해 상기 정의된 게이트 콘택 영역에서 상기 얇은 알루미늄 산화물 층 상에 에피택셜 P-타입 Ⅲ-Ⅴ 반도체를 성장시키는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 22에 있어서,
상기 노출된 AlN 을 산화시키는 단계는,
5Å 내지 120Å의 얇은 산화 층을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 22에 있어서,
상기 얇은 산화 층은 10Å 내지 20Å인, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 노출된 AlN 을 산화시키는 단계는,
열 산화, 급속 열 어닐, 및 플라즈마 강화 산화로 이루어진 그룹으로부터 선택된 산화 프로세스를 적용하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 제 2 유전체의 적어도 일부를 관통하여 상기 에피택셜 P-타입 Ⅲ-Ⅴ 반도체를 성장시키는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 게이트 콘택 영역을 정의하기 위해 상기 제 2 유전체를 마스킹하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 27에 있어서,
상기 마스킹하는 단계는 전계판 영역을 더 정의하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 제 2 유전체를 에칭하는 단계는 집적된 전계판 영역의 측방향 연장부를 더 정의하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 에칭된 제 1 유전체 영역을 채우고 상기 제 2 유전체의 적어도 일부를 커버하기 위해 상기 에피택셜 P-타입 Ⅲ-Ⅴ 반도체를 성장시키는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 소스 콘택 영역 위에 오믹 소스 콘택을 형성하는 단계;
상기 드레인 콘택 영역 위에 오믹 드레인 콘택을 형성하는 단계; 및
상기 에피택셜 P-타입 Ⅲ-Ⅴ 반도체의 적어도 일부 위에 쇼트키 금속을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 31에 있어서,
상기 형성된 오믹 소스 콘택은 전계판을 더 형성하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 31에 있어서,
상기 형성된 쇼트키 금속은 전계판을 더 형성하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 게이트 콘택 영역을 노출시키기 위해 상기 제 2 유전체를 에칭하는 단계는,
상기 Ⅲ-Ⅴ 반도체 층의 적어도 일부를 관통하여 상기 게이트 콘택 영역의 적어도 일부를 리세스 에칭하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 기판은 실리콘, 사파이어, 실리콘 탄화물, 다이아몬드, 실리콘 온 다이아몬드 및 사파이어 온 다이아몬드로부터 선택되는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 기판의 상기 표면과 상기 GaN 층 사이에 AlGaN 층을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 Ⅲ-Ⅴ 반도체 층은 AlGaN, GaN 및 InAlN 중 적어도 하나를 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 제 1 유전체는 유전체 층들의 스택을 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 제 2 유전체를 형성하는 단계는,
상기 제 2 유전체 층으로서 플라즈마 질화물을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 제 1 유전체 층과 상기 Ⅲ-Ⅴ 반도체 층 사이에 캡층을 형성하는 단계를 더 포함하며,
상기 캡층은 GaN 층을 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 40에 있어서,
상기 기판과 상기 GaN 층 사이에 AlGaN 층을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 청구항 21에 있어서,
상기 제 1 유전체를 형성하는 단계는,
다수의 유전체 층들을 형성하는 단계를 더 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 인헨스드 모드 (e-모드) 고전자 이동도 트랜지스터 (HEMT) 를 제조하는 방법으로서,
기판의 표면 위에 제 1 화합물 반도체 층을 형성하는 단계;
상기 기판 표면에 대향하는 상기 제 1 화합물 반도체 층의 표면 위에 제 2 화합물 반도체 층을 형성하는 단계;
상기 제 2 화합물 반도체 층과 제 1 유전체 사이에 제 3 화합물 반도체 층을 형성하는 단계;
상기 제 2 화합물 반도체 층의 표면에 대향하는 상기 제 3 화합물 반도체 층의 표면 위에 상기 제 1 유전체를 형성하는 단계;
AlN 반도체 층을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계;
상기 제 1 유전체 및 상기 제 3 화합물 반도체 층의 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계;
상기 정의된 게이트 콘택 영역에서 상기 제 3 화합물 반도체를 노출시키기 위해 상기 제 2 유전체 및 상기 제 1 유전체의 일부를 에칭하는 단계; 및
에칭된 게이트 콘택 영역을 채우고 에칭된 제 1 유전체 영역의 적어도 일부를 커버하기 위해 상기 노출된 게이트 콘택 영역 위에 에피택셜 P-타입 제 2 화합물 반도체를 성장시키는 단계를 포함하는, 인헨스드 모드 HEMT 의 제조 방법. - 인헨스드 (e-모드) 고전자 이동도 트랜지스터 (HEMT) 를 제조하는 방법으로서,
기판의 표면 위에 GaN 층을 형성하는 단계;
상기 기판 표면에 대향하는 상기 GaN 층의 표면 위에 Ⅲ-Ⅴ 반도체 층을 형성하는 단계;
상기 Ⅲ-Ⅴ 반도체 층과 제 1 유전체 사이에 AlN 반도체 층을 형성하는 단계;
상기 Ⅲ-Ⅴ 반도체 층의 표면에 대향하는 상기 AlN 반도체 층의 표면 위에 상기 제 1 유전체를 형성하는 단계;
상기 AlN 반도체 층을 노출시키기 위해 하나의 마스크 층을 이용하여 상기 제 1 유전체를 관통하여, 소스 콘택 영역, 드레인 콘택 영역 및 게이트 콘택 영역을 정의하는 단계;
상기 제 1 유전체 및 상기 AlN 반도체 층의 상기 노출된 부분들 위에 등각으로 제 2 유전체를 형성하는 단계;
상기 정의된 게이트 콘택 영역에서 상기 AlN 을 노출시키기 위해 상기 제 2 유전체 및 상기 제 1 유전체의 일부를 에칭하는 단계; 및
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