JPH0637118A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPH0637118A
JPH0637118A JP5133830A JP13383093A JPH0637118A JP H0637118 A JPH0637118 A JP H0637118A JP 5133830 A JP5133830 A JP 5133830A JP 13383093 A JP13383093 A JP 13383093A JP H0637118 A JPH0637118 A JP H0637118A
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Abstract

(57)【要約】 【目的】 高いブレークダウン電圧および小さいゲート
‐ドレイン間電圧を有する電界効果トランジスタを製造
するための簡単に実行可能な方法を提供する。 【構成】 第１の過程で少なくとも層１と高ドープされ
た接触層２とを含む層列の上に、ゲートの範囲内に孔を
有するマスク３がかぶせられ、第２の過程でこの範囲内
に少なくとも接触層２の厚みが減ぜられることによって
凹み４が作られ、第３の過程でソースおよびドレイン側
のスペーサ６、７が孔のなかに作られ、第４の過程でソ
ース側のスペーサ６が除去され、第５の過程で別のスペ
ーサ９が作られ、第６の過程でゲートメタライジング１
０、１２がこれらの別のスペーサ９の間に、またこれら
により接触層２から電気的に絶縁されてチャネル層１の
上にかぶせられ、またソースおよびドレインに対するメ
タライジングが作られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、非常に短いゲート長さ
を有する電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ、特にＭＥＳＦＥ
ＴまたはＨＥＭＴではソース側では、寄生的なソース抵
抗が可能なかぎり小さいように、ゲートと接触層との間
の間隔が可能なかぎり小さく保たれなければならない。
他方においてドレイン側ではゲートと接触層との間の間
隔が、ゲートとドレインとの間のブレークダウン電圧が
十分に大きくなり、また同時にゲート‐ドレイン間キャ
パシタンスが可能なかぎり小さくなるように、比較的大
きくなければならない。これまではこの目的で、要求さ
れるブレークダウン電圧があまりに高くないならば、自
己調節方法が採用された。その際にゲートとｎ+接触層
との間の間隔はソースおよびドレイン側で等しくとどめ
られた（ゲートの周りのソースおよびドレインの対称位
置）。より高いブレークダウン電圧に対しては追加的な
フォト技術‐調節過程によりドレイン側で接触層への間
隔が増大された。このような方法はたとえば米国特許第
4196439号明細書および米国特許第 4956308号明細書に
記載されている。米国特許第4300148号明細書では、能
動的な層の厚みをゲートのドレイン側で、この層がまさ
に可能な電流の最大をゲートの下で受け入れ得るように
薄くされまたは低くドープされているようにすることが
提案される。
【０００３】
【発明が解決しようとする課題】本発明の課題は、高い
ブレークダウン電圧および小さいゲート‐ドレイン間容
量を有する電界効果トランジスタを製造するための簡単
に実行可能な方法を提供することである。
【０００４】
【課題を解決するための手段】この課題は請求項１の特
徴を有する方法により解決される。実施例は請求項２以
下にあげられている。
【０００５】
【実施例】以下、種々の過程の後の断面でＦＥＴを示す
図１ないし図１３により本発明による方法を説明する。
【０００６】本発明による方法では、ソースおよびドレ
インの接触層部分からのゲートの非対称な間隔を得るた
め、また場合によっては同時にドレイン側に接触層への
移行部に追加的なエッチングステップ（二重凹み）を発
生するため、ただ１つのフォト技術過程が応用される。
さらにフォトリトグラフィから出発して０．２μｍの有
効なゲート長さが発生され得る。この方法では電界効果
トランジスタに対して普通である層列は少なくともゲー
ト用に設けられている層１（図１参照）と、その上のソ
ースおよびドレインに対する高ドープされた接触層２と
を有する半導体材料から製造される。これらの層はたと
えば半導体基板（たとえばＧａＡｓから成る）の上にエ
ピタキシャルに成長させられ得る。層はウェーハのなか
にイオン注入によっても製造され得る。イオン注入され
たＭＥＳＦＥＴでは前記の層列はたとえば半絶縁性のＧ
ａＡｓ基板上に重ねられたチャネル層および高ドープさ
れた接触層から成っている。チャネル層および接触層は
同じくＧａＡｓであってよい。エピタキシャルに成長さ
せられたＨＥＭＴでは層列はたとえば半絶縁性の基板の
上の非常に弱くトープされたまたは全くトープされてい
ないバッファ層、その上のヘテロ接合を形成する別の
層、その上の中間層および最後の高ドープされた接触層
である。基板はバッファ層および接触層と同じくたとえ
ばＧａＡｓである。ヘテロ接合を形成する層はたとえば
ＡｌＧａＡｓである。その上にかぶせられる中間層はＧ
ａＡｓまたはＡｌＧａＡｓである。これらの層列は単に
例として示されている。電界効果トランジスタに対して
通常の他の層列も同じく良好に製造され得る。図面に示
されている層１は各実施例において基板と接触層との間
に配置されている層または層列を示す。
【０００７】この層列の上にマスク３がかぶせられる。
これはたとえば誘電性のパッシベーション層（たとえば
ＰＶＣＤ‐ＳｉＮ ０．２μｍ）を全面にかぶせること
により行われる。その後にこのパッシベーション層のな
かにフォト技術によりたとえば０．６μｍの長さの孔が
作られる。この０．６μｍの寸法はその際にソース、ゲ
ートおよびドレインが仕上がりＦＥＴにおいて位置する
方向に対して示されている。このパッシベーション層が
かぶせられた半導体材料から成る層はまだ完全に平らで
あるので、可能なかぎりわずかなばらつきを有するこの
寸法の遵守のためのフォトリトグラフィの前提が与えら
れている。それ故に、また後続の方法過程が進行する条
件の容易な再現可能性の故に、本発明による方法は常に
再現可能であり、また実際上同一の多数のＦＥＴを生産
するのに適している。パッシベーション層のなかの孔は
たとえばＣＦ4 ‐ＲＩＥによりエッチングされる。
【０００８】図１に示されているこのマスク３の孔を通
じて続いて凹み４がエッチングされる。その際にたとえ
ばＣ１‐ＲＩＥにより接触層２がこの孔の範囲内に部分
的にまたは完全に除去され、また場合によっては、どの
ようにそれを層厚み、電流および当該のトランジスタの
カットオフ電圧が必要とするかに応じて、なお層１のな
かまでエッチングされる。この凹み４はたとえば１００
ｎｍの深さを有する。この方法過程の結果は図２に示さ
れている。
【０００９】本発明による方法の第１の実施例では次い
で図３に示されているようにソース側への斜めの蒸着に
より非対称に補助層５がかぶせられる。図１中に文字Ｓ
（ソース）、Ｇ（ゲート）およびドレイン（Ｄ）により
すべての図面に対して代表して示されているように、図
面中にはソースはそれぞれ左に、またドレイン端子はそ
れぞれ右に示されている。この補助層５としてたとえば
金属（特にアルミニウムが適している）が蒸着される。
これまでに示された寸法の際には補助層はたとえば５０
ｎｍ厚みであってよく、また蒸着は層平面に対して約４
５°の角度から行われ得る。それによって、補助層５が
層１の表面を凹み４の範囲内でソース側でのみ覆うこと
が達成される。補助層５の蒸着は図３中に斜めに記入さ
れている矢印により示されている。
【００１０】引き続いての方法過程でスペーサがソース
側およびドレイン側で孔のなかに製造され、このことは
たとえばドイツ特許出願第P4211051.3号明細書に記載さ
れているような通常の方法の１つにより行われ得る。こ
れらのスペーサはたとえばＳｉＮから成っており、また
図４の紙面内で測って約０．２μｍの脚点における幅を
有する。これらのスペーサ６、７の厚みはその際に、ソ
ース側のスペーサ６が補助層５の上にのみ載るように選
ばれる。従って、またこの補助層５の厚みおよびそれが
蒸着される方向は、先行の方法過程で、続いて作られる
ソース側のスペーサ６が補助層５のソース側の部分の上
に場所を見い出されなければならないことを顧慮して設
定する必要がある。この方法過程の後に図４による構成
が達成されている。ソース側のスペーサ６は次いで、補
助層５が除去されることによって除去され得る。補助層
５がアルミニウムである場合には、それはたとえば液状
のＨＣｌ（塩酸）により除去され得る。その後にドレイ
ン側のスペーサ７のみが図５に相応してとどまる。
【００１１】層１のいま露出している部分の上に次いで
別のスペーサ９が製造され得る。予め、層１のなかの第
２の凹み８のエッチングによりトランジスタのしきい値
電圧をより精密に定めることが可能である（図６を参
照）。この第２の凹み８が予め定められた深さまでエッ
チングされることを保証するため、層１は適当なエッチ
ング停止層を有する層列を含み得る。このエッチング停
止層はその場合に、第２の凹み８のエッチングが行われ
るべき層列の高さに配置されている。こうしてトランジ
スタのしきい値電圧が非常に精密に再現可能に定められ
得る。図７には第２の凹み８を有する層１の表面上に別
のスペーサ９を製造した後のＦＥＴの断面が示されてい
る。
【００１２】第２の凹み８なしの代替例が図９に示され
ている。ソース側の別のスペーサが特にソース側の接触
層２を続いてかぶせるべきゲートメタライジングから絶
縁する。別のスペーサ９は好ましくは第１のスペーサ
（たとえばＳｉＮ）と等しい材料から製造される。いま
の実施例ではこれらの別のスペーサ９はたとえば０．１
μｍの幅で脚点に、すなわちチャネル層１の上に作られ
る。マスク孔の０．６μｍの長さから脚点におけるスペ
ーサのそのつどの寸法を差し引くならば、ゲート長さ、
すなわちソースからドレインへの方向の層１のゲートメ
タライジングを施すべき表面の長さは０．２μｍとな
る。それによって０．２μｍの非常に短いゲート長さが
ソースおよびドレインに関するゲートの同時の非対称な
方向付けの際に実現されている。
【００１３】続いてゲートメタライジング１０、１２お
よびゲート補強１１がかぶせられ、その際にゲート補強
１１は同時にゲートメタライジング１０、１２を構造形
成するためのエッチングマスクの役割をする。マスク３
のエッチングの際にゲートメタライジング１０、１２は
わずかにアンダーエッチングされ、従って、従来の製造
方法から知られているように、ソースおよびドレインに
対してメタライジングがかぶせられ得る。ソース側およ
びドレイン側の部分を除いたマスク３のバックエッチン
グの結果は図８または図１０（第２の凹み８なしの例）
に示されている。
【００１４】本発明の主要な過程に無関係にドレイン側
でのゲート補強１１の調節の際に、接触層２の補強が不
必要に突出しないように、すなわちドレイン‐ソース間
キャパシタンスが小さくとどまるように注意されなけれ
ばならない。従って、図８または図１０中にはゲート補
強１１は、本発明による方法にとって主要なことではな
いが、接触層２の両縁に対して非対称に記入されてい
る。
【００１５】以下では、補助層がエッチングマスクとし
て使用される第２の実施例を説明する。図１および図２
に示されている方法過程はこの変形例において第１の実
施例と等しい仕方で実行される。その後に同時に補助層
がかぶせられるのではなく、先ずチャネル層１の上にス
ペーサ６、７が作られる（図１１参照）。次いで、再び
たとえば金属、特にアルミニウムであってよい補助層５
が今回は斜めにソースの方向から蒸着される。この補助
層５の被着は、ドレイン側のスペーサ７がこの補助層５
により完全に覆われる（図１２参照）ように行われる。
補助層５はこの第２の実施例では第１の実施例よりも厚
く、ここではたとえば１５０ｎｍであり得る。
【００１６】引き続いての過程でソース側のスペーサ６
が除去される。これはたとえばＣＦ4 ‐ＲＩＥにより行
われる。補助層５の材料はその際に、ドレイン側のスペ
ーサ７を保護するエッチングマスクとしての役割をす
る。ＲＩＥによるソース側の半導体材料の表面における
結晶構造の或る損傷はその際に甘受され得る。なぜなら
ば、層１の当該の表面層は後続の方法過程で（第２の凹
みの製造の際に）エッチング除去され得るからである。
アルミニウムの使用の際にはたとえばＨＣＬにより行わ
れ得る補助層５の除去の後に図５の配置が生ずる。それ
に続く方法過程は図６ないし８または９および１０の方
法過程に相応する。
【００１７】さらに本発明の方法では、ドレイン側に追
加的なスペーサが製造さることが重要であり、それによ
って、ゲートメタライジングがソース側に向けてずらさ
れて位置決めされることが達成される。この方法は、
（たとえば高周波用として）非常に短いゲート長さを有
するトランジスタが製造されるべきときに特に有利であ
る。従来の技術にくらべて明白な改善がそれによってた
とえば０．４μｍまでのゲート長さに対して達成される
が、それはより大きい寸法に対しても応用され得る。
【図面の簡単な説明】
【図１】種々の方法過程の後のＦＥＴの断面。
【図２】種々の方法過程の後のＦＥＴの断面。
【図３】種々の方法過程の後のＦＥＴの断面。
【図４】種々の方法過程の後のＦＥＴの断面。
【図５】種々の方法過程の後のＦＥＴの断面。
【図６】種々の方法過程の後のＦＥＴの断面。
【図７】種々の方法過程の後のＦＥＴの断面。
【図８】種々の方法過程の後のＦＥＴの断面。
【図９】種々の方法過程の後のＦＥＴの断面。
【図１０】種々の方法過程の後のＦＥＴの断面。
【図１１】種々の方法過程の後のＦＥＴの断面。
【図１２】種々の方法過程の後のＦＥＴの断面。
【図１３】種々の方法過程の後のＦＥＴの断面。
【符号の説明】
１ チャネル層 ２ 高ドープされた層 ３ マスク ４ 凹み ５ 補助層 ６ ソース側のスペーサ ７ ドレイン側のスペーサ ８ 凹み ９ スペーサ １０、１２ ゲートメタライジング
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/48 Ｈ 7738−4Ｍ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタの製造方法におい
    て、 第１の過程で、ゲートのために備えられた少なくとも１
    つの層（１）と高ドープされた接触層（２）とを含んで
    いる層列の上に、製造すべきゲートの範囲内に孔を有す
    るマスク（３）がかぶせられ、 第２の過程でこの範囲内に、そこで少なくとも接触層
    （２）の厚みが減ぜられることによって、凹み（４）が
    製造され、 第３の過程でソースおよびドレイン側のスペーサ（６、
    ７）が孔のなかに製造され、 第４の過程でソース側のスペーサ（６）が除去され、 第５の過程で別のスペーサ（９）が製造され、 第６の過程でゲートメタライジング（１０、１２）がこ
    れらの別のスペーサ（９）の間に、またこれらにより接
    触層（２）から電気的に絶縁されてチャネル層（１）の
    上にかぶせられ、またソースおよびドレインに対するメ
    タライジングが作られることを特徴とする電界効果トラ
    ンジスタの製造方法。
  2. 【請求項２】 第２の過程と第３の過程との間で補助層
    （５）が、この補助層（５）が凹み（４）のなかでソー
    ス側にのみ存在しているようにかぶせられ、 第３の過程でソース側のスペーサ（６）がこの補助層
    （５）の上に製造され、また第４の過程が、補助層
    （５）、従ってまたソース側のスペーサ（６）が除去さ
    れることによって行われることを特徴とする請求項１記
    載の方法。
  3. 【請求項３】 第３の過程と第４の過程との間で補助層
    （５）が、ドレイン側のスペーサ（７）のみがこの補助
    層（５）により完全にカバーされるようにかぶせられ、 この補助層（５）が、それに関してソース側のスペーサ
    （６）が選択的に除去され得る材料から成っており、 第４の過程と第５の過程との間で補助層（５）が除去さ
    れることを特徴とする請求項１記載の方法。
  4. 【請求項４】 補助層（５）が、層列の方向を定める平
    面への垂線に関して傾けられている方向からかぶせられ
    ることを特徴とする請求項２または３記載の方法。
  5. 【請求項５】 補助層（５）が金属であることを特徴と
    する請求項２ないし４の１つに記載の方法。
  6. 【請求項６】 第５の過程の前に第２の凹み（８）がチ
    ャネル層（１）のなかに作られることを特徴とする請求
    項１ないし５の１つに記載の方法。
  7. 【請求項７】 マスク（３）のなかの孔、ドレイン側の
    スペーサ（７）および別のスペーサ（９）の寸法選定
    が、ゲート長さ、すなわちソースからドレインへの方向
    にゲートメタライジング（１０、１２）とチャネル層
    （１）との間の接触面の長さが最大０．４μｍであるよ
    うに行われることを特徴とする請求項１ないし６の１つ
    に記載の方法。
JP5133830A 1992-05-14 1993-05-12 電界効果トランジスタの製造方法 Withdrawn JPH0637118A (ja)

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