JP2553690B2

JP2553690B2 - 非対称構造ｆｅｔの製造方法

Info

Publication number: JP2553690B2
Application number: JP1033386A
Authority: JP
Inventors: 理石原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-02-13
Filing date: 1989-02-13
Publication date: 1996-11-13
Anticipated expiration: 2011-11-13
Also published as: JPH02211638A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電界効果トランジスタ（FET）、特に、ゲ
ート・ソース間距離をゲート・ドレイン間距離に比べて
短くした非対称構造FETの製造方法に関するものであ
る。

〔従来の技術〕

ヒ化ガリウム（GaAs）FETはG Hz帯以上の周波数で動
作する高周波トランジスタとして、広く使われている。
また、最近ではGaAsICが実用に供されつつあり、その基
本素子としても重要なデバイスとなってきている。特
に、ICに使われるトランジスタは再現性よく均一にでき
ることが必要で、様々なトランジスタ構造やその製造方
法が開発，工夫されてきている。中でも、高融点金属か
ら成るゲート電極をソースおよびドレイン電極に対して
自己整合的に形成するSAG（Self Aligned Gate）FET
は、均一性，再現性に優れた素子である。以下、図に従
って、従来のSAGFETの製造プロセスについて説明する。

第13図は、従来のSAGFETの製造プロセスを示す断面図
である。

まず、半絶縁性GaAs基板１を用意し（工程（ａ））、
トランジスタを形成する部分に、選択イオン注入により
ｎ型動作層２を形成する（工程（ｂ））。次に、例えば
タングステンシリサイド（WSi）などのゲートを形成す
るための高融点金属３を、スパッタ法などにより被着さ
せる（工程（ｃ））。続いて、フォトレジスト４を塗布
し（工程（ｄ））、ゲートを形成する部分のフォトレジ
スト401のみを残し、他のフォトレジスト４を除去する
（工程（ｅ））。さらに、フォトレジスト401をマスク
として高融点金属３をエッチングにより除去し、ゲート
となる部分の高融点金属301のみを残し（工程
（ｆ））、フォトレジスト401を除去する（工程
（ｇ））。次に、トランジスタとなる部分以外をフォト
レジスト５で覆い、例えばSiなどのｎ型ドーパントをイ
オン注入する。このとき、工程（ｂ）で動作層２を形成
した時の注入に比べて、注入エネルギーやドーズ量、或
いは注入時間を多くして、多量のｎ型ドーパントを注入
するようにする（工程（ｈ））。最後に、フォトレジス
ト５を除去し、ソースおよびドレイン電極用のオーミッ
ク金属電極6,7を形成する（工程（ｉ））。以上によ
り、SACFETを製造するための基本プロセスを完了する。

第14図は、以上のプロセスにより完成したSAGFETの断
面図を示すもので、ゲート近傍部分を拡大したものであ
る（ソース，ドレイン用金属電極6,7は省略）。この図
において、１はGaAs基板、201はｎ型動作層、301はゲー
ト電極である。また、801,802は上記工程（ｈ）のイオ
ン注入により形成された高濃度ｎ型層（n⁺層）であり、
それぞれソースおよびドレイン電極を形成している。

このようにして形成されたSAGFETは、第14図からも判
るようにゲート電極301とソースおよびドレイン電極80
1,802とが近接（原理的には距離０）しており、ゲート
耐圧が基本的に低いという欠点がある。この欠点を解消
する方法として、ゲート電極からn⁺領域を分離する方法
がある。第15図はその一例を示したものであり、第13図
（ｇ）の工程を終了した後に、SiO₂などの絶縁膜９を一
定の厚さでウエハ全面に形成し、次いで第13図（ｈ）に
示したと同様のn⁺注入を行う。この時、ゲート301の側
壁部分の絶縁膜９の縦方向の厚さが厚いため、この部分
にはイオンは注入されない。また、n⁺領域を形成する部
分には薄い絶縁膜９が形成されているので、この絶縁膜
９を通してイオンが注入される。従って、レジストおよ
び絶縁膜９を除去すると、第16図に示すような構造のト
ランジスタが得られる。この図から判るように、ゲート
電極301とn⁺領域801および802とはそれぞれ距離Ｌおよ
びＬ′離れている。従って、ゲート耐圧もその分高くで
きる。

また、第15図において絶縁膜９の形成前にゲート電極
301をマスクに軽い注入を行い、しかる後に絶縁膜９を
形成し、n⁺注入を行ってもよい。このようにすると、第
16図において、ＬおよびＬ′の部分に活性層201の部分
よりはキャリヤ濃度が高く、ソース，ドレイン電極層80
1,802よりはキャリヤ濃度が低い領域を形成できる。こ
のような構造はLDD（Lightly Doped Drain）構造と呼ば
れ、高性能なトランジスタ構造としてよく用いられてい
るものである。

〔発明が解決しようとする課題〕

ところで、上に述べてきた従来のトランジスタの製造
方法では、基本的に対称構造のトランジスタとなる。す
なわち、第16図においてＬ＝Ｌ′となる。ところが、Ga
AsFETの性能改善のためには、ソース・ゲート間抵抗は
少ない方が望ましい。すなわち、第16図においてn⁺層80
1をソース電極用n⁺層とすれば、Ｌは小さい方が良い。
一方、特に高出力トランジスタなどではドレイン耐圧が
高いことが必要で、そのためにはゲート・ドレイン間の
距離はある程度必要である。すなわち、第16図において
n⁺層802をドレイン電極用n⁺層とすれば、Ｌ′はある程
度大きいことが望ましい。以上の要請はＬ＜Ｌ′の構造
のトランジスタ、すなわち非対称構造のトランジスタが
性能向上のために必要であることを示している。ところ
が、上に述べたように通常の製造法では対称構造しか作
れない。また、無理に作ろうとすれば、ゲート電極形成
後にソース電極用n⁺層注入パターンとドレイン電極用n⁺
層注入パターンとをマスク合わせにより別々に形成する
しかない。しかしながらこの方法では、ゲート電極の寸
法が１μｍ以下であり、0.1μｍ以下の厳しい合わせ精
度が要求されるため、現実的には不可能である。唯一、
電気ビーム露光技術を駆使して上記合わせ精度の要求を
満たす方法が考えられるが、電子ビーム露光装置は極め
て高価であること、および処理能力が低いことや合わせ
精度も0.1μｍ程度が限界であることなどの理由によ
り、その適用も現実的ではない。

本発明は上記の点に鑑みて為されたものであり、ゲー
トに対してソースおよびドレイン電極用n⁺層を自己整合
的に非対称に形成できる非対称構造FETの製造方法を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る非対称構造FETの製造方法は、平行に
並ぶソース電極，ゲート電極，及びドレイン電極が、一
方の端から偶数番目にはゲート電極が、奇数番目にはソ
ース電極及びドレイン電極が交互に並ぶように配置さ
れ、少なくとも上記ドレイン電極が２本のゲート電極に
挟まれるように配置されたFETであって、上記ゲート電
極とソース電極用高濃度ｎ型層との間隔が上記ゲート電
極とドレイン電極用高濃度ｎ型層との間隔よりも短い非
対称構造FETを製造する方法であって、ウエハに高融点
金属から成る複数のゲート電極を形成する工程と、ドレ
イン電極となる部分を挟む２本のゲート電極の間を絶縁
膜で充填する工程と、上記ゲート電極および絶縁膜をマ
スクとして、第１のイオン注入を行う工程と、上記絶縁
膜を除去した後ウエハ全面に新たに絶縁薄膜を形成し、
第２のイオン注入を行う工程とを含むものである。

また、この発明に係る非対称構造FETの製造方法は、
平行に並ぶソース電極，ゲート電極，及びドレイン電極
が、一方の端から偶数番目にはゲート電極が、奇数番目
にはソース電極，及びドレイン電極が交互に並ぶように
配置され、少なくとも上記ドレイン電極が２本のゲート
電極に挟まれるように配置されたFETであって、上記ゲ
ート電極とソース電極用高濃度ｎ型層との間隔が上記ゲ
ート電極とドレイン電極用高濃度ｎ型層との間隔よりも
短い非対称構造FETを製造する方法であって、ウエハの
ドレイン電極となる部分および該部分を挟む２本のゲー
ト電極となる部分を高融点金属および絶縁膜で覆う工程
と、これらをマスクとして第１のイオン注入を行う工程
と、上記高融点金属を両端のゲートとなるべき部分を残
して除去する工程と、ウエハ全面に新たに絶縁薄膜を形
成し、第２のイオン注入を行う工程とを含むものであ
る。

〔作用〕

この発明に係る非対称構造FETの製造方法において
は、上述のようにFETを製造することにより、ゲートに
対してソース，ドレイン電極用n⁺層を自己整合的に非対
称に形成できる。

〔実施例〕以下に、本発明の実施例を図を用いて説明する。

第１図および第２図は本発明の第１の実施例によるト
ランジスタの主要製造工程および製造後の断面を示す図
である。

この実施例の特徴は、第13図に示した従来の製造工程
と同様の工程において、工程（ｈ）の段階で、従来はイ
オン注入をウエハに対して垂直方向から行っていたのに
対して、第１図に示すように斜め方向からイオン注入す
ることにある。このようにして作製したFETは、第２図
にその断面構造を示すように非対称構造となる。すなわ
ち、第２図において811はソース電極用n⁺層,812はドレ
イン電極用n⁺層である。この図から明らかなように、ゲ
ート・ソース間距離はゲート・ドレイン間距離よりも短
くなっている。

しかしながら、この方法で作ったトランジスタは、第
２図からも判るように、ゲート電極301の下にソース電
極811がもぐり込み、そのためゲート・ソース間耐圧が
小さくなるという不具合が生ずる。このような斜め注入
法による不具合の解消を図った、この発明の第２の実施
例によるトランジスタの主要製造工程および製造後の断
面を第３図，第４図に示す。この方法は特徴は、イオン
注入前に第３図に示すようにウエハ全面に絶縁膜９を形
成しておき、しかる後、第１の実施例と同様に斜め注入
を行うものである。このようにすることにより、第４図
に示すような断面形状のトランジスタが得られる。この
図から判るように、ソース電極821はゲート電極301から
離れており、ゲート・ソース間耐圧が向上する。

以上、斜め注入による非対称構造トランジスタ製造の
実施例を説明した。この方法では上記の説明から明らか
なように、注入の角度を変えること、或いはゲート電極
301の厚さや絶縁膜９の厚さを変えることにより各電極
間距離を調節できる。従って、これらのパラメータを最
適化することにより、高性能のトランジスタ或いは希望
する性能のトランジスタを容易に作ることができる。

第５図はこの発明の第３の実施例による非対称構造ト
ランジスタの主要製造工程を示す断面図である。この方
法は、第13図に示す従来の方法と工程（ｅ）までは同じ
である。第５図（ａ）は第13図（ｅ）に相当する。この
図において、１は基板、３はゲート電極用高融点金属、
401はゲート電極形成用のフォトレジストである。この
実施例の特徴は、第５図（ｂ）に示すように、フォトレ
ジスト401をマスクに高融点金属膜３をエッチングする
際、例えばイオンミリングのような異方性エッチング条
件下で、矢印で示すように斜めにエッチングすることで
ある。このようにすることにより、第５図（ｃ）に示す
ように断面が平行四辺形のゲート電極302が得られる。
次いで同図（ｄ）に示すように、ウエハに対して垂直方
向よりイオン注入すれば、第６図に示すような断面構造
を持つトランジスタが得られる。831はソース電極,832
はドレイン電極である。この図から明らかなように、こ
の方法によっても非対称構造が容易に形成できる。もち
ろん、ソース・ゲート間耐圧向上には第２の実施例と同
様の方法が適用できる。

第７図，第８図は第４の実施例による非対称構造トラ
ンジスタの主要製造工程および製造後の断面を示したも
のである。まず、従来の工程と同様に第13図（ｇ）まで
の工程を行う。次いで第７図（ａ）に示すように、ウエ
ハ全面に絶縁膜９を被着する。次に同図（ｂ）示すよう
に、異方性エッチングにより絶縁膜９を斜めにエッチン
グする。このようにすると同図（ｃ）に示すように、エ
ッチングの際にゲートの陰になった部分の絶縁膜901が
残る。次いで同図（ｄ）のようにイオン注入を行うと、
第８図に示すようなトランジスタができる。なお、841
がソース電極,842がドレイン電極である。この実施例に
おいても非対称構造が容易に形成でき、上記実施例と同
様の効果を奏する。

ところで、これまで述べてきた実施例では第９図に示
すようなパターン配置を有するトランジスタが対象であ
る。第９図において、300はゲート電極,600はソース電
極,700はドレイン電極である。この構造ではゲート電極
が１本であり、このような構造のFETは小信号FETとし
て、或いはGaAsICの構成要素として有用である。しかし
ながら、中出力や高出力FETでは特に、場合によっては
小信号FETでも、第10図に示すようなパターン配置とす
ることが多い。すなわち、交互に配置したソース，ドレ
イン電極600,700の間にゲート電極300を配置した構成で
ある。このような場合には、上記実施例で示した斜めに
注入や斜めエッチングの手法は適用しにくい。なぜなら
ば、第10図において例えば１番左側のゲート300に対し
ては左側にソース電極600があるが、左から２番目のゲ
ート300に対しては左側にドレイン電極700がくるため、
第１のゲートをソースに近づけるようにした場合、第２
のゲートはドレインに近づいてしまうためである。

以下では、第10図のようなパターン配置のFETに対し
て非対称構造FETを得るための実施例を示す。

第11図は本発明の第５の実施例によるトランジスタの
製造工程を示したもので、複数本のゲート電極を有する
FETにおいて、非対称構造を形成する方法を示すもので
ある。以下、この図に従って説明する。

まず、半絶縁性GaAs基板１にｎ型活性層（図示せず）
をイオン注入より形成し、その後、従来と同じ方法でゲ
ート電極30を形成する（工程（ａ））。次に、例えばシ
リコン窒化膜のような絶縁膜90をウエハ全面に堆積させ
表面を平坦化し（工程（ｂ））、エッチバックを行って
ゲート30の表面が露出するようにする（工程（ｃ））。
２本のゲート30にまたがるようにレジスト膜10を形成し
（工程（ｄ））、このレジスト10をマスクとして絶縁膜
90をエッチングする。このとき、２本のゲート30で挟ま
れた部分の絶縁膜90は残り、他の部分はエッチングされ
るようにする（工程（ｅ））。レジスト10を除去し（工
程（ｆ））、ゲート30および絶縁膜90をマスクとしてイ
オン注入を行い、n⁺層60を形成する（工程（ｇ））。薄
い絶縁膜９を形成しスルー注入によりn⁺層70を形成する
（工程（ｈ））。最後に絶縁膜９を除去すると、第11図
（ｉ）に示すような断面構造のFETができる。60はソー
ス電極,70はドレイン電極用のn⁺層であり、これらの上
に金属電極をつけてFETが完成する。なお、20は（ｈ）
までの図では省略したが、ｎ型動作層である。このよう
に、本実施例では第10図のようなパターン配置のFETに
おいて、ゲート・ソース間距離がゲート・ドレイン間距
離よりも短い非対称構造を自己整合的に形成でき、高性
能のFETを容易に作成することができる。

なお、上記工程において、工程（ｇ）では工程（ｈ）
のように薄い絶縁膜を被着させてから注入してもよい。
また、工程（ｈ）では絶縁膜９をゲート側壁部のみを残
してエッチングしてから注入してもよい。

第12図は、本発明の第６の実施例によるトランジスタ
の製造工程を示したものである。以下、この図に従って
説明する。

ｎ層（図示せず）が形成されたウエハに高融点金属膜
３および絶縁膜90を全面に被着し（工程（ａ））、フォ
トレジスト10をマスクに絶縁膜90および金属膜３を加工
する（工程（ｂ））。次いで、絶縁膜90の部分をさらに
エッチングする（工程（ｃ））。レジスト10を除去し、
n⁺注入を行いn⁺層60を形成する（工程（ｄ））。なお、
このn⁺層60は次の工程（ｅ）から図示を省略している。
絶縁膜91を堆積して表面を平坦化し（工程（ｅ））、エ
ッチングを行って絶縁膜90の頭が出るようにする（工程
（ｆ））。絶縁膜90をエッチングにより除去し（工程
（ｇ））、さらに、金属膜３をゲートとなる部分30を残
してエッチングする（工程（ｈ））。絶縁膜91を除去
し、新たに薄い絶縁膜９を被着し（工程（ｉ））、この
絶縁膜９を異方性エッチングによりエッチングし、ゲー
ト側壁のみに絶縁膜901を残す（工程（ｊ））。最後
に、n⁺注入を行って絶縁膜901を除去すると、第12図
（ｋ）のような断面構造の非対称構造FETが得られる。
この実施例の方法によっても、上記第５の実施例と同様
の効果が得られる。

なお、以上の説明ではGaAsFETを例にとったが、本発
明は他の材料のFETに対しても適用できる。

また、以上の各実施例で述べた方法を組み合わせても
よいことは言うまでもない。

〔発明の効果〕

以上のように、この発明に係る非対称構造FETの製造
方法によれば、平行に並ぶソース電極，ゲート電極，及
びドレイン電極が、一方の端から偶数番目にはゲート電
極が、奇数番目にはソース電極及びドレイン電極が交互
に並ぶように配置され、少なくとも上記ドレイン電極が
２本のゲート電極に挟まれるように配置されたFETであ
って、上記ゲート電極とソース電極用高濃度ｎ型層との
間隔が上記ゲート電極とドレイン電極用高濃度ｎ型層と
の間隔よりも短い非対称構造FETを製造する方法であっ
て、ウエハに高融点金属から成る複数のゲート電極を形
成する工程と、ドレイン電極となる部分を挟む２本のゲ
ート電極の間を絶縁膜で充填する工程と、上記ゲート電
極および絶縁膜をマスクとして、第１のイオン注入を行
う工程と、上記絶縁膜を除去した後ウエハ全面に新たに
絶縁薄膜を形成し、第２のイオン注入を行う工程とを含
むものとしたので、ゲートに対してソース，ドレイン電
極用n⁺層を自己整合的に非対称に形成でき、トランジス
タの性能向上を図った非対称構造FETを容易に製造でき
る効果がある。

また、この発明に係る非対称構造FETの製造方法によ
れば、平行に並ぶソース電極，ゲート電極，及びドレイ
ン電極が、一方の端から偶数番目にはゲート電極が、奇
数番目にはソース電極，及びドレイン電極が交互に並ぶ
ように配置され、少なくとも上記ドレイン電極が２本の
ゲート電極に挟まれるように配置されたFETであって、
上記ゲート電極とソース電極用高濃度ｎ型層との間隔が
上記ゲート電極とドレイン電極用高濃度ｎ型層との間隔
よりも短い非対称構造FETを製造する方法であって、ウ
エハのドレイン電極となる部分および該部分を挟む２本
のゲート電極となる部分を高融点金属および絶縁膜で覆
う工程と、これらをマスクとして第１のイオン注入を行
う工程と、上記高融点金属を両端のゲートとなるべき部
分を残して除去する工程と、ウエハ全面に新たに絶縁薄
膜を形成し、第２のイオン注入を行う工程とを含むもの
としたので、ゲートに対してソース，ドレイン電極用n⁺
層を自己整合的に非対称に形成でき、トランジスタの性
能向上を図った非対称構造FETを容易に製造できる効果
がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例による非対称構造FETの
製造方法の主要工程を断面図、第２図はその製造後の断
面図、第３図は本発明の第２図の実施例による非対称構
造FETの製造方法の主要工程を示す断面図、第４図はそ
の製造後の断面図、第５図は本発明の第３の実施例によ
る非対称構造FETの製造方法の主要工程を示す断面図、
第６図はその製造後の断面図、第７図は本発明の第４の
実施例による非対称構造FETの製造方法の主要工程を示
す断面図、第８図はその製造後の断面図、第９図，第10
図はそれぞれFETのパターン配置を示す平面図、第11図
は本発明の第５の実施例による非対称構造FETの製造方
法を示す断面図、第12図は本発明の第６の実施例による
非対称構造FETの製造方法を示す断面図、第13図は従来
のGaAsFETの製造方法を示す断面図、第14図はその製造
後の断面図、第15図は従来の別のGaAsFETの製造方法の
主要工程を示す断面図、第16図はその製造後の断面図で
ある。図中、１はGaAs基板、２はｎ層、201はｎ型活性層、３
は高融点金属膜、30,300,301,302はゲート、4,401,5,10
はレジスト、6,600はソース金属電極、7,700はドレイン
金属電極、60,70,801,802,811,812,821,822,831,832,84
1,842はn⁺注入層、9,90,91,901は絶縁膜である。なお、図中、同一符号は同一、または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】平行に並ぶソース電極，ゲート電極，及び
ドレイン電極が、一方の端から偶数番目にはゲート電極
が、奇数番目にはソース電極及びドレイン電極が交互に
並ぶように配置され、少なくとも上記ドレイン電極が２
本のゲート電極に挟まれるように配置されたFETであっ
て、上記ゲート電極とソース電極用高濃度ｎ型層との間
隔が上記ゲート電極とドレイン電極用高濃度ｎ型層との
間隔よりも短い非対称構造FETを製造する方法であっ
て、ウエハに高融点金属から成る複数のゲート電極を形成す
る工程と、ドレイン電極となる部分を挟む２本のゲート電極の間を
絶縁膜で充填する工程と、上記ゲート電極および絶縁膜をマスクとして、第１のイ
オン注入を行う工程と、上記絶縁膜を除去した後ウエハ全面に新たに絶縁薄膜を
形成し、第２のイオン注入を行う工程とを含むことを特
徴とする非対称構造FETの製造方法。
【請求項２】平行に並ぶソース電極，ゲート電極，及び
ドレイン電極が、一方の端から偶数番目にはゲート電極
が、奇数番目にはソース電極，及びドレイン電極が交互
に並ぶように配置され、少なくとも上記ドレイン電極が
２本のゲート電極に挟まれるように配置されたFETであ
って、上記ゲート電極とソース電極用高濃度ｎ型層との
間隔が上記ゲート電極とドレイン電極用高濃度ｎ型層と
の間隔よりも短い非対称構造FETを製造する方法であっ
て、ウエハのドレイン電極となる部分および該部分を挟む２
本のゲート電極となる部分を高融点金属および絶縁膜で
覆う工程と、これらをマスクとして第１のイオン注入を行う工程と、上記高融点金属を両端のゲートとなるべき部分を残して
除去する工程と、ウエハ全面に新たに絶縁薄膜を形成し、第２のイオン注
入を行う工程とを含むことを特徴とする非対称構造FET
の製造方法。