JPH11233528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11233528A JPH11233528A JP10051506A JP5150698A JPH11233528A JP H11233528 A JPH11233528 A JP H11233528A JP 10051506 A JP10051506 A JP 10051506A JP 5150698 A JP5150698 A JP 5150698A JP H11233528 A JPH11233528 A JP H11233528A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- photoresist
- active layer
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＦＥＴのリセス構造のような凹部を形成する
際、エッチング深さのばらつかない製造方法を提供す
る。 【解決手段】 ソース電極５、ドレイン電極４間の活性
層３領域表面に、広い開口を有するホトレジスト９を形
成し、このホトレジストをエッチングマスクとして使用
し、凹部８を形成する。ここで、凹部の深さは、後工程
で、追加のエッチングを必要としない深さとする。一
旦、ホトレジストを除去した後、凹部内に、ゲート長と
ほぼ一致する寸法の開口を有するホトレジストを形成す
る。以下、通常のリフトオフ法に従い、ゲート電極７を
形成する。
際、エッチング深さのばらつかない製造方法を提供す
る。 【解決手段】 ソース電極５、ドレイン電極４間の活性
層３領域表面に、広い開口を有するホトレジスト９を形
成し、このホトレジストをエッチングマスクとして使用
し、凹部８を形成する。ここで、凹部の深さは、後工程
で、追加のエッチングを必要としない深さとする。一
旦、ホトレジストを除去した後、凹部内に、ゲート長と
ほぼ一致する寸法の開口を有するホトレジストを形成す
る。以下、通常のリフトオフ法に従い、ゲート電極７を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、活性層とショット
キー接触するゲート電極を備えた半導体装置の製造方法
に関し、特にリセス構造と呼ばれる凹部を備えた半導体
装置の製造方法に関する。
キー接触するゲート電極を備えた半導体装置の製造方法
に関し、特にリセス構造と呼ばれる凹部を備えた半導体
装置の製造方法に関する。
【０００２】
【従来の技術】以下、ＧａＡｓショットキー障壁ゲート
電界効果トランジスタ（以下、ＧａＡｓＦＥＴという）
を例に取り、その製造方法を説明する。まず、半絶縁性
ガリウム砒素基板１表面に、選択的にソース、ドレイン
領域となる高濃度ｎ型領域２を形成する。その後、ソー
ス、ドレイン領域間の半絶縁性ガリウム砒素基板１表面
にｎ型活性層３を形成する。高濃度ｎ型領域２にオーミ
ック接触するソース電極４及びドレイン電極５を形成す
る。ゲート電極７を形成するため、ゲート長と略一致す
る開口を有するホトレジスト６をパターニングする。
電界効果トランジスタ（以下、ＧａＡｓＦＥＴという）
を例に取り、その製造方法を説明する。まず、半絶縁性
ガリウム砒素基板１表面に、選択的にソース、ドレイン
領域となる高濃度ｎ型領域２を形成する。その後、ソー
ス、ドレイン領域間の半絶縁性ガリウム砒素基板１表面
にｎ型活性層３を形成する。高濃度ｎ型領域２にオーミ
ック接触するソース電極４及びドレイン電極５を形成す
る。ゲート電極７を形成するため、ゲート長と略一致す
る開口を有するホトレジスト６をパターニングする。
【０００３】このホトレジスト６をエッチングマスクと
して使用し、露出するｎ型活性層３表面をエッチング
し、凹部８を形成する。ここで、凹部８の深さは、ゲー
ト電極に所定の電圧（しきい値電圧）を印加したとき、
ソース、ドレイン電極間に流れる電流値が、所定の値と
なる深さ（所定のしきい値電圧に相当する深さ）に調節
される。その後、全面にゲート電極金属を蒸着し（図
５）、ホトレジスト６を溶解除去することによって、凹
部８内にｎ型活性層３とショットキー障壁を形成するゲ
ート電極７を形成する（図６）。その後、表面保護膜、
引き出し電極等を形成し、ＧａＡｓＦＥＴを完成する。
して使用し、露出するｎ型活性層３表面をエッチング
し、凹部８を形成する。ここで、凹部８の深さは、ゲー
ト電極に所定の電圧（しきい値電圧）を印加したとき、
ソース、ドレイン電極間に流れる電流値が、所定の値と
なる深さ（所定のしきい値電圧に相当する深さ）に調節
される。その後、全面にゲート電極金属を蒸着し（図
５）、ホトレジスト６を溶解除去することによって、凹
部８内にｎ型活性層３とショットキー障壁を形成するゲ
ート電極７を形成する（図６）。その後、表面保護膜、
引き出し電極等を形成し、ＧａＡｓＦＥＴを完成する。
【０００４】このように、従来の製造方法では、所定の
しきい値電圧に相当する深さの凹部を形成するために使
用するホトレジストの開口は、ゲート長に略一致させる
ように形成されていた。このようなホトレジストをエッ
チングマスクとして使用して、ｎ型活性層のエッチング
を行うと、ｎ型活性層とエッチング液とを均一に接触さ
せることが難しくなり、１つの凹部内で、あるいは基板
面内の凹部間で、エッチング深さが均一にならないとい
う問題点があった。
しきい値電圧に相当する深さの凹部を形成するために使
用するホトレジストの開口は、ゲート長に略一致させる
ように形成されていた。このようなホトレジストをエッ
チングマスクとして使用して、ｎ型活性層のエッチング
を行うと、ｎ型活性層とエッチング液とを均一に接触さ
せることが難しくなり、１つの凹部内で、あるいは基板
面内の凹部間で、エッチング深さが均一にならないとい
う問題点があった。
【０００５】そのため、エッチングを行わず、ｎ型活性
層表面に直接ゲート電極を形成する方法も提案されてい
るが、ｎ型活性層表面に高抵抗層が存在したり、もとも
と半導体基板の特性がばらついているために、ショット
キー特性がばらついたり、ＦＥＴ特性がばらつくという
問題点があった。
層表面に直接ゲート電極を形成する方法も提案されてい
るが、ｎ型活性層表面に高抵抗層が存在したり、もとも
と半導体基板の特性がばらついているために、ショット
キー特性がばらついたり、ＦＥＴ特性がばらつくという
問題点があった。
【０００６】
【発明が解決しようとする課題】このように、リセス構
造のような凹部を備えた半導体装置の製造方法におい
て、ＧａＡｓＦＥＴのゲート長と略一致するような微細
な開口の膜をエッチングマスクとして使用し、エッチン
グを行うと、エッチング深さがばらつき、素子特性がば
らつくという問題点があった。本発明は上記問題点を解
消するため、エッチング深さのばらつきの少ない、半導
体装置の製造方法を提供することを目的とする。
造のような凹部を備えた半導体装置の製造方法におい
て、ＧａＡｓＦＥＴのゲート長と略一致するような微細
な開口の膜をエッチングマスクとして使用し、エッチン
グを行うと、エッチング深さがばらつき、素子特性がば
らつくという問題点があった。本発明は上記問題点を解
消するため、エッチング深さのばらつきの少ない、半導
体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、半導体基板表面に離間して形成されたソース電極及
びドレイン電極と、該電極間の活性層領域上に、該活性
層領域とショットキー接触するゲート電極とを備えた半
導体装置の製造方法において、前記活性層領域表面に第
１の寸法の開口を有する膜を形成し、該膜をエッチング
マスクとして使用し、所定のしきい値電圧に相当する深
さまで該活性層領域表面をエッチングし、凹部を形成す
る工程と、該凹部内に前記第１の寸法より狭い第２の寸
法の開口を有する第２の膜を形成し、ゲート金属を蒸着
した後、前記第２の膜を除去することにより、前記第２
の寸法と略一致するゲート長を有するゲート電極を形成
する工程とを含むことを特徴とするものである。
め、半導体基板表面に離間して形成されたソース電極及
びドレイン電極と、該電極間の活性層領域上に、該活性
層領域とショットキー接触するゲート電極とを備えた半
導体装置の製造方法において、前記活性層領域表面に第
１の寸法の開口を有する膜を形成し、該膜をエッチング
マスクとして使用し、所定のしきい値電圧に相当する深
さまで該活性層領域表面をエッチングし、凹部を形成す
る工程と、該凹部内に前記第１の寸法より狭い第２の寸
法の開口を有する第２の膜を形成し、ゲート金属を蒸着
した後、前記第２の膜を除去することにより、前記第２
の寸法と略一致するゲート長を有するゲート電極を形成
する工程とを含むことを特徴とするものである。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
てＧａＡｓＦＥＴを例に取り、説明する。まず、半絶縁
性ガリウム砒素基板１上に、ソース、ドレイン電極と接
触する高濃度ｎ型領域２を、通常のイオン注入法により
形成する。その後、ｎ型活性層３を同様に通常のイオン
注入法により形成する。先に形成した高濃度ｎ型領域２
上に、オーミック接触するソース電極４及びドレイン電
極５を形成する（図１）。
てＧａＡｓＦＥＴを例に取り、説明する。まず、半絶縁
性ガリウム砒素基板１上に、ソース、ドレイン電極と接
触する高濃度ｎ型領域２を、通常のイオン注入法により
形成する。その後、ｎ型活性層３を同様に通常のイオン
注入法により形成する。先に形成した高濃度ｎ型領域２
上に、オーミック接触するソース電極４及びドレイン電
極５を形成する（図１）。
【０００９】次に、ソース電極４、ドレイン電極４間の
ゲート電極形成領域を開口するように、ホトレジスト６
をパターニングする。このとき、ホトレジスト６の開口
は、ゲート長より広く、エッチング深さがばらつかない
寸法とする。ホトレジスト６の開口内に露出したｎ型活
性層３と高濃度ｎ型領域２の一部をエッチング除去し、
凹部８を形成する（図２）。図に示すように、高濃度ｎ
型領域の間隔を狭くし、高濃度ｎ型領域の一部をエッチ
ングする構造とすることで、ソース、ゲート間抵抗を低
減し、ドレイン、ゲート間耐圧を向上させることができ
る。なお例えば、十分なゲート、ドレイン間耐圧を保つ
ことができれば、高濃度ｎ型領域２の一部をエッチング
する必要はない。
ゲート電極形成領域を開口するように、ホトレジスト６
をパターニングする。このとき、ホトレジスト６の開口
は、ゲート長より広く、エッチング深さがばらつかない
寸法とする。ホトレジスト６の開口内に露出したｎ型活
性層３と高濃度ｎ型領域２の一部をエッチング除去し、
凹部８を形成する（図２）。図に示すように、高濃度ｎ
型領域の間隔を狭くし、高濃度ｎ型領域の一部をエッチ
ングする構造とすることで、ソース、ゲート間抵抗を低
減し、ドレイン、ゲート間耐圧を向上させることができ
る。なお例えば、十分なゲート、ドレイン間耐圧を保つ
ことができれば、高濃度ｎ型領域２の一部をエッチング
する必要はない。
【００１０】また凹部８の深さは、後工程で形成するゲ
ート電極に、所定のゲート電圧（しきい値電圧）を印加
したとき、ソース、ドレイン間電流が所定の値となる深
さ（所定のしきい値電圧に相当する深さ）とする。本発
明では、所定のしきい値電圧に相当する深さの凹部８を
形成するために使用するホトレジストの開口が、十分に
広いため、エッチング液と半導体基板表面とが十分に接
触し、均一な深さの凹部を形成することができる。
ート電極に、所定のゲート電圧（しきい値電圧）を印加
したとき、ソース、ドレイン間電流が所定の値となる深
さ（所定のしきい値電圧に相当する深さ）とする。本発
明では、所定のしきい値電圧に相当する深さの凹部８を
形成するために使用するホトレジストの開口が、十分に
広いため、エッチング液と半導体基板表面とが十分に接
触し、均一な深さの凹部を形成することができる。
【００１１】一旦、ホトレジスト６を除去した後、改め
て別のホトレジスト９をパターニングする。このホトレ
ジスト９は、先に形成した凹部８内のゲート電極形成領
域を開口するようにパターニングする。また、その開口
寸法は、凹部を形成するためのホトレジスト７の開口寸
法より狭く、ゲート長に相当する寸法とする。その後、
ゲート電極金属を蒸着する（図３）。
て別のホトレジスト９をパターニングする。このホトレ
ジスト９は、先に形成した凹部８内のゲート電極形成領
域を開口するようにパターニングする。また、その開口
寸法は、凹部を形成するためのホトレジスト７の開口寸
法より狭く、ゲート長に相当する寸法とする。その後、
ゲート電極金属を蒸着する（図３）。
【００１２】通常のリフトオフ法により、ホトレジスト
９を溶解除去することによって、ホトレジスト９上のゲ
ート電極金属を除去し、ゲート電極７を形成する（図
４）。ここで、ホトレジスト９をパターニングした後、
露出するｎ型活性層３表面は、通常のリセス構造を形成
する際のようなエッチングを行わず、ゲート電極金属を
蒸着する。従って、微細な開口内をエッチングする必要
がないので、特性のばらつきが発生することはない。な
お必要に応じて、ゲート電極金属を蒸着する前に、ホト
レジスト９開口内に露出するｎ型活性層３の表面処理を
行うことも可能である。
９を溶解除去することによって、ホトレジスト９上のゲ
ート電極金属を除去し、ゲート電極７を形成する（図
４）。ここで、ホトレジスト９をパターニングした後、
露出するｎ型活性層３表面は、通常のリセス構造を形成
する際のようなエッチングを行わず、ゲート電極金属を
蒸着する。従って、微細な開口内をエッチングする必要
がないので、特性のばらつきが発生することはない。な
お必要に応じて、ゲート電極金属を蒸着する前に、ホト
レジスト９開口内に露出するｎ型活性層３の表面処理を
行うことも可能である。
【００１３】以下、通常のＧａＡｓＦＥＴの製造工程に
従い、引き出し用電極や表面保護膜を形成し、ＧａＡｓ
ＦＥＴを完成させる。
従い、引き出し用電極や表面保護膜を形成し、ＧａＡｓ
ＦＥＴを完成させる。
【００１４】以上、半絶縁性ガリウム砒素基板１にイオ
ン注入によって高濃度ｎ型領域２やｎ型活性層３を形成
した場合について説明を行ったが、本発明はこれに限定
されることはなく、例えば、半絶縁性ガリウム砒素基板
にエピタキシャル成長層を形成し、これを活性層とする
場合であっても良い。さらにＧａＡｓＦＥＴに限定され
ることなく、リセス構造のような凹部を備えた半導体装
置の製造方法に適用することが可能であることは言うま
でもない。
ン注入によって高濃度ｎ型領域２やｎ型活性層３を形成
した場合について説明を行ったが、本発明はこれに限定
されることはなく、例えば、半絶縁性ガリウム砒素基板
にエピタキシャル成長層を形成し、これを活性層とする
場合であっても良い。さらにＧａＡｓＦＥＴに限定され
ることなく、リセス構造のような凹部を備えた半導体装
置の製造方法に適用することが可能であることは言うま
でもない。
【００１５】
【発明の効果】以上のように本発明により製造された半
導体装置は、ＧａＡｓＦＥＴのピンチオフ電圧を決める
ためのｎ型活性層のエッチングのような、凹部を形成す
るためのエッチングの際、広い開口のホトレジストを用
いて行うため、凹部内、あるいは半導体基板面内のエッ
チング深さのばらつきを少なくすることができる。その
結果、特性のばらつきの少ない半導体装置を形成するこ
とが可能となる。
導体装置は、ＧａＡｓＦＥＴのピンチオフ電圧を決める
ためのｎ型活性層のエッチングのような、凹部を形成す
るためのエッチングの際、広い開口のホトレジストを用
いて行うため、凹部内、あるいは半導体基板面内のエッ
チング深さのばらつきを少なくすることができる。その
結果、特性のばらつきの少ない半導体装置を形成するこ
とが可能となる。
【００１６】本発明の製造方法は、すべて通常の半導体
装置の製造工程のみで構成されている点からも、歩留ま
り良く、半導体装置を形成することができるという利点
がある。
装置の製造工程のみで構成されている点からも、歩留ま
り良く、半導体装置を形成することができるという利点
がある。
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】従来のこの種の半導体装置の製造方法を説明す
る図である。
る図である。
【図６】従来のこの種の半導体装置の製造方法を説明す
る図である。
る図である。
１ 半絶縁性ガリウム砒素基板 ２ 高濃度ｎ型領域 ３ ｎ型活性層 ４ ドレイン電極 ５ ソース電極 ６ ホトレジスト ７ ゲート電極 ８ 凹部 ９ ホトレジスト
Claims (1)
- 【請求項１】 半導体基板表面に離間して形成されたソ
ース電極及びドレイン電極と、該電極間の活性層領域上
に、該活性層領域とショットキー接触するゲート電極と
を備えた半導体装置の製造方法において、 前記活性層領域表面に第１の寸法の開口を有する膜を形
成し、該膜をエッチングマスクとして使用し、所定のし
きい値電圧に相当する深さまで該活性層領域表面をエッ
チングし、凹部を形成する工程と、 該凹部内に前記第１の寸法より狭い第２の寸法の開口を
有する第２の膜を形成し、ゲート金属を蒸着した後、前
記第２の膜を除去することにより、前記第２の寸法と略
一致するゲート長を有するゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051506A JPH11233528A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051506A JPH11233528A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233528A true JPH11233528A (ja) | 1999-08-27 |
Family
ID=12888893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051506A Pending JPH11233528A (ja) | 1998-02-16 | 1998-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233528A (ja) |
-
1998
- 1998-02-16 JP JP10051506A patent/JPH11233528A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| US5182218A (en) | Production methods for compound semiconductor device having lightly doped drain structure | |
| JPH0637118A (ja) | 電界効果トランジスタの製造方法 | |
| US5587328A (en) | Method for manufacturing semiconductor device | |
| KR0179116B1 (ko) | 자가정렬형 티형 게이트 제조방법 | |
| KR0161201B1 (ko) | T형 게이트와 자기정렬 ldd 구조를 갖는 전계효과 트랜지스터의 제조방법 | |
| JPH08116034A (ja) | 化合物半導体装置およびその製造方法 | |
| JPH11233528A (ja) | 半導体装置の製造方法 | |
| JP3211786B2 (ja) | 半導体装置の製造方法 | |
| JP2998353B2 (ja) | 半導体装置の製造方法 | |
| JPH09172163A (ja) | 半導体装置の製造方法 | |
| JP3235548B2 (ja) | 半導体装置の製造方法 | |
| KR100232152B1 (ko) | 메스펫트의 제조방법 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR100264532B1 (ko) | 모드 또는 문턱전압이 각기 다른 전계효과 트랜지스터 제조 방법 | |
| JP2906856B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| JPH04369841A (ja) | 化合物半導体装置およびその製造方法 | |
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0846146A (ja) | 半導体集積回路の製造方法 | |
| JPH06177161A (ja) | 金属ショットキー接合型電界効果トランジスタの製造方法 | |
| JPH029451B2 (ja) | ||
| JP2000269235A (ja) | 接合ゲート電界効果トランジスタの製造方法 | |
| JPS59229875A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH02181440A (ja) | 電界効果トランジスタの製造方法 |