JP3189779B2

JP3189779B2 - 半導体装置の製造方法

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Publication number: JP3189779B2
Application number: JP07244698A
Authority: JP
Inventors: 直喜佐倉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-20
Filing date: 1998-03-20
Publication date: 2001-07-16
Anticipated expiration: 2018-03-20
Also published as: JPH11274175A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、Ｔ型ゲート電極や配線の周辺
部に寄生容量を低減するための空間部が形成された半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】一般に、ＦＥＴのゲートは、低抵抗で、
かつ短ゲート長であることが高周波動作等の点から望ま
しい。そこで、短ゲート長であり、断面積の大きいＴ型
ゲート電極を有するＦＥＴが知られている。このＴ型ゲ
ート電極を有するＦＥＴでは、ゲート電極の容量を低減
することが重要であり、そのために従来から種々の技術
が提案されている。

【０００３】図６（Ａ）及び（Ｂ）は、特公平２ー２８
２５５号公報に開示された半導体装置を示す断面図であ
る（以下、この技術を従来例１という）。この従来例１
の半導体装置は、ＧａＡｓ基板５０と、そのＧａＡｓ基
板５０上に設けられ、リセス５１ａが形成されたｎ型Ｇ
ａＡｓ活性層５１と、ｎ型ＧａＡｓ活性層５１のリセス
５１ａ上に設けられたＴ型ゲート電極５２と、ＣＶＤ法
による形成されるＳｉＯ₂等からなる絶縁層５３と、ｎ
型ＧａＡｓ活性層５１表面とＴ型ゲート電極５２の表面
にＣＶＤ法により形成されたＳｉ₃Ｎ₄からなる保護膜５
４と、を有し、チャネル部以外のＴ型ゲート電極５２の
下部には、外周面５５ａによって囲まれた空間部５５が
形成されている。

【０００４】従来の半導体装置によれば、Ｔ型ゲート電
極５４の下部に空間部５５が形成されることにより比誘
電率が小さくなるので、ＳｉＯ₂等の絶縁層形成に伴う
ゲート容量増加を抑制することができる、としている。

【０００５】また、特開平７ー６６２２１号公報には、
活性層を有する半導体基板上にＴ型ゲート電極、ソース
電極及びドレイン電極を有する半導体装置において、Ｔ
型ゲート電極の断面積が大きい庇部の上面から側面にス
ペーサが断続的に形成し、かつ、スペーサとＴ型ゲート
電極の側面から足部にかけて空隙部が形成されている半
導体装置が開示されている（図６参照。以下、この技術
を従来例２という）。

【０００６】一方、半導体装置の高速化を実現するため
には、ＦＥＴの性能を向上させると共に、配線の負荷容
量を低減させることが重要であり、そのために種々の技
術が提案されている。

【０００７】図７は、特開平６ー３４９９５５号公報に
開示された配線形成方法を工程順に示す断面図である
（以下、この技術を従来例３という）。まず、半導体基
板６０上に絶縁膜６１を形成し、この絶縁膜６１上にレ
ジスト６２を塗布し、レジストパターンを形成する。レ
ジスト６２をマスクにして絶縁膜６１をエッチングする
ことにより、開口パターン６３を形成する（図７（Ａ）
参照）。

【０００８】次いで、レジスト６２を除去した後、開口
パターン６３にＡｕ膜６４を埋め込み、Ａｕ膜６４を上
部に成長させる（図７（Ｂ）参照）。

【０００９】次いで、絶縁膜６１を除去し、全面に保護
絶縁膜６５を形成することにより、Ｔ型金属配線６６の
側壁に空間部６７を形成する（図７（Ｃ）参照）。

【００１０】従来例３の配線形成方法によれば、Ｔ型金
属配線６６の側壁に空間部６７を形成することにより、
配線間の絶縁分離に用いられる低誘電率物質が電流リー
クや膜中の水分による電極配線の腐蝕を引き起こすこと
を防止でき、絶縁領域の誘電率を低減することができ
る、としている。

【００１１】

【発明が解決しようとする課題】従来例１の半導体装置
では、図６（Ｂ）に示すように、常圧ＣＶＤ法を用いて
Ｔ型ゲート電極５２の頭部の下部にある開口部５２ａの
部分が成膜されないことを利用して空間部５５が形成さ
れる。そのため、Ｔ型ゲート電極５２の形状は、脚部５
２ｂの高さが低く、頭部５２ｃの幅が長いものに限定さ
れる。また、Ｔ型ゲート電極５２の脚部５２ｂの高さを
高くすることができないので、寄生容量の低減の効果に
限界がある。さらに、Ｔ型ゲート電極５２の周辺部を含
む広い領域を空間部に形成できないので、ゲート電極と
ソース電極及びドレイン電極との間に直接生じる寄生容
量を低減することができない。

【００１２】従来例２の半導体装置では、Ｔ型ゲート電
極の側面から足部にかけて空隙部が形成されて、その空
隙部の上部はスペーサによって閉鎖されているが、空隙
部は外部とは隔絶されていない。そのため、外部からの
不純物が空隙部内に浸入し、ショットキー接合部が汚染
されるおそれがある。また、樹脂封止パッケージに入れ
た場合、封止樹脂が空隙部の内部に流れ込んでしまうお
それがある。

【００１３】従来例３の配線形成方法では、金属配線の
形状はＴ型に限定され、他の形状の金属配線に適用でき
ないという問題がある。また、空間部を形成できる領域
は、Ｔ型金属配線の側壁だけに限定され、金属配線の周
辺部を含む広く領域を空間部に形成できないので、電極
配線の腐蝕の防止や絶縁領域の誘電率の低減等の効果に
限界がある。

【００１４】本発明は、上記課題を解決するためになさ
れたものであり、Ｔ型ゲート電極や配線等の形状にかか
わらず、その周辺部の広い領域に空間部を形成し、寄生
容量を大幅に低減することができる半導体装置及びその
製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、その半導体基板上に設けられ、脚部とそ
の脚部の上部から張り出している頭部とからなるＴ型ゲ
ート電極と、そのＴ型ゲート電極の両側に位置する半導
体基板上に設けられたソース電極及びドレイン電極と、
Ｔ型ゲート電極、ソース電極及びドレイン電極の上部を
被覆する絶縁層とを有し、半導体基板、Ｔ型ゲート電極
及び絶縁膜の間には、Ｔ型ゲート電極の脚部から頭部を
介してソース電極近傍まで延びた外周面によって囲まれ
た第１の空間部と、Ｔ型ゲート電極の脚部から頭部を介
してドレイン電極近傍まで延びた外周面によって囲まれ
た第２の空間部とを有し、第１の空間部及び第２の空間
部の上部は、絶縁層によって密閉され外部と隔絶されて
いる、ことを特徴とするものである。

【００１６】上記第１の空間部及び第２の空間部は、Ｔ
型ゲート電極の頭部表面まで延びた外周面によって囲ま
れていてもよい。

【００１７】上記半導体基板上に保護膜が被覆されても
よい。

【００１８】本発明の他の半導体装置は、半導体基板又
は絶縁膜と、その半導体基板又は絶縁膜上に所定間隔を
隔てて配置された配線と、その配線の上部を密閉する密
閉膜と、を有し、半導体基板又は絶縁膜、配線、密閉膜
及び隣接する配線によって囲まれた空間部を有する、こ
とを特徴とするものである。

【００１９】上記配線は、平面から見て渦巻状に配置さ
れるのが好ましい。

【００２０】本発明の半導体装置の製造方法は、（１）
半導体基板又は第１の絶縁膜上に電極、配線等の部品を
配置する工程と、（２）半導体基板又は第１の絶縁膜上
に第２の絶縁膜を形成する工程と、（３）第２の絶縁膜
上に第１の密閉膜を形成する工程と、（４）第１の密閉
膜の所定箇所に開口部を形成する工程と、（５）開口部
を介して第２の絶縁膜を除去する工程と、（６）開口部
を密閉する第２の密閉膜を形成し、部品の周辺部に、密
閉された空間部を形成する工程と、を有し、（１）から
（６）の順序で行われることを特徴とするものである。

【００２１】本発明の他の半導体装置の製造方法は、
（１）半導体基板上に第１の絶縁膜を形成する工程と、
（２）第１の絶縁膜に半導体基板に接する脚部と、その
脚部の上部から絶縁膜上に張り出した頭部とからなるＴ
型ゲート電極を設ける工程と、（３）Ｔ型ゲート電極上
に第２の絶縁膜を形成する工程と、（４）Ｔ型ゲート電
極の両側の位置に、第１及び第２の絶縁膜を除去して半
導体基板上にそれぞれソース電極及びドレイン電極を設
ける工程と、（５）半導体基板、第１及び第２の絶縁
膜、ソース電極及びドレイン電極の上部に第１の密閉膜
を形成する工程と、（６）Ｔ型ゲート電極の頭部上に対
応する第１の密閉膜の位置に開口部を形成する工程と、
（７）開口部を介して第１及び第２の絶縁膜を除去する
工程と、（８）開口部を密閉する第２の密閉膜を形成
し、Ｔ型ゲート電極の脚部から頭部を介してソース電極
近傍まで延びた外周面によって囲まれた第１の空間部
と、Ｔ型ゲート電極の脚部から頭部を介してドレイン電
極近傍まで延びた外周面によって囲まれた第２の空間部
とを形成する工程と、を有し、（１）から（８）の順序
で行われることを特徴とするものである。

【００２２】上記（１）の工程では、半導体基板と第１
の絶縁膜との間に保護膜を介在させ、上記（４）の工程
では、第１及び第２の絶縁膜と共に保護膜を除去して、
半導体基板上にそれぞれソース電極及びドレイン電極を
設けてもよい。

【００２３】上記（８）の工程では、第１の空間部及び
第２の空間部が、Ｔ型ゲート電極の頭部表面まで延びた
外周面によって囲まれるように、第２の密閉膜を形成し
てもよい。

【００２４】本発明のさらに他の半導体装置の製造方法
は、（１）半導体基板又は第１の絶縁膜上に所定間隔を
隔てて配線を配置する工程と、（２）配線上に第２の絶
縁膜を被覆する工程と、（３）第２の絶縁膜に配線の上
部に連通する第１の開口部を形成する工程と、（４）第
２の絶縁膜及び第１の開口部内に第１の密閉膜を被覆す
る工程と、（５）第１の密閉膜に配線の上部に連通する
第２の開口部を形成する工程と、（６）第２の開口部を
介して第２の絶縁膜を除去する工程と、（７）第２の開
口部を密閉する第２の密閉膜を形成し、隣接する配線間
に、密閉された空間部を形成する工程と、を有し、
（１）から（７）の順序で行われることを特徴とするも
のである。

【００２５】上記開口部を介して絶縁膜を除去する工程
は、ベーパーエッチングにより絶縁膜を選択的に除去す
るのが好ましい。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の半導体装置
を示し、（Ａ）は平面図、（Ｂ）は、（Ａ）のＡ−Ａ線
断面図である。

【００２７】図１に示すように、本発明の半導体装置
は、動作層１を有するＧａＡｓ基板２と、そのＧａＡｓ
基板２に形成されたリセス２ａ上に設けられ、脚部３ａ
と、その脚部３ａの上部から張り出している頭部３ｂと
からなるＴ型ゲート電極３と、そのＴ型ゲート電極３の
両側のＧａＡｓ基板２上に設けられたソース電極４及び
ドレイン電極５と、Ｔ型ゲート電極３、ソース電極４及
びドレイン電極５の上部を被覆するＳｉＯ₂膜、ＳｉＮ
膜等からなる絶縁層６とを有する。

【００２８】Ｔ型ゲート電極３は、ＧａＡｓ基板２とシ
ョットキー接合している。Ｔ型ゲート電極３のゲート長
は、例えば０．２μｍ程度である。

【００２９】ソース電極４及びドレイン電極５は、Ｇａ
Ａｓ基板２とオーミック接合している。

【００３０】ＧａＡｓ基板２、Ｔ型ゲート電極３及び絶
縁層６の間には、Ｔ型ゲート電極３の脚部３ａから頭部
３ｂを介してソース電極４近傍まで延びた外周面によっ
て囲まれた第１の空間部７と、Ｔ型ゲート電極３の脚部
３ａから頭部３ｂを介してドレイン電極５近傍まで延び
た外周面によって囲まれた第２の空間部８とを有する。
第１の空間部７及び第２の空間部８の上部は、絶縁層６
によって密閉されており、外部とは隔絶されている。

【００３１】第１の空間部７及び第２の空間部８の内部
は、真空あるいはＮ₂やＯ₂等を含む大気組成に準じた気
体又は不活性ガスが封入されており、比誘電率は１程度
となっている。また、第１の空間部７及び第２の空間部
８に面するＧａＡｓ基板２の表面には、保護膜１ｂが被
覆されている。保護膜１ｂは、例えば、ＳｉＮ膜、Ｓｉ
Ｏ₂膜等絶縁層６と同様な材料の膜で形成される。Ｔ型
ゲート電極３とソース電極４及びドレイン電極５との間
に生じる寄生容量は、主にゲート電極３のショットキー
接合部付近に生じる。従って、第１の空間部７及び第２
の空間部８を有することによる寄生容量の低減の効果を
大きくするためには、保護膜１ｂを薄くする必要があ
り、例えば、１０ｎｍ程度の厚さに形成するのが好まし
い。

【００３２】第１の実施の形態に係る半導体装置によれ
ば、第１の空間部７及び第２の空間部８を有するので、
Ｔ型ゲート電極３とＧａＡｓ基板２との間に生じる寄生
容量を低減することができ、かつ、Ｔ型ゲート電極３と
ソース電極４及びドレイン電極５との間に直接生じる寄
生容量も低減することができる。その結果、高周波帯域
においても高い利得が得られる。

【００３３】また、第１の空間部７及び第２の空間部８
の上部は密閉されているので、第１及び第２の空間部
７、８を損なうことなく、さらに上層に絶縁膜や配線層
を積層することが可能である。その結果、安価な樹脂封
入（モールド）によるパッケージを用いることが可能と
なり、製造コストを低減することができる。

【００３４】さらに、ショットキー接合部に対し、第１
及び第２の空間部７、８がバリアとしての役割を有す
る。そのため、素子の外部から不純物が個体中を拡散し
て浸入し、ショットキー接合部を汚染することを未然に
防止でき、素子の信頼性が向上する。

【００３５】なお、本発明はＦＥＴ単体だけでなく、集
積回路に対しても適用することができる。

【００３６】図２は、本発明の第１の実施の形態に係る
半導体装置の製造方法を工程順に示す断面図である。

【００３７】まず、ＧａＡｓ基板２上にレジストパター
ンをマスクとして、ＧａＡｓ基板２中の動作層１（電子
供給層）までエッチングしてリセス２ａを形成する。そ
して、ＧａＡｓ基板２上に第１のＳｉＯ₂膜９を成膜し
た後、レジストパターンをマスクとしてドライエッチン
グにより第１のＳｉＯ₂膜９を加工してゲート開口部を
形成する。その後、全面に金属膜を成膜してゲート開口
部内にゲート金属を埋込み、レジストパターンをマスク
として金属膜を加工して、Ｔ型ゲート電極３を設ける。
そして、全面に第２のＳｉＯ₂膜１０を、１０ｎｍ程度
成膜して、Ｔ型ゲート電極３の頭部３ｂを覆う（図２
（Ａ）参照）。

【００３８】Ｔ型ゲート電極３のゲート長（底部の寸
法）は、０．２μｍ、Ｔ型ゲート電極３の頭部３ｂの寸
法は、１．０μｍ、Ｔ型ゲート電極３の脚部３ａの高さ
は、０．３μｍ程度である。

【００３９】次いで、第２のＳｉＯ₂膜１０上にレジス
ト膜１１を被覆し、そのレジスト膜１１をマスクにして
Ｔ型ゲート電極３の両端に隣接した部分の第１のＳｉＯ
₂膜９及び第２のＳｉＯ₂膜１０をウェットエッチングに
より選択的に除去する。そして、Ａｕ、Ｇｅ、Ｎｉ合金
等からなるオーミック金属膜１２を全面に蒸着する（図
２（Ｂ）参照）。

【００４０】次いで、レジスト膜１１をメチルエチルケ
トン等の有機溶媒中で溶解させてレジスト膜１１上のオ
ーミック金属膜１２と共に除去する。Ｔ型ゲート電極３
の両側のオーミック金属膜１２は、それぞれソース電極
４及びドレイン電極５になる。そして、全面に第１のＳ
ｉＮ膜１３を成膜する（図２（Ｃ）参照）。

【００４１】次いで、Ｔ型ゲート電極３上にレジスト開
口パターンをマスクとして、ドライエッチングにより第
１のＳｉＮ膜１３を選択的に除去して開口部１４を形成
する。その後、ベーパーエッチングによりＴ型ゲート電
極３周囲の第１のＳｉＯ₂膜９及び第２のＳｉＯ₂膜１０
のみを選択的に除去する（図２（Ｄ）参照）。ベーパー
ソースには、例えばＨＦ水溶液を用いる。このとき、Ｓ
ｉＯ₂膜とＳｉＮ膜の選択比は、１０倍程度となる。こ
れは、ＳｉＯ₂膜はエッチングされる過程でＨ₂Ｏが生じ
るため、ＨＦ蒸気によるエッチングが強く進行すること
になるからである。

【００４２】次いで、減圧ＣＶＤ法により第２のＳｉＮ
膜１５を全面に成膜して、開口部１４を閉じることによ
り、第１の空間部７及び第２の空間部８が形成される
（図２（Ｅ）参照）。第２のＳｉＮ膜１５は、第１の空
間部７及び第２の空間部８が閉じる時点でＳｉＮ膜の成
膜が停止され、その膜厚は１０〜２０ｎｍ程度である。
例えば、第１のＳｉＮ膜１３とＴ型ゲート電極３の間隔
を狭くし、第２のＳｉＯ₂膜１０の膜厚を薄くすると、
第１の空間部７及び第２の空間部８の内壁に成膜される
第２のＳｉＮ膜１５の膜厚は薄くなる。

【００４３】なお、第１のＳｉＮ膜１３と第２のＳｉＮ
膜１５との接合を強化するため、第１のＳｉＮ膜１３に
凹部１３ａを形成してもよい。

【００４４】図３は、本発明の第２の実施の形態に係る
半導体装置の製造方法を工程順に示す断面図である。

【００４５】まず、ＧａＡｓ基板２上にレジストパター
ンをマスクとして、ＧａＡｓ基板２中の動作層１（電子
供給層）までエッチングしてリセス２ａを形成する。Ｇ
ａＡｓ基板２上に第３のＳｉＮ膜１６、第１のＳｉＯ₂
膜９を順次成膜した後、レジストパターンをマスクとし
てドライエッチングにより第１のＳｉＯ₂膜９、第３の
ＳｉＮ膜１６を加工してゲート開口パターンを形成す
る。そして、全面に金属膜を成膜して開口パターン内に
ゲート金属を埋込み、レジストパターンをマスクとして
金属膜を加工して、ゲート電極３を設ける。そして、全
面に第２のＳｉＯ₂膜１０を成膜して、Ｔ型ゲート電極
３の頭部３ｂを被覆する（図３（Ａ）参照）。

【００４６】次いで、レジスト膜をマスクとしてＴ型ゲ
ート電極３の両端に隣接した部分の第１及び第２のＳｉ
Ｏ₂膜１０と第３のＳｉＮ膜１６をウェットエッチング
により選択的に除去する。そして、Ａｕ、Ｇｅ、Ｎｉ合
金からなるオーミック金属膜１２を全面に蒸着する（図
３（Ｂ）参照）。

【００４７】次いで、レジスト膜をメチルエチルケトン
等の有機溶媒中で溶解させてレジスト膜上のオーミック
金属膜１２と共に除去する。Ｔ型ゲート電極３の両側の
オーミック金属膜１２は、それぞれソース電極４及びド
レイン電極５になる。そして、全面に第１のＳｉＮ膜１
３を成膜する（図３（Ｃ）参照）。

【００４８】次いで、Ｔ型ゲート電極３上にレジスト開
口パターンをマスクとして、ドライエッチングにより第
２のＳｉＮ膜１３を選択的に除去して開口部１４を形成
する。その後、ベーパーエッチングによりＴ型ゲート電
極３周囲の第１及び第２のＳｉＯ₂膜９、１０のみを選
択的に除去する（図３（Ｄ）参照）。ベーパーソースに
は、例えばＨＦ水溶液を用いる。このとき、ＳｉＯ₂膜
とＳｉＮ膜の選択比は、１０倍程度となる。これは、Ｓ
ｉＯ₂膜はエッチングされる過程でＨ₂Ｏが生じるため、
ＨＦ蒸気によるエッチングが強く進行することになるか
らである。

【００４９】次いで、スパッタ法等の異方性の成膜法を
用いて第２のＳｉＮ膜１５を全面に成膜して、開口部１
４を閉じることにより、第１の空間部７及び第２の空間
部８を得る（図３（Ｅ）参照）。このとき、スパッタ法
等の異方性の成膜法を用いているので、開口部１４から
入り込んだ第２のＳｉＮ膜１５はＴ型ゲート電極３の頭
部表面だけに成膜され、側面まで成膜されない。また、
第１空間部７及び第２の空間部８内のＧａＡｓ基板２表
面は、第３のＳｉＮ膜１６に保護されている。

【００５０】第２の実施の形態に係る半導体装置の製造
方法によれば、第２のＳｉＮ膜１５がＴ型ゲート電極３
の頭部側面に成膜されていない半導体装置が得られるの
で、第１の空間部７及び第２の空間部８の領域が増加
し、Ｔ型ゲート電極３とＧａＡｓ基板２間の寄生容量を
より少なくすることができる。

【００５１】なお、上記２つの実施の形態においては、
リセス２ａの段差を持つゲート構造の例を挙げたが、リ
セス２ａの段差は必ずしも必要ではない。また、リセス
２ａの段差の有り無し、脚部３ａの高さによらず、一定
の大きさの空隙とＧａＡｓ基板２の表面の保護膜１ｂの
厚さを得ることができる。

【００５２】上記実施の形態では、本発明をＴ型ゲート
電極３に適用しているが、上層配線についても適用する
ことができる。図４は、本発明の第３の実施の形態に係
る半導体装置の製造方法を工程順に示す断面図であり、
図５は、図４に示す製造方法により製造された半導体装
置を示す平面図である。なお、図４（Ｆ）は、図５のＢ
−Ｂ線断面図である。

【００５３】第３の実施の形態に係る半導体装置は、半
導体基板上に設けられたゲート電極、ソース電極、ドレ
イン電極等を含む下層配線層（図示せず）と、図４に示
す上層配線層とを有する。下層配線層と上層配線層と
は、層間絶縁膜である第１のＳｉＯ₂膜２０により隔て
られている。

【００５４】第１のＳｉＯ₂膜２０上には第１のＳｉＮ
膜２１が被覆され、その第１のＳｉＮ膜２１上に複数の
隣接する配線２２が形成されている。近接した２つの配
線２２の間には、空間部２３が形成される。その空間部
２３の上部は、第２のＳｉＮ膜２４及び第４のＳｉＯ₂
膜２７により閉じられている。

【００５５】また、図５に示すように、配線２２は、渦
巻き状に配置される。

【００５６】次に、第３の実施の形態に係る半導体装置
の製造方法を説明する。まず、下層配線層と上層配線層
との間を隔てる層間絶縁膜である第１のＳｉＯ₂膜２０
上に、第１のＳｉＮ膜２１を被覆する。第１のＳｉＮ膜
２１上に複数の配線２２を所定間隔を隔てて配置する。
そして、配線２２の周囲を第２のＳｉＯ₂膜２５により
平坦化する。第２のＳｉＯ₂膜２５は、減圧ＣＶＤ法に
よりＳｉＯ₂膜を成膜した後、エッチバックを行うか、
又は塗布ガラス（ＳＯＧ）を塗布、焼成することにより
得られる。第２のＳｉＯ₂膜２５上には第３のＳｉＯ₂膜
２６が被覆される（図４（Ａ）参照）。

【００５７】次いで、第３のＳｉＯ₂膜２６上に第１の
レジスト膜２８を被覆し、各配線２２上に目合わせし
て、配線２２の上面の一方の辺上を用いて第１のレジス
ト膜２８に開口パターンを形成する。この第１のレジス
ト膜２８をマスクとして、第２及び第３のＳｉＯ₂膜２
５、２６をドライエッチングにより加工して配線２２の
上面の一方の辺と側面の一部を露出させる第１の開口部
３０ａを形成する（図４（Ｂ）参照）。

【００５８】次いで、第１のレジスト膜２８を除去し
て、全面に第２のＳｉＮ膜２４を成膜する（図４（Ｃ）
参照）。

【００５９】次いで、第２のＳｉＮ膜２４上に第２のレ
ジスト膜２９を被覆し、各配線２２上に目合わせして、
第２のレジスト膜２９に配線２２より幅の狭い開口パタ
ーンを形成する。この第２のレジスト膜２９をマスクに
して、第２のＳｉＮ膜２４及び第３のＳｉＯ₂膜２６を
ドライエッチングにより加工して、配線２２の上面に第
２の開口部３０ｂを形成して配線２２を露出させる（図
４（Ｄ）参照）。

【００６０】次いで、第２のレジスト膜２９を除去した
後、ＨＦ水溶液を蒸気源に用いたベーパーエッチングに
より、第２の開口部３０ｂを介して配線２２周囲の第２
及び第３のＳｉＯ₂膜２５、２６を選択的に除去する
（図４（Ｅ）参照）。

【００６１】次いで、スパッタ等の異方性の強い成膜法
により全面に第４のＳｉＯ₂膜２７を成膜し、第２のＳ
ｉＮ膜２４の第２の開口部３０ｂを閉じ、密閉された空
間部２３を得る（図４（Ｆ）参照）。

【００６２】第３の実施の形態によれば、密閉された空
間部２３により配線２２間の寄生容量が低減される。特
に、２本以上の任意の数の配線２２が隣接する場合にお
いて、全ての近接する配線２２間に空間部２３を得るこ
とができる。その結果、配線２２間での干渉が起こら
ず、高速な動作を可能な回路を高い集積度で構成するこ
とが可能となる。

【００６３】また、図５に示すように、受動素子である
インダクタとして渦巻き状の配線２２に適用した場合、
寄生容量の低減により、高いＱ値を保ちながら素子の専
有面積を小さくすることができ、装置の小型化を図るこ
とができる。

【００６４】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。

【００６５】

【発明の効果】本発明によれば、Ｔ型ゲート電極や配線
の周辺部の広い領域に空間部を形成し、寄生容量を大幅
に低減することができるので、高周波数帯域においても
高い利得を得ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置を示し、（Ａ）は平面図、
（Ｂ）は、（Ａ）のＡ−Ａ線断面図である。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を工程順に示す断面図である。

【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法を工程順に示す断面図である。

【図４】本発明の第３の実施の形態に係る半導体装置の
製造方法を工程順に示す断面図である。

【図５】図４に示す製造方法により製造された半導体装
置を示す平面図である。

【図６】従来例１の半導体装置を示す断面図である。

【図７】従来例３の配線形成方法を工程順に示す断面図
である。

【符号の説明】

１：動作層１ｂ：保護膜２：ＧａＡｓ基板２ａ：リセス３：Ｔ型ゲート電極３ａ：脚部３ｂ：頭部４：ソース電極５：ドレイン電極６：絶縁層７：第１の空間部８：第２の空間部９：第１のＳｉＯ₂膜１０：第２のＳｉＯ₂膜１１：レジスト膜１２：オーミック金属膜１３：第１のＳｉＮ膜１４：開口部１５：第２のＳｉＮ膜１６：第３のＳｉＮ膜２０：第１のＳｉＯ₂膜２１：第１のＳｉＮ膜２２：配線２３：空間部２４：第２のＳｉＮ膜２５：第２のＳｉＯ₂膜２６：第３のＳｉＯ₂膜２７：第４のＳｉＯ₂膜２８：第１のレジスト膜２９：第２のレジスト膜３０ａ：第１の開口部３０ｂ：第２の開口部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−166842（ＪＰ，Ａ) 特開平３−58432（ＪＰ，Ａ) 特開平７−45701（ＪＰ，Ａ) 特開平９−172068（ＪＰ，Ａ) 特開平５−74910（ＪＰ，Ａ) 特開平10−116903（ＪＰ，Ａ) 特開平５−335313（ＪＰ，Ａ) 特開平１−122173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 21/768 H01L 29/417 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】（１）半導体基板上に第１の絶縁膜を形成
する工程と、（２）前記第１の絶縁膜に前記半導体基板に接する脚部
と、その脚部の上部から前記絶縁膜上に張り出した頭部
とからなるＴ型ゲート電極を設ける工程と、（３）前記Ｔ型ゲート電極上に第２の絶縁膜を形成する
工程と、（４）前記Ｔ型ゲート電極の両側の位置に、前記第１及
び第２の絶縁膜を除去して前記半導体基板上にそれぞれ
ソース電極及びドレイン電極を設ける工程と、（５）前記半導体基板、第１及び第２の絶縁膜、ソース
電極及びドレイン電極の上部に第１の密閉膜を形成する
工程と、（６）前記Ｔ型ゲート電極の頭部上に対応する前記第１
の密閉膜の位置に開口部を形成する工程と、（７）前記開口部を介して前記第１及び第２の絶縁膜を
除去する工程と、（８）前記開口部を密閉する第２の密閉膜を形成し、前
記Ｔ型ゲート電極の脚部から頭部を介してソース電極近
傍まで延びた外周面によって囲まれた第１の空間部と、
Ｔ型ゲート電極の脚部から頭部を介してドレイン電極近
傍まで延びた外周面によって囲まれた第２の空間部とを
形成する工程と、を有し、（１）から（８）の順序で行われることを特徴
とする半導体装置の製造方法。
【請求項２】前記（１）の工程では、前記半導体基板と
第１の絶縁膜との間に保護膜を介在させ、前記（４）の工程では、前記第１及び第２の絶縁膜と共
に保護膜を除去して、前記半導体基板上にそれぞれソー
ス電極及びドレイン電極を設ける、ことを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項３】前記（８）の工程では、前記第１の空間部
及び第２の空間部が、前記Ｔ型ゲート電極の頭部表面ま
で延びた外周面によって囲まれるように、前記第２の密
閉膜を形成する、ことを特徴とする請求項１又は２に記載の半導体装置の
製造方法。
【請求項４】（１）半導体基板又は第１の絶縁膜上に所
定間隔を隔てて配線を配置する工程と、（２）前記配線上に第２の絶縁膜を被覆する工程と、（３）前記第２の絶縁膜に前記配線の上部に連通する第
１の開口部を形成する工程と、（４）前記第２の絶縁膜及び前記第１の開口部内に第１
の密閉膜を被覆する工程と、（５）前記第１の密閉膜に前記配線の上部に連通する第
２の開口部を形成する工程と、（６）前記第２の開口部を介して前記第２の絶縁膜を除
去する工程と、（７）前記第２の開口部を密閉する第２の密閉膜を形成
し、隣接する配線間に、密閉された空間部を形成する工
程と、を有し、（１）から（７）の順序で行われることを特徴
とする半導体装置の製造方法。
【請求項５】前記開口部を介して絶縁膜を除去する工程
は、ベーパーエッチングにより前記絶縁膜を選択的に除
去することを特徴とする請求項１乃至４のいずれか１つ
の項に記載の半導体装置の製造方法。