JP3180907B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化合物半導体ヘテ
ロ接合型電界効果トランジスタに関し、特に、機械的強
度が大きく、低ゲート抵抗で、かつ低ゲ−ト容量を実現
する構造を有する化合物半導体ヘテロ接合型電界効果ト
ランジスタ及びその製造方法に関するものである。

【０００２】

【従来の技術】ゲ−ト長が０．２５μm以下の微細ゲー
トヘテロ接合型電界効果トランジスタ（ＨＪＦＥＴ）で
は、高周波特性を向上させるために、ゲート抵抗を低減
し、かつゲ−トフリンジング容量を低減することが重要
になっている。このために、通常、ゲ−ト長が０．２５
μm以下の微細ゲートヘテロ接合型電界効果トランジス
タ（ＨＪＦＥＴ）では、一般に、リフトオフ法により形
成されたＴ型（マッシュルーム型）ゲート電極が、採用
されている。

【０００３】このリフトオフ法は、図２１（ａ）に示す
ように、半導体基板１上に２層にしたレジストの下層レ
ジスト１０１を小さく、上層レジスト１０２を大きく開
口し、その上に電極金属を蒸着した後、有機溶剤を用い
て不要な部分の金属をレジストとともに除去することに
より、図２１（ｂ）に示すように、Ｔ型のゲート１６を
形成する方法である。この手法では、下層１０１のレジ
スト厚を厚くすることにより、Ｔ型の傘部によるゲート
容量を低減することが可能である。また、上層１０２の
レジスト開口を大きくすること、または、蒸着金属の厚
さを厚くすることによって、ゲート抵抗の低減が可能で
ある。

【０００４】また、別の微細ゲート製造方法として、図
２２（ａ）に示すように、半導体基板１上に、ＳｉＯ₂
膜やＳｉＮｘ膜などの絶縁膜１４を成膜し、絶縁膜１４
に開口を設け、開口をゲート電極金属１６で埋め込んだ
後（図２２（ｂ））、不要な部分の金属を除去すること
により、ゲートを形成する（図２２（ｃ））、埋め込み
ゲートプロセスが採用されている。この手法では、ゲー
ト傘部の下に絶縁膜１４が残留すると、傘の部分と半導
体基板との間に発生する寄生容量である外部フリンジン
グ容量が大きく増大し、高周波性能が劣化するという問
題点がある。そのために、図２２（ｃ）のように、埋め
込みに用いた絶縁膜１４を除去したするのが、一般的で
ある。

【０００５】

【発明が解決しようとする課題】しかし、上記のリフト
オフ法では、リフトオフ中およびリフトオフ後には、Ｔ
型ゲート電極の横を支える支持が無く、Ｔ型になったゲ
ート上部の金属の重さによってゲート形成後の工程中
に、ゲート電極が倒れると言う問題が、しばしば、生じ
ている。また、埋め込みゲートプロセスでも、同様に、
ゲート横の絶縁膜を除去した後には、ゲートの支えが無
くなり、ゲートが倒れ易くなると言う問題がある。

【０００６】そこで、本発明の目的は、低ゲート抵抗、
低ゲート容量を維持しつつ、ゲート横に支えのある機械
的強度の強いＴ型ゲート電極を有する半導体装置及びそ
の製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電界効果トランジスタ（以下、第１の
発明と言う）は、電極上部と、電極上部の下面から下方
に延在し、半導体基板に平行な横断面積が電極上部より
小さい電極下部とを有する、Ｔ型ゲート電極を備える電
界効果トランジスタにおいて、電極下部が、半導体基板
上に設けられた絶縁膜を貫通して半導体基板に電気的に
接続され、電極上部は、電極上部の下面が絶縁膜の上面
に対して離隔し、絶縁膜との間に空間を有するように、
絶縁膜の上方に設けられていることを特徴としている。

【０００８】電極下部が、絶縁膜を貫通する貫通部と、
貫通部と電極上部との間にあって貫通部より横断面積が
広い中間部とから形成され、中間部は絶縁膜と電極上部
の下面との間にあるようにすることもできる。

【０００９】本発明に係る別の電界効果トランジスタ
（以下、第２の発明と言う）は、電極上部と、電極上部
の下面から下方に延在し、半導体基板に平行な横断面積
が電極上部より小さい電極下部とを有する、Ｔ型ゲート
電極を備える電界効果トランジスタにおいて、電極下部
が、半導体基板上に設けられた第１の絶縁膜を貫通して
半導体基板に電気的に接続され、電極上部は、電極上部
の下面に第２の絶縁膜を備え、第２の絶縁膜の下面が第
１の絶縁膜の上面に対して離隔し、第１の絶縁膜との間
に空間を有するように、第１の絶縁膜の上方に設けられ
ていることを特徴としている。

【００１０】第１及び第２の発明では、保護膜で、絶縁
膜及びＴ型ゲート電極上を被膜することが好ましい。

【００１１】埋め込みゲート形成法において、本発明で
は、ゲート横の絶縁膜を残したままゲート上部（傘部）
と絶縁膜の間に空間をもうけることによって、低ゲート
容量を維持しつつ、絶縁膜でゲート電極を保持すること
ができるので、ゲートの機械的強度を増加させることが
できる。第１及び第２の発明に係る電界効果トランジス
タは、電界効果トランジスタである限り、トランジスタ
の構成に制約なく適用でき、例えば、ヘテロ接合型電界
効果トランジスタ、ＨＥＭＴ、ＭＥＳＦＥＴ等に好適に
適用できる。また、Ｔ型ゲートが電気的に接続される半
導体基板は、ＧａＡｓ系或いはＩｎＰ系等の化合物半導
体基板自体のみならず、化合物半導体基板上に形成され
た化合物半導体層、更には化合物半導体積層構造をも意
味する広い概念である。

【００１２】第１の発明に係る電界効果トランジスタを
製造する方法は、半導体基板上に誘電体絶縁膜を堆積さ
せ、次いで絶縁膜をエッチングして電極下部を貫通させ
る開口部を形成する工程と、開口部を埋め込むようにし
て基板全面に第１の金属層を堆積し、次いで第１の金属
層とは組成が相互に異なる第２の金属層を第１の金属層
上に堆積させて積層金属層を形成し、次いで積層金属層
をパターニングしてＴ型ゲート電極を形成する工程と、
開口部より上の第１の金属層のみを横方向にエッチング
して第２の金属層と絶縁膜との間に空間を設け、第１の
金属層からなる電極下部を露出させるエッチング工程と
を有することを特徴としている。

【００１３】第１の発明に係る電界効果トランジスタを
製造する方法の別法は、Ｔ型ゲート電極を形成する工程
では、開口部を埋め込むようにして基板全面に第１の金
属層を堆積し、次いで第１の金属層とは組成が相互に異
なる複数層の金属層を、順次、第１の金属層上に堆積さ
せて積層金属層を形成し、次いで積層金属層をパターニ
ングしてＴ型ゲート電極を形成する。

【００１４】第１の発明に係る電界効果トランジスタを
製造する方法の更なる別法は、電極上部と、電極上部の
下面から下方に延在し、半導体基板に平行な横断面積が
電極上部より小さい電極下部とを有する、Ｔ型ゲート電
極を備える電界効果トランジスタの製造方法であって、
半導体基板上に相互に組成の異なる第１及び第２の誘電
体絶縁膜を、順次、堆積させて積層絶縁膜を形成し、積
層絶縁膜をエッチングして電極下部を貫通させる開口部
を形成する工程と、開口部を埋め込むようにして基板全
面に金属層を堆積し、次いで金属層をパターニングして
Ｔ型ゲート電極を形成する工程と、第２の絶縁膜をエッ
チングして、金属層と第１の絶縁膜との間に空間を設
け、電極下部を露出させる工程とを有することを特徴と
している。

【００１５】第１の発明に係る電界効果トランジスタを
製造する方法の更なる別法は、開口部を形成する工程で
は、半導体基板上に相互に組成の異なる３層以上の誘電
体絶縁膜を、順次、堆積させて積層絶縁膜を形成し、積
層絶縁膜をエッチングして電極下部を貫通させる開口部
を形成し、電極下部を露出させる工程では、積層絶縁膜
のうち最下層より上で少なくとも最上層を含む積層絶縁
膜をエッチングして、金属層と最下層絶縁膜との間に空
間を設け、電極下部を露出させる。

【００１６】第１の発明に係る電界効果トランジスタを
製造する方法の更なる別法は、電極上部と、電極上部の
下面から下方に延在し、半導体基板に平行な面での横断
面積が電極上部より小さい電極下部とを有し、半導体基
板に直交する面での断面がＴ字状に形成された、Ｔ型ゲ
ート電極を備える電界効果トランジスタの製造方法であ
って、半導体基板上に相互に組成の異なる３層以上の誘
電体絶縁膜を、順次、堆積させて積層絶縁膜を形成する
工程と、積層絶縁膜のうちの最上層及び最下層を除く少
なくとも１層の絶縁膜の開口部を他の層の開口径より大
きい開口径で開口するように、積層絶縁膜をエッチング
してゲート電極下部を貫通させる開口部を形成する工程
と、開口部に金属層を埋め込み、パターニングして、Ｔ
型ゲート電極を形成する工程と、最上層の絶縁膜から開
口径の大きい絶縁膜までの絶縁膜をエッチングして除去
して金属層と開口径の大きい絶縁膜との間に空間を設
け、電極下部を露出させる工程とを有することを特徴と
している。

【００１７】第２の発明に係る電界効果トランジスタを
製造する方法は、半導体基板上に相互に組成の異なる３
層以上の誘電体絶縁膜を、順次、堆積させて積層絶縁膜
を形成し、積層絶縁膜をエッチングしてゲート電極下部
を貫通させる開口部を形成する工程と、開口部を埋め込
むようにして基板全面に金属層を堆積し、次いで金属層
をパターニングしてＴ型ゲート電極を形成し、続いてゲ
ート電極をマスクにして最上層の絶縁膜をエッチングす
る工程と、積層絶縁膜のうちの最上層及び最下層を除く
少なくとも１層の絶縁膜をエッチングして、最上層の絶
縁膜といずれかの絶縁膜との間に空間を設け、電極下部
を露出させる工程とを有することを特徴としている。

【００１８】第２の発明に係る電界効果トランジスタを
製造する別の方法は、半導体基板上に相互に組成の異な
る３層以上の誘電体絶縁膜を、順次、堆積させて積層絶
縁膜を形成する工程と、積層絶縁膜のうちの最上層及び
最下層を除く少なくとも１層の絶縁膜の開口部を他の層
の開口径より大きい開口径で開口するように、積層絶縁
膜をエッチングしてゲート電極下部を貫通させる開口部
を形成する工程と、開口部に金属層を埋め込み、続いて
金属層をパターニングしてＴ型ゲート電極を形成し、続
いてゲート電極をマスクにして最上層の絶縁膜をエッチ
ングする工程と、積層絶縁膜のうち最上層の下の絶縁膜
から開口径の大きい絶縁膜まで絶縁膜をエッチングして
除去して、最上層の絶縁膜と開口径の大きい絶縁膜の下
の絶縁膜との間に空間を設け、電極下部を露出させる工
程とを有することを特徴としている。

【００１９】

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。ヘテロ接合型ＦＥＴの実施形態例１ 本実施形態例は、本発明に係るヘテロ接合型電界効果ト
ランジスタ（以下、簡単にヘテロ接合型ＦＥＴと言う）
の実施形態の一例であって、図１（ａ）は本実施形態例
のヘテロ接合型ＦＥＴの要部の断面図、図１（ｂ）は本
実施形態例のヘテロ接合型ＦＥＴの積層構造を示す断面
図である。本実施形態例のヘテロ接合型ＦＥＴは、図１
に示すように、電極上部２ａと、電極上部２ａの下面２
ｄから下方に延在し、半導体基板に平行な横断面積が電
極上部２ａより小さい電極下部とを有する、Ｔ型ゲート
電極２を備えるヘテロ接合型ＦＥＴである。

【００２０】電極下部が、半導体基板１上に設けられた
絶縁膜３を貫通して半導体基板に電気的に接続され、電
極上部２ａは、その下面２ｄが絶縁膜３の上面に対して
離隔し、絶縁膜３との間に空間４を有するように、絶縁
膜３の上方に設けられている。電極下部は、絶縁膜３を
貫通する貫通部２ｃと、貫通部２ｃと電極上部２ａとの
間にあって貫通部２ｃより横断面積が広い中間部２ｂと
から形成され、中間部２ｂは絶縁膜３と電極上部２ａの
下面２ｄとの間にある。

【００２１】貫通部２ｃの両側には、ゲート電極２を形
成する際に用いられた絶縁膜３が存在する。絶縁膜３
は、貫通部２ｃを接触、保持して、ゲート電極２が倒れ
たり、半導体基板１から脱離したりするのを防ぐ。ゲー
ト電極２の電極上部２ａと貫通部２ｃとの間には中間部
２ｂがあって、中間部２ｂの周りは、該絶縁膜３の間で
空洞４が生じている。空洞４は比誘電率が絶縁膜に比べ
小さく、ゲート容量を低減する効果がある。従って、本
実施形態例のヘテロ接合型ＦＥＴは、低抵抗、低容量、
かつ微細なゲート長のゲート電極であっても、機械的強
度が強いという効果がもたらされる。絶縁膜が全くない
場合に生じていたゲート剥がれ不良が、絶縁膜をＳｉＯ
₂ 膜とし膜厚を１００ｎｍ以上にすることにより、ゲー
ト剥がれが、ほぼ無くなることを確認できた。

【００２２】本実施形態例のＴ型ゲート電極２は、図１
（ｂ）に示すヘテロ接合型ＦＥＴ３０に設けられたもの
である。ヘテロ接合型ＦＥＴ３０は、図１（ｂ）に示す
ように、Ｇa Ａs 基板３２に上に、順次、エピタキシャ
ル成長させた、バッファ層３４、アンドープＩｎＧａＡ
ｓチャネル層３６、ＳｉドープＡｌＧa Ａs ドナー層３
８、アンドープＡｌＧa Ａs ショットキ層４０、及びＳ
ｉドープＧa Ａs オーミック接触層４２の積層構造を備
えている。オーミック接触層４２の中央が開口されてシ
ョットキ層４０を露出させ、露出したショットキ層４０
上に絶縁膜３が成膜されている。Ｔ型ゲート電極２は、
電極下部が絶縁膜３を貫通してショットキ層４０に電気
的に接続されている。また、ソース電極４４及びドレイ
ン電極４６が、ゲート電極２を挟んだ配置でオーミック
接触層４２上に形成されている。本実施形態例では、基
板上全面に、保護膜４８が被覆されている。

【００２３】図２３は、絶縁膜をＳｉＯ₂ 膜、厚さ１０
０ｎｍとした場合の、ＳｉＯ₂ 膜とゲート上部までの距
離（ｄ）とゲートフリンジング容量をデバイスシミュレ
ータで求めたものである。図２３により、ｄを１００ｎ
ｍ以上にすれば、ｄ＝０の時のほぼ１／５に容量を低減
できていることが分かる。従って、高機械的強度化及び
低ゲート容量化の点においてが格段に向上していること
が分かる。

【００２４】ヘテロ接合型ＦＥＴの製造方法の実施形態
例１ 本実施形態例は、上述の実施形態例のヘテロ接合型ＦＥ
Ｔの形成に本発明に係るヘテロ接合型ＦＥＴの製造方法
を適用した実施形態の一例であって、図２（ａ）から図
３（ｅ）は、それぞれ、本実施形態例に従ってヘテロ接
合型ＦＥＴを形成した際の各工程での基板断面図であ
る。先ず、図２（ａ）に示すように、半導体基板１上に
誘電体絶縁膜３を成膜し、次いで、絶縁膜３上にレジス
ト膜５を成膜し、パターンニングを行い、次いでレジス
ト開口部６を有するエッチングマスク５を形成する。次
に、マスク５を使って、絶縁膜３をドライエッチングに
より開口し、絶縁膜開口部７を形成する（図２
（ｂ））。

【００２５】絶縁膜３上部に残留したレジスト５を除去
した後、絶縁膜開口部７をゲート金属で埋めるべく、ゲ
ート電極金属を下層ゲート電極金属８と上層ゲート電極
金属９の多層に蒸着する（図３（ｃ））。上層ゲート電
極金属９の上にレジストを塗布した後、パターンニング
し、不要な部分の金属をドライエッチングにより除去
し、Ｔ型ゲート電極２を形成する（図３（ｄ））。この
時、またはこの後に、ゲート電極２の下層金属層８を選
択的に横方向にエッチングすることによって、絶縁膜３
と上層ゲート電極金属９との間に空洞４を形成する。

【００２６】本実施形態例の方法では、ゲートと半導体
基板との接触部横に絶縁膜３を残したままにすることに
よって、Ｌｇ＝０．２μm 以下の微細ゲートにおいて
も、ゲートが倒れたり、剥がれたりすることを抑制する
ことができる。また、ゲート電極の電極上部２ａと絶縁
膜３との間に空洞４を形成しているので、ゲートの外部
フリンジング容量が増加することを抑制できる。

【００２７】ヘテロ接合型ＦＥＴの製造方法の実施形態
例１の実施例 次に、図４（ａ）から図５（ｅ）を参照し、実施例に基
づいて実施形態例１をより詳細に説明する。図４（ａ）
から図５（ｅ）は、それぞれ、実施形態例１の実施例の
各工程の基板断面図である。まず、図４（ａ）に示すよ
うに、半導体基板１上に、誘電体絶縁膜として、熱ＣＶ
Ｄ法（Chemical Vapor Deposition ：化学気相成長法）
にて厚さ約３００ｎｍのＳｉＯ₂ 膜１７を形成し、この
上に厚さ約２００ｎｍの化学増幅レジストのレジスト膜
１０を形成する。次いで、ゲート絶縁膜開口部を形成し
ようとする部分を電子線にて描画・現像し、０．１μｍ
弱の長さを持つレジスト開口部６をレジスト膜１０に形
成する。

【００２８】次に、図４（ｂ）に示すように、化学増幅
レジスト膜１０をマスクにして、ＣＦ₄ ガスにＨ₂ ガス
を３０％混合したＣＦ₄ とＨ₂ の混合ガスを用いて、ガ
ス圧３ｍTorr、パワー５０Ｗの条件にて、ＳｉＯ₂ 膜１
７をエッチング除去し、絶縁膜開口部７を形成する。な
お、このエッチング工程においては、ＣＦ₄ ガスにＨ₂
ガスを３０％程度混合することにより、ＣＦ₄ プラズマ
中に発生するフッ素ラジカル（Ｆ＊）を減少させ、レジ
ストのエッチング速度を低下させている。この結果、化
学増幅レジスト膜１０とＳｉＯ₂ 膜１０のエッチング速
度の比である選択比は１．５以上と大きくなっている。
したがって、化学増幅レジスト膜１０の膜厚を薄くする
ことができる。

【００２９】次に、図４（ｃ）に示すように、ゲート金
属としてタングステン（Ｗ）１１、チタン（Ｔｉ）１
２、金（Ａｕ）１３をこの順でスパッタリングにより、
それぞれ、厚さ１００ｎｍ、３０ｎｍ、４００ｎｍだけ
堆積させる。さらに、フォトレジスト膜にてＴ型ゲート
構造の広がった電極上部のみを覆い、Ａｒイオンを用い
たイオンミリングにて、ゲート電極の金属層の不要な部
分を除去した後に、フォトレジスト膜を除去して、図５
（ｄ）に示すように、断面形状がＴ字状のＴ型ゲート電
極２を完成する。

【００３０】次に、ＳＦ₆ ガスを用いて、ガス圧３ｍTo
rr、パワー５０Ｗの条件にて、ゲート金属の最下層にあ
るタングステン１１を横方向にエッチングすることによ
り、図５（ｅ）に示すように、ＳｉＯ₂ 膜１７とゲート
上部との間に空洞４を形成する。

【００３１】空洞４は、比誘電率が絶縁膜に比べ小さ
く、ゲート容量を低減する効果がある。また、このＴ型
ゲート電極２に接触した絶縁膜１７は、ゲート電極２が
半導体基板１との接触部から倒れたり、剥がれたりする
のを防ぐ効果がある。従って、本実施例のＴ型ゲート電
極は、微細な低抵抗かつ低容量かつ微細なゲート長にお
いても機械的強度が強いという効果を奏する。

【００３２】ヘテロ接合型ＦＥＴの製造方法の実施形態
例２ 本実施形態例は、実施形態例１のヘテロ接合型ＦＥＴの
形成に本発明に係るヘテロ接合型ＦＥＴの製造方法を適
用した実施形態の一例であって、図６（ａ）から図７
（ｅ）は、それぞれ、本実施形態例に従ってヘテロ接合
型ＦＥＴを形成した際の各工程での基板断面図である。
先ず、図６（ａ）に示すように、化合物半導体基板１上
に第１絶縁膜１４及び第２絶縁膜１５からなる２層の誘
電体絶縁膜を成膜し、次いでレジスト膜５を成膜し、次
いでパターニングして所定パターンのレジスト開口部６
を有するエッチングマスク５を形成する。次いで、図６
（ｂ）に示すように、エッチングマスク５を使って第１
絶縁膜１４と第２絶縁膜１５をドライエッチングして、
絶縁膜開口部７を開口する。

【００３３】次いで、図６（ｃ）に示すように、ゲート
電極金属１６を多層に蒸着する。このゲート電極金属の
上にレジストを塗布した後、パターンニングし、不要な
部分の金属をドライエッチングにより除去し、図７
（ｄ）に示すように、Ｔ型ゲート電極１６を形成する。
この時またはこの後に、第２絶縁膜１５を選択的に横方
向にエッチングすることによって、図７（ｅ）に示すよ
うに、第１絶縁膜とゲート電極金属１６との間に空洞４
を形成する。

【００３４】本実施形態例による方法では、ゲートと半
導体基板との接触部横に絶縁膜を残したままにすること
によって、Ｌｇ＝０．２μm以下の微細ゲートにおいて
も、ゲートが倒れたり、剥がれたりする事を抑制するこ
とができる。また、ゲート傘部と絶縁膜との間に空洞を
形成しているので、ゲートの外部フリンジング容量が増
加することを抑制できる。

【００３５】ヘテロ接合型ＦＥＴの製造方法の実施形態
例２の実施例 次に、図８（ａ）から図９（ｅ）を参照し、実施例に基
づいて実施形態例１をより詳細に説明する。図８（ａ）
から図９（ｅ）は、実施形態例２の実施例の各工程の基
板断面図である。まず、図８（ａ）に示すように、半導
体基板１上に、第１絶縁膜として、熱ＣＶＤ法にて厚さ
約１００ｎｍのＳｉＯ₂ 膜１７を形成し、さらに、上層
の誘電体絶縁膜として、プラズマＣＶＤ法（Plasma Exc
ited Chemical Vapor Deposition）により厚さ２００ｎ
ｍのＳｉＮｘ膜１８を形成する。続いて、ＳｉＮｘ膜１
８上に約２００ｎｍの化学増幅レジストのレジスト膜９
を形成し、ゲート絶縁膜開口部を形成しようとする部分
を電子線にて描画・現像し、０．１μｍ弱の長さを持つ
レジスト開口部６を形成する。

【００３６】次に、図８（ｂ）に示すように、レジスト
膜９をマスクにして、ＣＦ₄ ガスにＨ₂ ガスを３０％混
合したＣＦ₄ とＨ₂ の混合ガスを用いて、ガス圧３ｍTo
rr、パワー５０Ｗの条件にて、ＳｉＮＸ膜１８、およ
び、ＳｉＯ₂ 膜１７をエッチング除去し、絶縁膜開口部
７を形成する。なお、このエッチング工程においては、
ＣＦ₄ ガスにＨ₂ ガスを３０％程度混合することによ
り、ＣＦ₄ プラズマ中に発生するフッ素ラジカル（Ｆ
＊）を減少させ、レジストのエッチング速度を低下させ
ている。この結果、化学増幅レジスト９とＳｉＮｘ膜１
８、ＳｉＯ₂ 膜１７のエッチング速度の比である選択比
はともに１．５以上と大きくなっている。したがって、
化学増幅レジスト膜９の膜厚を薄くすることができる。

【００３７】次に、ゲート金属としてタングステン１
０、チタン１１、金１２をこの順でスパッタリングし、
それぞれ、厚さ３５ｎｍ、３０ｎｍ、４００ｎｍだけ堆
積させる（図８（ｃ））。さらに、フォトレジスト膜に
てＴ型ゲート構造の広がった電極上部のみを覆い、Ａｒ
イオンを用いたイオンミリングにて、ゲート金属の不要
な部分を除去する。そして最後に、フォトレジスト膜を
除去することで、図９（ｄ）に示すように、断面形状が
段形状を有したＴ型またはＹ型であるゲート電極２を完
成する。

【００３８】次に、ＣＦ₄ ガスにＨ₂ ガスを３０％混合
したＣＦ₄ とＨ₂ の混合ガスを用いて、ガス圧３ｍTor
r、パワー３０Ｗの条件にて、上層のＳｉＮｘ膜１８の
みを選択的にエッチングし、図９（ｅ）に示すように、
下層ＳｉＯ₂ 膜１７とゲート上部２ａとの間に空洞４を
形成する。本実施形態例では、絶縁膜を２層としたが、
３層以上であっても良い。

【００３９】ヘテロ接合型ＦＥＴの実施形態例２ 本実施形態例は、第２の発明に係るヘテロ接合型ＦＥＴ
の実施形態の一例であって、図１０は本実施形態例のヘ
テロ接合型ＦＥＴの要部の断面図である。本実施形態例
のヘテロ接合型ＦＥＴは、図１０に示すように、半導体
基板１上にＴ型ゲート電極２が形成されている。ゲート
電極２の電極下部の貫通部２ｂは、半導体基板１上に成
膜された第１の絶縁膜１４を貫通して半導体基板１に電
気的に接続されている。ゲート電極２の電極上部２ａの
下面２ｄには、第３の絶縁膜１９が形成されている。ゲ
ート電極上部２ａの下面に接触した第３の絶縁膜１９と
上記第１の絶縁膜１４との間には空洞４が形成されてい
る。

【００４０】空洞４は、比誘電率が絶縁膜に比べ小さ
く、ゲートフリンジング容量を低減する効果がある。ま
た、このゲート電極２に接触した第１の絶縁膜１４は、
ゲート電極２が倒れるのを防ぐ効果がある。従って、本
発明は微細な低抵抗かつ低容量かつ微細なゲート長にお
いても機械的強度が強いという効果がもたらされる。

【００４１】ヘテロ接合型ＦＥＴの製造方法の実施形態
例３ 本実施形態例は、実施形態例２のヘテロ接合型ＦＥＴの
形成に本発明に係るヘテロ接合型ＦＥＴの製造方法を適
用した実施形態の一例であって、図１１（ａ）から図１
２（ｆ）は、それぞれ、本実施形態例に従ってヘテロ接
合型ＦＥＴを形成した際の各工程での基板断面図であ
る。先ず、図１１（ａ）に示すように、半導体基板１上
に、下から、第１の絶縁膜１４、第２の絶縁膜１５、及
び、第３の絶縁膜１９からなる、３層の絶縁膜を成膜す
る。これらは、例えばＳｉＯ₂ 膜、ＳｉＮｘ膜、ＳｉＯ
₂ 膜である。第３の絶縁膜１９の上にレジスト膜５を成
膜し、パターンニングを行い、レジスト開口部６を有す
るエッチングマスク５を形成する。

【００４２】次に、図１１（ｂ）に示すように、エッチ
ングマスク５を使って、これら絶縁膜２１、２０、１９
をドライエッチングにより開口して、絶縁膜開口７を得
る。次に、絶縁膜２１上に残留したレジスト５を除去し
た後、絶縁膜開口部７をゲート金属で埋めるべく、図１
１（ｃ）に示すように、ゲート電極金属１６を多層に蒸
着する。このゲート電極金属１６の上にレジストを塗布
した後、パターンニングし、不要な部分の金属をドライ
エッチングにより除去し、Ｔ型ゲート電極１６を形成す
る（図１２（ｄ））。

【００４３】さらに、図１２（ｅ）に示すように、Ｔ型
ゲートの上部をマスクにして、最上層の第３の絶縁膜１
９をほぼ垂直にドライエッチングを行う。次いで、第２
の絶縁膜１５が表面に露出した後、第２の絶縁膜１５を
選択的にエッチングするエッチング条件に変更し、第２
の絶縁膜１５を垂直方向、水平方向両方にエッチングを
行うことによって、図１２（ｆ）に示すように、第１の
絶縁膜１４と第３の絶縁膜１９との間に空洞４を形成す
る。

【００４４】ヘテロ接合型ＦＥＴの製造方法の実施形態
例３の実施例 次に、図１３（ａ）から図１４（ｆ）を参照し、実施例
に基づいて実施形態例３の方法をより詳細に説明する。
図１３（ａ）から図１４（ｆ）は、実施形態例３の実施
例の各工程の基板断面図である。まず、図１３（ａ）に
示すように、半導体基板１０１上に、熱ＣＶＤ法にて１
００ｎｍ厚のＳｉＯ₂ 膜２２を成膜し、続いてプラズマ
ＣＶＤ法により１００ｎｍ厚のＳｉＮｘ膜２３を成膜
し、再度を熱ＣＶＤ法にて１００ｎｍ厚のＳｉＯ₂膜２
４を成膜する。続いて、この上に約２００ｎｍの化学増
幅レジストのレジスト膜を塗布し、ゲート絶縁膜開口部
を形成しようとする部分を電子線にて描画・現像し、
０．１μｍ弱の長さを持つ開口部６を備えたエッチング
マスク９を形成する。

【００４５】次に、図１３（ｂ）に示すように、ＣＦ₄
ガスにＨ₂ ガスを３０％混合したＣＦ₄ とＨ₂ の混合ガ
スを用いて、ガス圧３ｍTorr、パワー５０Ｗの条件に
て、化学増幅レジスト膜９をエッチングマスクにして、
ＳｉＯ₂ 膜２４、ＳｉＮｘ膜２３、ＳｉＯ₂ 膜２２をエ
ッチング除去し、絶縁膜開口部７を形成する。次に、図
１３（ｃ）に示すように、ゲート金属としてＷ、Ｔｉ、
Ａｕをこの順にスパッタリングにて、それぞれ１００ｎ
ｍ、３０ｎｍ、４００ｎｍだけ堆積させる。さらに、フ
ォトレジスト膜にてＴ型ゲート構造の広がった電極上部
のみを覆い、Ａｒイオンを用いたイオンミリングにて、
ゲート金属の不要な部分を除去して、図１４（ｄ）のよ
うなＴ型ゲート電極構造を得る。

【００４６】次に、ＣＦ₄ ガスにＨ₂ ガスを３０％混合
したＣＦ₄ とＨ₂ の混合ガスを用いて、ガス圧３ｍTor
r、パワー５０Ｗの条件にて、ＳｉＯ₂ 膜１８をドライ
エッチングし、ＳｉＮｘ膜２３を表面に露出させる（図
１４（ｅ））。次に、ドライエッチング・パワーを３０
％にして、ＳｉＮｘ膜２３を垂直、水平方向両方にエッ
チングを行い、図１４（ｆ）のように、ＳｉＯ₂ 膜２２
とＳｉＯ₂ 膜２４の間に空洞４を有する構造のゲート電
極を得る。

【００４７】ヘテロ接合型ＦＥＴの製造方法の実施形態
例４ 本実施形態例は、実施形態例２のヘテロ接合型ＦＥＴの
形成に本発明に係るヘテロ接合型ＦＥＴの製造方法を適
用した実施形態の別の例であって、図１５（ａ）から図
１７（ｇ）は、それぞれ、本実施形態例に従ってヘテロ
接合型ＦＥＴを形成した際の各工程での基板断面図であ
る。先ず、図１５（ａ）に示すように、半導体基板１上
に、下から、第１の絶縁膜１４、第２の絶縁膜１５、第
３の絶縁膜１９からなる３層の絶縁膜を成膜する。これ
らは、例えばＳｉＯ₂ 膜、ＳｉＮｘ膜、ＳｉＯ₂ 膜であ
る。その上にレジスト膜５を成膜し、パターンニングを
行って、レジスト開口部５を有するエッチングマスク５
を形成する。

【００４８】次に、エッチングマスク５を使って、これ
ら絶縁膜をドライエッチングにより開口を行う。このと
き、一時、第２の絶縁膜１５のエッチングレートが速い
エッチング条件にてエッチングすることによって、図１
５（ｂ）に示されるように、第２の絶縁膜１５が第１の
絶縁膜１４、第３の絶縁膜１９よりも横方向にエッチン
グされるようにする。

【００４９】次に、図１５（ｃ）に示すように、絶縁膜
１９上に残留したレジスト５を除去した後、絶縁膜開口
部７をゲート金属で埋めるべく、ゲート電極金属１６を
多層に蒸着する。このゲート電極金属の上にレジストを
塗布した後、パターンニングし、不要な部分の金属をド
ライエッチングにより除去し、Ｔ型ゲート電極１６を形
成する（図１６（ｄ））。

【００５０】さらに、図１６（ｅ）に示すように、Ｔ型
ゲートの上部をエッチングマスクにして、最上層である
第３の絶縁膜１９をほぼ垂直にドライエッチングを行
う。次いで、第２の絶縁膜１５を表面に露出させた後、
第２の絶縁膜１５を選択的にエッチングするエッチング
条件に変更し、第２の絶縁膜１５を垂直方向、水平方向
両方にエッチングを行うことによって、図１６（ｆ）に
示されるように、第３の絶縁膜１９と第１の絶縁膜１４
との間に空洞４があるような構造を得ることができる。

【００５１】本実施形態例では、ゲートと半導体基板と
の接触部横に絶縁膜を残したままにする事によって、Ｌ
ｇ＝０．２μm以下の微細ゲートにおいてもゲートが倒
れたり、剥がれたりする事を抑制することができる。ま
た、ゲート傘部と絶縁膜との間に空洞を形成しているの
で、ゲートの外部フリンジング容量が増加することを抑
制できる。

【００５２】さらに、図１７（ｇ）に示されるように、
第２の絶縁膜１５を選択的にエッチングするエッチング
条件に変え、第２の絶縁膜１５を垂直方向、水平方向両
方にエッチングを行うことにより、図１０と同様の構造
を得ることが出来る。またさらに、図１７（ｇ）に示さ
れるように、第３の絶縁膜１９をエッチングすることに
よって、第１の絶縁膜１４もエッチングされるが、第１
の絶縁膜１４の初期の膜厚を厚くしておくことで、図１
と同様の構造を得ることもできる。

【００５３】ヘテロ接合型ＦＥＴの製造方法の実施形態
例４の実施例 次に、図１８（ａ）から図２０（ｇ）を参照し、実施例
に基づいて実施形態例４の方法をより詳細に説明する。
図１８（ａ）から図２０（ｇ）は、実施形態例４の実施
例の各工程の基板断面図である。先ず、図１８（ａ）に
示すように、半導体基板１上に、熱ＣＶＤ法にて１００
ｎｍ厚のＳｉＯ₂ 膜２２を成膜し、続いてプラズマＣＶ
Ｄ法により１００ｎｍ厚のＳｉＮｘ膜２３を成膜し、再
度を熱ＣＶＤ法にて１００ｎｍ厚のＳｉＯ₂ 膜２４を成
膜する。続いて、この上に約２００ｎｍの化学増幅レジ
ストのレジスト膜９を塗布し、ゲート絶縁膜開口部を形
成しようとする部分を電子線にて描画・現像し、０．１
μｍ弱の長さを持つ開口部６を備えたエッチングマスク
９を形成する。

【００５４】次に、図１８（ｂ）に示すように、化学増
幅レジスト膜９をマスクにして、ＣＦ₄ ガスにＨ₂ ガス
を３０％混合したＣＦ₄ とＨ₂ の混合ガスを用いて、ガ
ス圧３ｍTorr、パワー５０Ｗの条件にて、ＳｉＯ₂ 膜２
４、ＳｉＮｘ膜２３、ＳｉＯ ₂ 膜２２をエッチング除去
し、絶縁膜開口部７を形成する。この後、ＳｉＮｘ膜２
３が選択的にエッチングされるパワー３０Ｗに切り替
え、図１８（ｃ）に示すような形状を備えた絶縁膜開口
部７を得る。

【００５５】次に、ゲート金属としてＷ、Ｔｉ、Ａｕを
この順にスパッタリングにて、それぞれ１００ｎｍ、３
０ｎｍ、４００ｎｍだけ堆積させる（図１９（ｄ））。
さらに、フォトレジスト膜にてＴ型ゲート構造の広がっ
た電極上部のみを覆い、Ａｒイオンを用いたイオンミリ
ングにて、ゲート金属の不要な部分を除去して図１９
（ｅ）のようなＴ型ゲート電極構造を得る。

【００５６】さらに、ＣＦ₄ ガスにＨ₂ ガスを３０％混
合したＣＦ₄ とＨ₂ の混合ガスを用いて、ガス圧３ｍTo
rr、パワー５０Ｗの条件にて、ＳｉＯ₂ 膜１８をドライ
エッチングし、ＳｉＮｘ膜を表面に露出させ、図２０
（ｆ）に示す構造を得ることができる。また、さらに、
ドライエッチングパワーを３０％にして、ＳｉＮｘ膜２
３を垂直、水平方向両方にエッチングを行い、図２０
（ｇ）のように、ＳｉＯ₂ 膜２２がささえとなるＴ型ゲ
ート構造を得る。

【００５７】上述の実施形態例の全てで、レジストを化
学増幅レジストとしたが、それ以外のレジストであって
もかまわない。また、絶縁膜の一例としてＳｉＯ₂ 膜や
ＳｉＮｘ膜を用いたが、それ以外の誘電体絶縁膜であっ
てもかまわない。フリンジング容量低減の観点からは、
最下層に存在する絶縁膜としては比誘電率の小さい誘電
体絶縁膜が望ましい。また、ゲート金属の一例として、
Ｗ、Ｔｉ、Ａｕとしたが、それ以外の構成であってもか
まわない。

【００５８】

【発明の効果】第１及び第２の発明では、半導体基板上
に設けられた絶縁膜を貫通する電極下部で半導体基板に
電気的に接続し、電極上部の下面が絶縁膜の上面に対し
て離隔し、絶縁膜との間に空洞を有するように、絶縁膜
の上方に電極上部を設けている。第１及び第２の発明の
構成により、断面積の大きな電極上部を有することによ
って、ゲート抵抗が低いゲート電極を実現し、ゲート上
部と半導体表面との間に設けた誘電体絶縁膜を有しない
空洞により、低ゲート容量を実現し、しかも、絶縁膜で
電極下部を保持することにより、機械的強度の強いゲー
ト電極を有するヘテロ接合型電界効果トランジスタを実
現している。本発明方法は、第１及び第２の発明に係る
ヘテロ接合型電界効果トランジスタの最適な製造方法を
実現している。

【図面の簡単な説明】

【図１】図１（ａ）は本実施形態例のヘテロ接合型ＦＥ
Ｔの要部の断面図、図１（ｂ）は本実施形態例のヘテロ
接合型ＦＥＴの積層構造を示す断面図である。

【図２】図２（ａ）から図２（ｃ）は、それぞれ、実施
形態例１に従ってヘテロ接合型ＦＥＴを形成した際の各
工程での基板断面図である。

【図３】図３（ｄ）及び図３（ｅ）は、それぞれ、図２
（ｃ）に続いて、実施形態例１に従ってヘテロ接合型Ｆ
ＥＴを形成した際の各工程での基板断面図である。

【図４】図４（ａ）から図４（ｃ）は、それぞれ、実施
形態例１の実施例の各工程の基板断面図である。

【図５】図５（ｄ）及び図５（ｅ）は、それぞれ、図４
（ｃ）に続いて、実施形態例１の実施例の各工程の基板
断面図である。

【図６】図６（ａ）から図６（ｃ）は、それぞれ、実施
形態例２に従ってヘテロ接合型ＦＥＴを形成した際の各
工程での基板断面図である。

【図７】図７（ｄ）及び図７（ｅ）は、それぞれ、図６
（ｃ）に続いて、実施形態例２に従ってヘテロ接合型Ｆ
ＥＴを形成した際の各工程での基板断面図である。

【図８】図８（ａ）から図８（ｃ）は、それぞれ、実施
形態例２の実施例の各工程の基板断面図である。

【図９】図９（ｄ）及び図９（ｅ）は、それぞれ、図８
（ｃ）に続いて、実施形態例２の実施例の各工程の基板
断面図である。

【図１０】実施形態例２のヘテロ接合型ＦＥＴの要部、
Ｔ型ゲート電極近傍の断面図である。

【図１１】図１１（ａ）から図１１（ｃ）は、それぞ
れ、実施形態例３に従ってヘテロ接合型ＦＥＴを形成し
た際の各工程での基板断面図である。

【図１２】図１２（ｄ）から図１２（ｆ）は、それぞ
れ、図１１（ｃ）に続いて、実施形態例３に従ってヘテ
ロ接合型ＦＥＴを形成した際の各工程での基板断面図で
ある。

【図１３】図１３（ａ）から図１３（ｃ）は、それぞ
れ、実施形態例３の実施例の各工程の基板断面図であ
る。

【図１４】図１４（ｄ）から図１４（ｆ）は、それぞ
れ、図１３（ｃ）に続いて、実施形態例３の実施例の各
工程の基板断面図である。

【図１５】図１５（ａ）から図１５（ｃ）は、それぞ
れ、実施形態例４に従ってヘテロ接合型ＦＥＴを形成し
た際の各工程での基板断面図である。

【図１６】図１６（ｄ）から図１６（ｆ）は、それぞ
れ、図１５（ｃ）に続いて、実施形態例４に従ってヘテ
ロ接合型ＦＥＴを形成した際の各工程での基板断面図で
ある。

【図１７】図１７（ｇ）は、図１６（ｆ）に続いて、実
施形態例４に従ってヘテロ接合型ＦＥＴを形成した際の
各工程での基板断面図である。

【図１８】図１８（ａ）から図１８（ｃ）は、それぞ
れ、実施形態例４の実施例の各工程の基板断面図であ
る。

【図１９】図１９（ｄ）及び図１９（ｅ）は、それぞ
れ、図１８（ｃ）に続く、実施形態例４の実施例の各工
程の基板断面図である。

【図２０】図２０（ｆ）及び図２０（ｇ）は、それぞ
れ、図１９（ｅ）に続く、実施形態例４の実施例の各工
程の基板断面図である。

【図２１】図２１（ａ）と図２１（ｂ）は、それぞれ、
従来の製造方法に従ってＴ型ゲート電極を形成する際の
各工程の基板断面図である。

【図２２】図２２（ａ）から図２２（ｃ）は、それぞ
れ、従来の別の製造方法に従ってＴ型ゲート電極を形成
する際の各工程の基板断面図である。

【図２３】実施形態例１のヘテロ接合型ＦＥＴの効果を
示すグラフである。

【符号の説明】

１ 半導体基板 ２ Ｔ型ゲート電極 ３ 絶縁体膜 ４ 空洞 ５ レジスト ６ レジスト開口部 ７ 絶縁膜開口部 ８ 下層電極金属 ９ 上層電極金属 １０ 化学増幅レジスト １１ タングステン １２ チタン １３ 金 １４ 第１の絶縁膜 １５ 第２の絶縁膜 １６ ゲート電極金属 １７ ＳｉＯ₂ 膜 １８ ＳｉＮｘ膜 １９ 第３の絶縁膜 ２２ ＳｉＯ₂ 膜 ２３ ＳｉＮｘ膜 ２４ ＳｉＯ₂ 膜 ３０ 実施形態例１のヘテロ接合型電界効果トランジス
タ ３２ Ｇa Ａs 基板 ３４ バッファ層 ３６ アンドープＩｎＧａＡｓチャネル層 ３８ ＳｉドープＡｌＧa Ａs ドナー層 ４０ アンドープＡｌＧa Ａs ショットキ層 ４２ ＳｉドープＧa Ａs オーミック接触層 ４４ ソース電極 ４６ ドレイン電極 ４８ 保護膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−115923（ＪＰ，Ａ) 特開 平８−17850（ＪＰ，Ａ) 特開 平７−106344（ＪＰ，Ａ) 特開 平２−285645（ＪＰ，Ａ) 特開 平１−244667（ＪＰ，Ａ) 特開 平11−354542（ＪＰ，Ａ) 特開 平５−74817（ＪＰ，Ａ) 特開 平２−180031（ＪＰ，Ａ) 特開 昭63−245961（ＪＰ，Ａ) 特開 平２−18942（ＪＰ，Ａ) 特開 昭51−97369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 電極上部と、電極上部の下面から下方に
   延在し、半導体基板に平行な面での横断面積が電極上部
   より小さい電極下部とを有し、半導体基板に直交する面
   での断面がＴ字状に形成された、Ｔ型ゲート電極を備え
   る電界効果トランジスタの製造方法であって、 半導体基板上に相互に組成の異なる３層以上の誘電体絶
   縁膜を、順次、堆積させて積層絶縁膜を形成する工程
   と、 積層絶縁膜のうちの最上層及び最下層を除く少なくとも
   １層の絶縁膜の開口部を他の層の開口径より大きい開口
   径で開口するように、積層絶縁膜をエッチングしてゲー
   ト電極下部を貫通させる開口部を形成する工程と、 開口部に金属層を埋め込み、パターニングして、Ｔ型ゲ
   ート電極を形成する工程と最上層の絶縁膜から開口径の
   大きい絶縁膜までの絶縁膜をエッチングして除去して金
   属層と開口径の大きい絶縁膜との間に空間を設け、電極
   下部を露出させる工程とを有することを特徴とする電界
   効果トランジスタの製造方法。
2. 【請求項２】 電極上部と、電極上部の下面から下方に
   延在し、半導体基板に平行な横断面積が電極上部より小
   さい電極下部とを有する、Ｔ型ゲート電極を備える電界
   効果トランジスタの製造方法であって、 半導体基板上に相互に組成の異なる３層以上の誘電体絶
   縁膜を、順次、堆積させて積層絶縁膜を形成し、積層絶
   縁膜をエッチングしてゲート電極下部を貫通させる開口
   部を形成する工程と、 開口部を埋め込むようにして基板全面に金属層を堆積
   し、次いで金属層をパターニングしてＴ型ゲート電極を
   形成し、続いてゲート電極をマスクにして最上層の絶縁
   膜をエッチングする工程と、 積層絶縁膜のうちの最上層及び最下層を除く少なくとも
   １層の絶縁膜をエッチングして、最上層の絶縁膜といず
   れかの絶縁膜との間に空間を設け、電極下部を露出させ
   る工程とを有することを特徴とする電界効果トランジス
   タの製造方法。
3. 【請求項３】 Ｔ型ゲート電極を形成する工程では、開
   口部を埋め込むようにして基板全面に第１の金属層を堆
   積し、続いて第１の金属層上に第１の金属層とは組成が
   相互に異なる少なくとも１層の金属層を堆積して積層金
   属層を形成し、次いで積層金属層をパターニングしてＴ
   型ゲート電極を形成することを特徴とする請求項２に記
   載の電界効果トランジスタの製造方法。
4. 【請求項４】 電極上部と、電極上部の下面から下方に
   延在し、半導体基板に平行な面での横断面積が電極上部
   より小さい電極下部とを有し、半導体基板に直交する面
   での断面がＴ字状に形成された、Ｔ型ゲート電極を備え
   る電界効果トランジスタの製造方法であって、 半導体基板上に相互に組成の異なる３層以上の誘電体絶
   縁膜を、順次、堆積させて積層絶縁膜を形成する工程
   と、 積層絶縁膜のうちの最上層及び最下層を除く少なくとも
   １層の絶縁膜の開口部を他の層の開口径より大きい開口
   径で開口するように、積層絶縁膜をエッチングしてゲー
   ト電極下部を貫通させる開口部を形成する工程と、 開口部に金属層を埋め込み、続いて金属層をパターニン
   グしてＴ型ゲート電極を形成し、続いてゲート電極をマ
   スクにして最上層の絶縁膜をエッチングする工程と、 積層絶縁膜のうち最上層の下の絶縁膜から開口径の大き
   い絶縁膜まで絶縁膜をエッチングして除去して、最上層
   の絶縁膜と開口径の大きい絶縁膜の下の絶縁膜との間に
   空間を設け、電極下部を露出させる工程とを有すること
   を特徴とする電界効果トランジスタの製造方法。