JP3120765B2

JP3120765B2 - 半導体装置の製造方法

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Publication number: JP3120765B2
Application number: JP09312208A
Authority: JP
Inventors: 昌興石川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-24
Filing date: 1997-11-13
Publication date: 2000-12-25
Anticipated expiration: 2017-11-13
Also published as: JPH1197457A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に電界効果トランジスタにおいてＴ字
型のゲ−ト電極をもつＭＥＳＦＥＴ（ＨＥＭＴを含む）
の製造方法にする関するもである。

【０００２】

【従来の技術】電界効果トランジスタの特性を向上させ
るには、ゲ−ト電極が微細であると同時にゲ−ト電極抵
抗の低減と、ゲ−ト電極とソ−ス電極及びドレイン電極
間の寄生抵抗や寄生容量の低減が重要である。また、産
業的には生産性よく容易に製造できることが必要であ
る。

【０００３】このためにマッシュル−ム形状のいわゆる
Ｔ字型のゲ−ト電極を用い、このゲ−ト電極庇の端部と
自己整合的にソ−スおよびドレイン電極を形成する技術
が従来より提案されている。

【０００４】図２９は特開平５−３２６５６４号公報に
開示された従来の電界効果トランジスタの製造方法を工
程順に示した断面図である。

【０００５】まず、図２９（Ａ）に示すように、半絶縁
性ＧａＡｓ基板２１上にＧａＡｓバッフア層２２、ｎ−
ＧａＡｓ層２３ａ、ｎ−ＡｌＧａＡｓ層２４ａ，ｎ−Ｇ
ａＡｓ層２３ｂ、ｎ−ＡｌＧａＡｓ層２４ｂ、ｎ⁺−Ｇ
ａＡｓ層２５の結晶構造が設けられた半導体基板上にＳ
ｉＯＮ（酸化窒化珪素）膜２６を約２００ｎｍ（ナノメ
ータ）堆積する。

【０００６】次に、図２９（Ｂ）に示すように、ゲ−ト
電極領域が開口したホトレジスト膜２７ａを設けてＳｉ
ＯＮ膜２６さらにｎ⁺−ＧａＡｓ層２５，ｎ−ＡｌＧａ
Ａｓ層２４ｂを異方性のある反応性イオンエッチング
（ＲＩＥ）法により順次除去する。

【０００７】次に、図２９（Ｃ）に示すように、ホトレ
ジスト膜２７ａを除去した後、プラズマＣＶＤ法により
ＳｉＯ₂膜を約４００ｎｍ堆積し、ＲＩＥ法により異方
性エッチングして約０．２μｍ幅のＳｉＯ₂側壁膜２８
を形成する。

【０００８】ここで、ＳｉＯ₂側壁膜２８により、ホト
レジスト膜２７により設けられたレチクル寸法のゲ−ト
電極領域が微細化される。

【０００９】次に、図２９（Ｄ）に示すように、ｎ−Ｇ
ａＡｓ層２３ｂさらにｎ−ＡｌＧａＡｓ層２４ａをエッ
チングする。

【００１０】次に、図２９（Ｅ）に示すように、ゲ−ト
電極を形成するためのＴｉ／Ｐｔ／Ａｕ層２９を蒸着す
る。

【００１１】次に図２９（Ｆ）に示すように、ホトレジ
スト膜２７ｂを設け、Ｔｉ／Ｐｔ／Ａｕ層２９をイオン
ミリング法によりエッチングして、庇を有したいわゆる
Ｔ型ゲ−ト電極を形成する。

【００１２】次に、図２９（Ｇ）に示すように、ＳｉＯ
Ｎ膜２６を除去し、オ−ミック電極となるＡｕＧｅ／Ｎ
ｉ／Ａｕ層３０をゲ−ト電極２９により分離されたソ−
ス・ドレイン電極が形成され、ここにソ−ス・ドレイン
電極が自己整合的に形成された電界効果トランジスタを
得ることが出来る。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の電界効果トランジスタの製造方法では、図２９
（Ｅ）に示すｎ−ＧａＡｓ層２３ｂにゲ−ト金属が短絡
防止のため、ＳｉＯ₂側壁２８の開口長Ｌｇｃよりも大
きい開口長Ｌｇｋとする必要があり、そこにゲ−ト金属
２９をスパッタ法により被着すると、図３０に示すよう
にゲ−ト金属のショットキ−界面Ｌｓｇはゲ−ト長Ｌｇ
よりも拡大されて被着される問題点があった。

【００１４】このショットキ−界面が拡大されて被着さ
れる問題点は、ｎ−ＧａＡｓ層２３ｂの厚さおよびＳｉ
Ｏ₂側壁２８の高さにより依存変動し、側壁の高さを高
くしてアクセプト比（側壁高さと開口幅Ｌｇとの比）を
大きくすればショットキ−界面の拡大は低減されるが、
ゲ−ト電極にボイドが発生したり断線などが新たに発生
する問題点があった。

【００１５】このｎ−ＧａＡｓ層２３ｂと近接または短
絡せずにショットキ−界面の拡大を防止した方法として
は、上記公報には図３１に示すように、ＷＳｉ／Ａｕ層
によるゲート電極３２を用いた例において、サイドエッ
チング部にＳｉＯ₂膜３１を充填した方法を示してい
る。

【００１６】しかし、この方法を用いてもボイドや断線
などの問題は避け難く、また、ゲ−ト開口を形成する工
程においては、図２９（Ｂ）に示すｎ−ＡｌＧａＡｓ層
２４ｂに至る間での開口を形成するＲＩＥ工程と、図２
９（Ｃ）に示した側壁加工のためのＲＩＥ工程、さらに
図２９（Ｄ）やさらには図２９（Ｆ）に示したショット
キ−界面の拡大防止のためのＲＩＥのように３度４度に
わたって半導体基板表面がプラズマ雰囲気中に曝され
る。特に、図３１に示した方法のＳｉＯ₂膜３１を充填
する工程ではショットキ−界面が２度にわたり曝され
る。そのため、結晶がダメ−ジを受けやすくなり、ＦＥ
Ｔ特性の劣化を招く問題があった。

【００１７】本発明は上述した従来技術の問題点に鑑み
てなされたものであって、その目的は、第１に、ボイド
や断線の発生を防止すると共に、より微細化した新規な
ゲ−ト電極を有したＴ型ゲ−ト電極の形成方法を提供す
ることであり、第２に、ショットキ−界面へのプラズマ
照射回数を低減し、また、寄生容量を減じて特性劣化を
防止することである。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体装置の製造方法は、半導体基板
上に絶縁膜による第１のマスクを設け、これを開口する
ためのホトレジスト膜によるマスクを設ける第１の工程
と、前記絶縁膜を開口し、エッチングにより半導体基板
の一部を露出開口しリセスを設ける第２の工程と、前記
リセス底部と第１のマスク側面にショットキ−金属膜を
堆積して、前記開口部を微細化し、さらにリセス内のシ
ョットキ−金属膜上に第２のマスクを前記開口部を通じ
て金属膜を設ける第３の工程と、アクテイブイオンエッ
チング法により、ショットキー金属膜を第２のマスク寸
法よりも微細化する第４の工程と、前記リセス部および
開口により生じた凹部に充填物を埋め込み、エッチング
により第１のマスク上の金属膜を除去し、さらに前記充
填物を除去または残置する第５の工程と、第２のマスク
表面の一部または全面を露出し、リセス部と第１のマス
ク側面に絶縁物が設けられた開口部を形成する第６の工
程と、前記開口部に、低抵抗金属膜を堆積し、さらにホ
トレジストマスクを設けて、その終端が第１のマスク上
に位置するＴ型のゲ−ト電極を形成し、該ゲ−ト電極を
マスクに第１のマスクを除去し半導体基板の表面を露出
する第７の工程と、前記ゲ−ト電極をマスクにして該ゲ
−ト端から延在したオ−ミック金属を被着し、これを熱
処理してソ−ス、ドレイン電極を形成する第８の工程と
を有して電界効果トランジスタを製造することを特徴と
する。ここで、前記第１のマスク下の前記絶縁膜に空隙
または空間が形成されることが好ましい。また、前記第
３の工程において、ショットキ−金属の堆積にはスパッ
タ法を用い、第２のマスク金属の堆積には真空蒸着法に
より設けることが出来る。さらに、前記第３の工程にお
いて、第１のマスク底部が、ショットキ−金属膜厚高と
第２のマスク膜厚高よりも高いことができる。あるい
は、前記第３の工程において、ショットキ−金属膜厚高
または該ショットキ−金属膜厚高と第２のマスク膜厚高
とを加えた膜厚高が、第１のマスク底部よりも高いこと
ができる。また、前記第４の工程において、第１のマス
ク上に堆積した金属膜により形成した開口部を通して、
ショットキ−金属膜をエッチングして微細化することが
好ましい。さらに、前記第４の工程において、第１のマ
スクの１部または全部を除去した後、ショットキ−金属
をエッチングすることができる。また、前記第５の工程
において、凹部に充填する物質として、絶縁物の場合は
除去し、金属の場合は残置することが好ましい。また、
前記第７の工程において、無電解メッキおよび電解メッ
キ方法を用いて低抵抗金属膜を形成することが好まし
い。また、前記ショットキ−金属膜によるショットキ−
ゲート電極をソース電極に近接し、ドレイン電極から遠
在するように設けることができる。

【００１９】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００２０】先ず本発明の第１の実施の形態について説
明する。図１および図２は第１の実施の形態の電界効果
トランジスタの製造方法を工程順に示す断面図である。

【００２１】第１工程では、図１（Ａ）に示すように、
半導体基板１４上に第１のマスク５として絶縁物を用
い、例えばＳｉＯ₂膜を３００ｎｍ（ナノメータ）堆積
し、さらにゲ−ト領域となる開口寸法５００ｎｍの開口
６ａｋを設けたホトレジスト膜６ａを形成する。尚、今
日では、開口寸法５００ｎｍはｉ線ステッパ−で十分可
能な範囲である。半導体基板１４は、通常のＭＥＳＨＥ
Ｔを形成する場合には表面部分にｎ−ＧａＡｓ等の活性
層を有するものを用い、また、リセス構造のＭＥＳＦＥ
Ｔを形成する場合にはｎ^-−ＧａＡｓ層上にｎ⁺−Ｇａ
Ａｓ層が形成されたものを用いる。さらに、ヘテロ接合
を有するＦＥＴを形成する場合には、ｉ−ＧａＡｓ、ｎ
−ＡｌＧａＡｓ層、ｎ⁺−ＧａＡｓ等の積層構造を有す
る半導体基板を用いる。第１のマスク５の材料として
は、Ｓｉ０₂やＳｉＯＮあるいはＳｉ₃Ｎ₄等の誘電率
の高い絶縁物が用いられる。

【００２２】この第１の実施の形態ではヘテロ接合（Ｈ
ＪＦＥＴ，ＨＥＭＴ）について説明するから、半導体基
板１４は、半絶縁性ＧａＡｓ基板１上にノンドープＧａ
Ａｓ層２、ｎ−ＡｌＧａＡｓ層３およびｎ⁺−ＧａＡｓ
層４を順に積層して構成する。

【００２３】次に第２工程では、図１（Ｂ）に示すよう
に、ホトレジスト膜６ａをマスクにして、始めに第１の
マスク５をガス種にＣＦ₄を用いたＲＩＥ法により開口
し、そのあと、ガス種をＢＣｌ₃＋ＳＦ₆の混合ガスを
用いて、例えば９０ｎｍの膜厚のｎ⁺−ＧａＡｓ４を通
常用いられているＲＩＥ法でエッチングして開口４ｋを
形成し、ｎ−ＡｌＧａＡｓ層３の表面を露出する。

【００２４】しかし、この時に、ｎ−ＡｌＧａＡｓ層３
はエッチングストッパとして働くがｎ⁺−ＧａＡｓ層４
はエッチング異方性がないために、第１のマスク５の開
口５ｋよりも大きい開口４ｋが形成される。すなわち、
少なくともｎ⁺−ＧａＡｓ層４の膜厚以上にサイドエッ
チングされる。

【００２５】本実施の形態では、例えば第１のマスク５
の開口５ｋはＲＩＥ法により、エッチングガスにＣ
Ｆ₄、流量が１００ｓｃｃｍ、ガス圧力が５ｍＴｏｒ
ｒ、エッチングパワ−が０．１４Ｗ／ｃｍ²である。ま
た、ｎ⁺−ＧａＡｓ層４のエッチングは、ＢＣｌ₃＋Ｓ
Ｆ₆の混合ガスを用い、ガス圧力５ｍＴｏｒｒ、エッチ
ングパワ−が０．０７Ｗ／ｃｍ²である。この時、ｎ⁺
−ＧａＡｓ層４の開口４ｋは、少なくても６８０ｎｍ以
上となる。しかし、これらの条件は装置依存性があるた
めエッチングレイトは異なる。

【００２６】次に第３工程では、図１（Ｃ）に示すよう
に、開口部に向けて通常のスパッタ法によりショットキ
−金属７として、ＷＳｉ膜を被着堆積し、リセス内のｎ
−ＡｌＧａＡｓ層３上に堆積してショットキ−金属膜７
を形成する。次に異方性の強い真空蒸着法により、ショ
ットキ−金属７とはエッチング選択比の大きい金属とし
て、例えばＰｔ金属膜８を膜厚２０ｎｍ被着堆積し、開
口部内のショットキ−金属膜７上に堆積したＰｔ膜を第
２のマスク８として形成する。この時、スパッタ法によ
りＷＳｉを被着すると、スパッタ法は異方性が小さいた
めに、ショットキ−金属はリセス内のｎ−ＡｌＧａＡｓ
層３の表面に第１のマスク５の開口寸法よりも大きく被
着し（寸法が７Ｌｓ）、ｎ⁺−ＧａＡｓ層４と接触した
り、著しく接近してゲ−トとソ−スあるいはドレイン間
で短絡したりして、高周波特性およびドレイン耐圧低下
の原因となる問題があった。

【００２７】一方、第１のマスク５上にはショットキ−
金属が堆積すると同時に、開口側面にも堆積するため、
第１のマスク５の開口寸法は実質的に小さな開口寸法７
ｋｎとなる。例えば、本実施の形態では第１のマスク５
表面に５０ｎｍ被着した時、側面には１８ｎｍ堆積し
た。したがって、第１のマスクの開口７ｋｎは５００−
（１８×２）＝４６４ｎｍに減少したことになる。本実
施の形態の開口寸法の低減は、ショットキ−金属膜７の
堆積膜厚により変化するが、ｎ⁺−ＧａＡｓ層４の膜厚
に規定される。真空蒸着法により、この開口７ｋｎを通
して膜厚２０ｎｍ堆積したＰｔ金属膜８は、第１のマス
ク５の開口が縮小された寸法とほぼ同等な寸法８Ｌｇで
第２のマスク８を形成する。

【００２８】次に第４工程では、図１（Ｄ）に示すよう
に、ＲＩＥ法により第２のマスク８ａをマスクにして開
口部を通してショットキ−金属膜７をエッチングし、シ
ョットキ−ゲ−ト電極長さ寸法７Ｌｇが第２マスク８ａ
の長さ寸法８Ｌｇより微細に形成できる。すなわちこの
ショットキ−ゲ−ト７ｇのショットキ−ゲ−ト長７Ｌｇ
はエッチング時間によって制御することができる。エッ
チング条件はｎ⁺−ＧａＡｓ層と同じ方法を用いる。即
ち、ＢＣｌ₃＋ＳＦ₆の混合ガスを用い、ガス圧力５ｍ
Ｔｏｒｒ、エッチングパワ−が０．０７Ｗ／ｃｍ²であ
る。この時、ショットキ−金属膜７のＷＳｉは等方的に
エッチングされるため、第１のマスク５と第２のマスク
８との間隙を通して、リセス内のｎ⁺−ＧａＡｓ層４上
に広く堆積している第２のマスク８ａ直下以外の不要な
ショットキ−金属膜７を除去することが出来る。また、
同時に第１のマスク５の側面に被着しているショットキ
−金属７が除去され、同第１のマスク５表面上のショッ
トキ−金属膜７はその１部が除去される。以上により、
ショットキ−ゲ−ト電極７ｇを著しく微細化することが
出来る。

【００２９】次に第５工程では、図２（Ａ）、（Ｂ）に
示すように、開口部にホトレジスト６ｂを埋め込みエッ
チバック法により、表面のＰｔ金属膜８さらに不要とな
ったショットキ−金属膜７をガス種にＡｒを用いた通常
のイオンミリング法によりエッチング除去する。あるい
は、ＲＩＥ法ではエッチング困難なＰｔ金属をイオンミ
リング法を用いて除去した後、次にガス種にＳＦ₆を用
いたＲＩＥ法で不要なショットキ−金属膜７をエッチン
グ除去しても良い。本方法によればエッチング比が大き
いため工程は増すが第１のマスクの膜減を押さえる利点
がある。エッチング後はホトレジスト膜６ｂはＯ₂アッ
シャ−および有機溶剤を用いて除去清浄化する。

【００３０】次に第６工程では、図２（Ｂ）に示すよう
に、半導体基板１４および第１のマスク５の全面に絶縁
物、例えばＳｉＯ₂膜９を生成し、次に、ガス種にＣＦ
₄を用いた通常のＲＩＥ法によりＳｉＯ₂膜９を第２の
マスク８が露出するまでエッチングして側壁膜９ｗおよ
び開口５ａｋを形成する。

【００３１】この時、ｎ⁺−ＧａＡｓ層４をリセスした
ことにより生じた空間部分にもＳｉＯ₂膜は堆積する
が、ＳｉＯ₂生成ガスが流入する入り口である第１のマ
スク５と第２のマスク８ａ（８）の間隙が小さいために
前記空間部分がＳｉＯ₂で充填される前に前記入り口が
閉塞するため、周囲がＳｉＯ₂膜９による空隙１０が形
成される。

【００３２】次に第７工程では、図２（Ｃ）に示すよう
に、第１のマスク５、側壁膜９ｗおよび第２のマスク８
ａに接して低抵抗金属膜１１を、例えばＡｕをスパッタ
法あるいは真空蒸着法により被着堆積し、所要の寸法に
ホトレジスト膜６ｃによるマスク６ｃを設け、ガス種に
Ａｒを用いた通常のイオンミリング法によりエッチング
し、第１のマスク５の表面を露出すると共にゲ−ト電極
を構成する低抵抗金属膜１１を形成する。

【００３３】次に、ガス種にＣＦ₄を用いた通常のＲＩ
Ｅにより、第１のマスク５をエッチングして半導体基板
１４のｎ⁺−ＧａＡｓ層４の表面を露出する。

【００３４】次に第８工程では、図２（Ｄ）に示すよう
に、ホトレジストマスク６ｃを除去した後、低抵抗金属
膜１１をマスクにして、上方からオ−ミック金属の複合
膜１２として例えばＡｕＧｅ／Ｎｉ／Ａｕを１００ｎｍ
／３０ｎｍ／２０ｎｍ蒸着し熱処理する。このようにし
て、低抵抗金属膜１１上に前記オ−ミック金属１２が被
着堆積してＴ型ゲ−ト電極１３を形成し、同時に、ゲ−
ト電極端から絶縁物による第１のマスク５を介して延在
した上記オ−ミック金属の複合膜１２によるソ−ス電極
１２ａおよびドレイン電極１２ｂを形成して本発明の第
１の実施の形態による電界効果トランジスタを形成す
る。

【００３５】以上示した製造方法によれば、微細なショ
ットキ−ゲ−ト電極の上にショットキ−金属とは異なる
金属膜を介して、ｉ線技術で形成可能な汎用露光技術が
使用できる。

【００３６】従って、高価でスル−プットが悪い電子線
露光機を必要としない。またＴ型電極の庇下に空隙を形
成するため寄生容量の低減ができる等の利点がある。

【００３７】次に本発明の第２の実施の形態について説
明する。図３乃至図５は第２の実施の形態の電界効果ト
ランジスタの製造方法を工程順に示す断面図である。

【００３８】前述の第１の実施の形態においては、第２
のマスク８が、そのままショットキ−金属膜７と低抵抗
金属膜１１との介在物として作用し、ショットキ−金属
膜が薄い場合について示した。本実施の形態ではショッ
トキ−金属膜が厚く、第２のマスクを工程途中で除去す
る方法に付いて述べる。

【００３９】尚、以下の説明の中で前述の第１の実施の
形態と重複する工程については、図面および説明を適宣
省略する。

【００４０】図３（Ａ）乃至図３（Ｃ）において、第１
のマスク５ｂが例えば６００ｎｍと、第１の実施の形態
の図１（Ａ）および図１（Ｂ）における第１のマスク５
に比べて、厚いことが異なること以外は同一条件のため
説明を省略する。ここで第１のマスク５ｂの膜厚を厚く
することにより、ショットキ−金属７ｃの山（膜厚）を
高く形成することが可能となる。

【００４１】次に第３の工程として、図３（Ｄ）に示す
ように、第１の実施の形態ではショットキ−金属膜厚７
はｎ⁺−ＧａＡｓ層４の膜厚よりも薄く、第１のマスク
５下に形成したが、ここでは例えば２００ｎｍ以上の膜
厚にスパッタにより被着する。このようにしてショット
キ−金属膜７ｃによる高い山が形成される。

【００４２】次に、金属アルミニュム（Ａｌ）８ｃを異
方性の強い真空蒸着法により４０ｎｍ被着する。このよ
うにして、第１のマスク５の開口寸法５ｂｋより３／１
に著しく縮小された開口寸法８ｃｋによる第２のマスク
８ｄを山状のショットキ−金属膜７ｃ上に形成する。

【００４３】次に第４の工程として、図４（Ａ）に示す
ように、ＢＣｌ₃＋ＳＦ₆の混合ガスを用いたＲＩＥ法
により開口部８ｃｋを通して、第２のマスク８ｄを用い
てショットキ−金属膜７ｃをエッチングして、ショット
キ−ゲ−ト電極７ｇを形成する。この時、同時に第１の
マスク上のショットキ−金属膜７ｄもエッチングされ
て、第１のマスクの開口５ｂｋよりも大きく除去され
る。

【００４４】次に第５の工程として、図４（Ｂ）に示す
ように、第２のマスク８ｄを燐酸（Ｈ₃ＰＯ₄）を用い
て化学腐食法によりエッチング除去する。この時、同時
にショットキ−金属膜７ｄ上のＡｌ膜８ｃも除去され
る。そして、ポリミイド９ａを用いてＯ₂ガスを用いた
エッチバック法により、リセス部および第１の開口５ｂ
ｋの一部が埋め込まれ、ショットキ−ゲ−ト電極の一部
を露出する。

【００４５】次に第６の工程として、図４（Ｃ）に示す
ように、低抵抗金属膜、例えば金（Ａｕ）１１を６００
ｎｍスパッタで被着する。次にホトレジストによるマス
ク６ｄを所望の寸法に例えば０．９μｍに設け、始め
に、低抵抗金属膜１１をＡｒをガス種にしたイオンミリ
ング法でエッチングして、ショットキ−金属膜７を露出
する。次に、ガス種にＳＦ₆を用いたＲＩＥ法によりシ
ョットキ−金属をサイドエッチングして空間７ｅを形成
し、次に、第１のマスク５をＣＦ₄ガスを用いたＲＩＥ
法により、第１のマスク５ｂをエッチングして形状５ｂ
ｂにし、半導体基板１４のｎ⁺−ＧａＡｓ層４の表面を
露出する。次に、Ｏ₂プラズマに曝してホトレジスト膜
６ｄを除去し、有機溶剤で清浄化する。

【００４６】次に第７の工程として、図５（Ａ）に示す
ように、低抵抗金属膜１１をマスクにしてオ−ミック金
属として例えばＡｕ・Ｇｅ／Ｎｉ／Ａｕの膜１２をＧａ
Ａｓ基板の平面に対して垂直方向から１５０ｎｍ被着
し、熱処理して、ゲ−ト電極１３とソ−ス電極１２ａお
よびドレイン電極１２ｂを形成し第２の実施の形態によ
るＦＥＴを完成する。尚、本工程で完了しても良いがゲ
−ト電極とソ−ス電極およびドレイン電極間の寄生容量
を低減する場合には、さらに次の工程が有効である。

【００４７】即ち、第８の工程として、図５（Ｂ）に
示すように、第１のマスク５ｂｂを弗化水素酸の希釈液
を用いて除去し空間５ｃを形成し、次にポリミイド９ａ
を酸素プラズマで除去して空間９ｂを形成することによ
り得ることが出来る。また、表面保護の目的で薄いＳｉ
Ｏ₂膜１５を設けることも出来る。

【００４８】また、さらに図５（Ｃ）に示すように、ゲ
−ト電極の補強等の必要性に応じて第２のマスク５ｂｂ
をホトレジストでマスクして片側のみ取り去り空間（５
ｃ、９ｂ）を設けることも可能である。

【００４９】本実施の形態によれば、ゲ−ト電極とソ−
スおよびドレイン間の間隔を大きく設けることができる
ため、寄生容量が低減できる利点がある。また、実施の
形態で示したように第２のマスクに化学腐食に弱い物質
を用いることも可能である。

【００５０】尚、本実施の形態では、第２のマスクとし
て、化学腐食により除去可能なＡｌ（アルミ）を用いた
ので工程が簡略でき低コストにつながる。しかし他の物
質でもよい。例えば、化学腐食に強いＡｕやＰｔ等があ
るが、これらの物質を用いる場合には、第１の実施の形
態で示したドライエッチングによるエッチバック法の適
用が必要である。またこの場合には第２のマスクは残置
したままでよい。

【００５１】次に本発明の第３の実施の形態について説
明する。図６は第３の実施の形態の電界効果トランジス
タの製造方法を工程順に示す断面図である。

【００５２】本実施の形態では、ショットキ−ゲ−ト電
極が第１のマスク下の薄い膜厚であり、第２のマスクが
厚い場合について説明する。

【００５３】第１の工程、第２の工程および第３の工程
は第２の実施の形態と同様なため省略する。

【００５４】次に第４の工程として、図６（Ａ）に示す
ように、ショットキ金属膜７は９０ｎｍ、第２のマスク
８ｅとして、例えば金（Ａｕ）を６００ｎｍ被着堆積
し、ホトレジスト膜６ｅを設けエッチッバック法によ
り、第２のマスク金属８ｅ表面を露出する。

【００５５】次に第５の工程として、図６（Ｂ）に示す
ように、Ａｒガスを用いたイオンミリング法により、第
２のマスク金属８ｅをエッチングして、ショットキ−金
属膜７の表面を露出し、さらに露出したショットキ−金
属膜７をエッチングし、続けて第１のマスク５の膜厚を
３０ｎｍ程度までエッチングする。第１のマスク５の途
中で停止するのはイオンミリングによるダメ−ジを防止
するためと弗化水素酸を用いて前記第１のマスク５の残
りの膜をエッチングするのにホトレジスト膜の耐性が小
さいためである。

【００５６】また、他の方法としては、イオンミリング
で露出しているＡｕ８ｅを除去して、ショットキ−金属
膜７を露出し、次に、ＳＦ₆ガスを用いたＲＩＥ法によ
り露出されている前記ショットキ金属膜７をエッチング
除去して第２のマスク５の表面を露出し、次にガス種を
ＣＦ₄に切り替えて前記露出した第２のマスク５をエッ
チングして半導体基板１４のｎ⁺−ＧａＡｓ層４の表面
を露出する。

【００５７】次に第６の工程として、図６（Ｃ）に示す
ように、ホトレジスト膜６ｅを酸素（Ｏ₂）プラズマま
たは有機溶剤で除去した後、ＳＦ₆ガス種を用いたＲＩ
Ｅ法により、ショットキ−金属膜７を第２のマスク８ｅ
よりも微細になるようにサイドエッチしてショットキ−
ゲ−ト電極７ｇを形成する。

【００５８】次に第７の工程として、図６（Ｄ）に示す
ように、ホトレジスト用いたリフトオフ法を用いて、オ
−ミック金属１２を設け、さらに熱処理してソ−ス電極
１２ａおよびドレイン電極１２ｂを形成する。次に、必
要ならば表面保護膜１５としてＳｉＯ₂膜を全面に設け
て第３の実施の形態に示すＦＥＴが形成できる。

【００５９】以上に説明したように、本実施実施の形態
によれば、ショットキ−ゲ−ト電極が微細に出来且つ、
ゲ−ト電極とソ−スおよびドレイン電極間が大きいため
寄生容量を低減できる。

【００６０】また、ゲ−ト長の微細化する前にオ−ミッ
クを形成し特性をモニタ−しても良い。

【００６１】さらに、本方法では、第２のマスク金属と
してＡｕの場合を示したが、Ａｌ（アルミ）を用いて低
コスト化が計れる。但し、その場合には、図６（Ａ）に
示した露出した第２のマスク金属膜８ｅのエッチングに
はイオンミリングはＡｌの場合エッチングレイトが小さ
いため、ホトレジスト膜６ｅが早くエッチングされてし
まうので燐酸を用いた化学腐食法が適している。

【００６２】次に本発明の第４の実施の形態について説
明する。図７および図８は第４の実施の形態の電界効果
トランジスタの製造方法を工程順に示す断面図である。

【００６３】第１の工程および第２の工程は、第１の実
施の形態と同様なため説明を省略する。

【００６４】次に第３の工程として、図７（Ａ）、
（Ｂ）に示すように、ホトレジスト膜６ｆを用いたエッ
チバック法により、始めにＡｒガスを用いたイオンミリ
ング法により半導体基板１４のｎ⁺−ＧａＡｓ層４上の
マスク金属膜７をエッチング除去し、次に、ＳＦ₆を用
いたＲＩＥ法によりショットキ−金属膜７をエッチング
除去する。そして、第２のマスクであるＳｉＯ₂膜５を
露出する。

【００６５】次に第４の工程として、図７（Ｂ）に示す
ように、第１のマスク５をＣＦ₄を用いたＲＩＥ法また
は弗化水素酸でエッチング除去し、半導体基板１４のｎ
⁺−ＧａＡｓ層４を露出し、その後、ホトレジスト膜６
ｆをＯ₂アッシャ−により除去する。

【００６６】ここで、ショットキ−金属７およびマスク
金属８ａが弗化水素酸に侵されない金属、例えばＷＳｉ
金属であれば、ホトレジスト膜によるマスクは必要な
く、弗化水素酸に浸漬するだけでＳｉＯ₂が溶解してそ
の上部にある金属はリフトオフされるので工程が簡略さ
れる。

【００６７】次に第５の工程として、図７（Ｃ）に示す
ように、ＢＣｌ₃とＳＦ₆の混合ガスを用いたＲＩＥ法
によりエッチングして第２のマスク８ａよりも微細化す
る。次にＳｉＯ₂膜９ｃを例えば膜厚３００ｎｍ気相成
長する。このＳｉＯ₂の膜厚は、後に設けるオ−ミック
の膜厚１５０ｎｍを自己整合的に分離するためであり、
従って、限定するものではない。

【００６８】次に第６の工程として、図７（Ｄ）に示す
ように、開口６ｆｋを設けたホトレジスト膜６ｆでパタ
−ニングしてＳｉＯ₂膜９ｃに開口９ｃｋを設け、第２
のマスク８ａの表面を露出する。開口の大きさはショッ
トキ−ゲ−ト電極７ｇよりも大きく、第２のマスク８ａ
と同程度である。多少の目合わせずれがあっても問題な
い。

【００６９】尚、前工程において、ＳｉＯ₂膜９ｃは必
ずしも必要とせず、開口６ｆｋを有したホトレジスト膜
６ｆだけでも可能である。しかし、その場合は、ホトレ
ジストのパタ−ニングにおいて、目合わせずれによる第
２のマスク８ａから外れることは、開口が半導体基板１
４のｎ−ＡｌＧａＡｓ層４表面が露出する恐れがあるた
めである。従って、前記問題がなければホトレジスト膜
６ｆだけでも良く、工程が簡略されコスト低減ができる
利点がある。

【００７０】次に第７の工程として、図８（Ａ）に示す
ように、ホトレジスト膜６ｆを除去した後、低抵抗金属
膜Ａｕ１１をスパッタで第２のマスク８ａ上に堆積する
と共に開口９ｃｋを埋め込む。次に、ホトレジスト膜６
ｇをマスクにしてＡｒガスを用いたイオンミリング法に
より低抵抗金属膜１１をエッチングしてＳｉＯ₂膜９ｃ
の表面を露出する。次に、ＣＦ₄ガスを用いたＲＩＥに
よりＳｉＯ₂膜９ｃをエッチングして半導体基板１４の
ｎ⁺−ＧａＡｓ層４表面を露出する。

【００７１】次に、図８（Ｂ）に示すように、ホトレジ
スト膜６ｇを除去した後、半導体基板１４表面に対して
垂直方向からオ−ム性金属１２を膜厚１４０ｎｍ堆積
し、熱処理してゲ−ト電極１３とソ−ス電極１２ａおよ
びドレイン電極１２ｂを形成して、第４の実施の形態に
示す電界効果トランジスタができる。

【００７２】尚、必要ならば、図８（Ｃ）に示すよう
に、弗化水素酸の希釈液を用いて、半導体基板１４上の
ＳｉＯ₂膜９ｃをエッチング除去し、空間９ｄを形成す
る。次に、全面を薄いＳｉＯ₂膜１５による保護膜を設
けても良い。

【００７３】また、第７の工程の図８（Ａ）に示したＳ
ｉＯ₂９ｃにおいてホトレジスト膜を用いた場合はＯ₂
アッシャ−により除去すればよい。

【００７４】本実施の形態によれば、第２のマスクが大
きいために、現状のｉ線を用いた露光機でもパタ−ニン
グ出来る範囲であり、またショットキ−電極は微細であ
るが、その上部のゲ−ト電極との接続介在物である第２
のマスクが大きいため、ゲ−ト電極と介在物との接続が
多少ずれても問題ない等の特徴を有している。

【００７５】次に本発明の第５の実施の形態について説
明する。図９および図１０は第５の実施の形態の電界効
果トランジスタの製造方法を工程順に示す断面図であ
る。

【００７６】本実施の形態では、ゲ−ト電極を無電解メ
ッキ法により形成する方法である。第１の工程、第２の
工程および第３の工程さらに４の工程は上記した第４の
実施の形態と同様ため説明を省略する。

【００７７】第５の工程として、図９（Ａ）に示すよう
に、開口部に露出している第２のマスク８から通常の無
電解方法によりＡｕをホトレジスト膜６ｅの表面から少
し突出程度に堆積する。

【００７８】次に、図９（Ｂ）に示すように、ホトレジ
スト膜６ｅおよびＳｉＯ₂膜９ｃを除去する。その後、
ホトレジストを用いた通常の方法によりオ−ミック金属
膜１２を被着して設け、ホトレジスト膜を除去した後、
熱処理してソ−ス電極１２ａおよびドレイン電極１２ｂ
を形成する。そして必要ならば、ＳｉＯ₂膜１５を保護
膜として薄く全面に生成してもよい。

【００７９】また、さらに低抵抗なゲ−ト電極が必要な
らば、図９（Ａ）に示したホトレジスト膜６ｅを除去し
た後、再度無電解メッキを施し、図９（Ｃ）に示す２段
階による無電解メッキにより得ることができる。この方
法に依っても全面に薄い保護膜を設けることができるこ
とは前記と同様である。

【００８０】尚、本方法は、図１０（Ａ）に示すように
ＳｉＯ₂膜を用いずに、ホトレジスト膜６ｇだけを用い
て、図１０（Ｂ）に示すような構成にすることも可能で
ある。但し、第２のマスク上に設ける開口はこのマスク
から外れることは、第４の実施の形態の第７の工程の説
明で述べたとうり許容されないが工程が、この一部変更
した方法は工程が簡略される利点がある。

【００８１】次に本発明の第６の実施の形態について説
明する。図１１は第６の実施の形態の電界効果トランジ
スタの製造方法を工程順に示す断面図である。

【００８２】無電解メッキ法によりゲ−ト電極の庇を大
きく延ばすことは時間がかかり困難がある。したがって
本実施の形態は、第５の実施の形態からさらに半導体基
板１４のｎ⁺−ＧａＡｓ層上に掛かる大きな庇を持つゲ
−ト電極を有したＦＥＴの形成方法である。

【００８３】本工程においては、第５の実施の形態の図
１０（Ａ）以後の工程について説明する。

【００８４】先ず図１１（Ａ）に示すように、無電解メ
ッキＡｕ膜１６ａの表面およびＳｉＯ₂９ｃ上に低抵抗
金属膜１１をスパッタにより２μｍ堆積し、ホトレジス
ト膜６ｆに依るマスクを設け、始めに、低抵抗金属膜Ａ
ｕ膜１１をＡｒガスを用いたイオンミリング法によりエ
ッチングしてＳｉＯ₂膜９ｃを露出し、次にＣＦ₄ガス
を用いたＲＩＥ法により、露出したＳｉＯ₂膜９ｃをエ
ッチング除去し、半導体基板１４のｎ⁺−ＧａＡｓ層４
表面を露出する。

【００８５】次に図１１（Ｂ）に示すように、ホトレジ
ストを除去した後、オ−ミック金属１２を被着し、これ
を熱処理して、ソ−ス電極１２ａおよびドレイン電極１
２ｂさらにＳｉＯ₂を介してゲ−ト電極１３を形成し第
６の実施の形態と同様の電界効果トランジスタができ
る。

【００８６】尚、図１１（Ｃ）に示すように必要に応じ
て、ＳｉＯ₂膜９ｃを弗化水素酸で除去し空間９ｄを設
け、ＳｉＯ₂の薄い膜１５で保護しても良い。

【００８７】本実施の形態によれば、開口部は無電解メ
ッキによりＡｕで埋め込まれているためアスペクト比が
解消する。これにより、ボイド等発生が皆無となる特徴
がある。

【００８８】また、第５の実施の形態で示したように。
無電解Ａｕメッキ膜１６ａを厚くすれば、ボイドを発生
せずに、ゲ−トとソ−スおよびドレイン間隔が大きく設
けることができ寄生容量が低減できる利点がある。尚、
この方法に依っても全面に薄い保護膜を設けることがで
きることは前記同様である。

【００８９】尚、本方法は、図１０（Ａ）に示すように
ＳｉＯ₂膜を用いずに、ホトレジスト膜６ｇだけでも可
能である。但し、第２のマスク上に設ける開口は該マス
クから外れることは、第４の実施の実施の形態の第７の
工程の説明で述べたように許容されないが工程が簡略さ
れる利点がある。

【００９０】次に本発明の第７の実施の形態について説
明する。図１２は第７の実施の形態の電界効果トランジ
スタの製造方法を工程順に示す断面図である。

【００９１】本実施の形態では、電解メッキ法によりゲ
−ト電極の庇を厚く大きく延ばしたゲ−ト電極の形成方
法について説明する。

【００９２】まず、図１２（Ａ）に示すように密着性を
改善すためにＳｉＯ₂膜９ｃおよび第２のマスク８ａの
露出している表面をＡｒガス８ｍＴｏｒｒ、２００Ｗ、
５分で逆スパッタした後、電解メッキ用導体として、金
Ａｕ膜１７を３０ｎｍスパッタする。次に、ホトレジス
ト膜によるマスク６ｆを３μｍ以上の厚さに堆積する。
次に、通常の電解メッキ法によりメッキ金１８を３μｍ
堆積する。

【００９３】次に、図１２（Ｂ）に示すように、ホトレ
ジスト膜６ｆを除去した後、メッキ金をマスクにして、
Ａｒガスを用いたイオンミリング法によりメッキ用導体
１７をエッチング除去し、次に、電解メッキＡｕ１８を
マスクにＳｉＯ₂膜９ｃをＣＦ₄ガスを用いたＲＩＥ法
によりエッチング除去し、半導体基板１４のｎ⁺−Ｇａ
Ａｓ表面を露出する。

【００９４】そして、オ−ミック金属１２を被着し、こ
れを熱処理して、ソ−ス電極１２ａおよびドレイン電極
１２ｂさらにＳｉＯ₂を介してゲ−ト電極１３を形成し
第７の実施の形態に示す電界効果トランジスタができ
る。

【００９５】尚、必要であれば、図１２（Ｃ）に示すよ
うに、ＳｉＯ₂膜９ｃを弗化水素酸で除去し空間９ｄを
設け、全面に薄いＯ₂膜１５で保護しても良い。

【００９６】以上説明したように本実施の形態によれ
ば、微細化ショットキゲ−ト電極上に電解メッキ法によ
り、厚いＡｕで大きい庇を有したＦＥＴが容易に得るこ
とができる。

【００９７】次に第８の実施の形態について説明する。
図１３乃至図１５は第８の実施の形態の電界効果トラン
ジスタの製造方法を工程順に示す断面図である。

【００９８】本実施の形態では、ゲート開口とゲート高
のアスペクト比が大きいために、ショットキーゲート金
属あるいは第２のマスクとなる金属が厚くて開口部が閉
塞した場合について説明する。

【００９９】第１の工程（図１３（Ａ））、第２の工程
（図１３（Ｂ））は第２の実施の形態に示した図３
（Ａ）、（Ｂ）、（Ｃ）と重複するので説明を省略す
る。また、以下の説明の中でこれまで述べた実施の形態
と重複する工程については、図面及び説明を適宜省略す
る。

【０１００】第３の工程として、図１３（Ｃ）に示すよ
うに、ショットキー金属７としてＷＳｉをスパッタ法で
被着し、さらに第２のマスク金属として白金（Ｐｔ）ま
たは（Ａｕ）を真空蒸着法により被着していくと、やが
て第２の金属は開口部を閉塞１１ａし、第２のマスク８
ｅは空隙１０により分断され導通がとれなくなる。この
従来からの問題点は、第１のマスク５の厚さおよびリセ
ス深さに規定されて発生する。続いてソース・ドレイン
間に相当するホトレジスト膜６ｇを設ける。

【０１０１】次に第４の工程として、図１４（Ａ）に示
すように、ホトレジスト膜６ｇをマスクにして、はじめ
にイオンミリング法により第２の金属マスクを除去し、
続けてショットキー金属膜７を除去して第１のマスク表
面を露出し、次にＣＦ₄を用いたＲＩＥ法により半導体
基板４の表面を露出する。その後、半導体表面を清浄化
した後、真空蒸着法によりオーム性金属１２を被着す
る。

【０１０２】次に第５の工程として、図１４（Ｂ）に示
すように、第１のマスクであるＳｉＯ₂膜５を希フッ酸
（ＨＦ）またはＣＦ₄を用いたＲＩＥ法でサイドエッチ
ングして除去する。したがって、第１のマスク５上の不
要なショットキー金属７、第２のマスク８ｅ、ホトレジ
スト膜６ｇおよびオーミック性金属膜は第１のマスク５
が溶解するとともに除去されて、半導体基板１４の層３
上にショットキー金属７とその表面の一部に第２の金属
マスク８ｅを形成し、半導体基板１４の層４上にオーミ
ック性金属膜１２を形成する。その後、熱処理してオー
ム性ソース電極１２ａとドレイン電極１２ｂを形成す
る。

【０１０３】次に第６の工程として、図１４（Ｃ）に示
すように、ＢＣｌ₃＋ＳＦ₆ガスを用いたＲＩＥ法によ
りショットキー金属膜７をエッチングして微細化したシ
ョットキーゲート７ｇを形成する。この時、オーミック
電極が形成されているため、ＦＥＴ特性のＩｄｓおよび
Ｖｔ等をモニターしながら適正な特性値を得ることがで
きる。

【０１０４】次に、ゲート配線抵抗の必要に応じて、第
７の工程として、図１５（Ａ）に示すように、第２のマ
スク金属８上が開口したホトレジスト膜６ｈを設け、真
空蒸着法またはスパッタ法により金等の低抵抗金属膜１
１を設け、所望の長さのホトレジスト膜６ｉを設ける。

【０１０５】次に第８の工程として、図１５（Ｂ）に示
すように、ホトレジスト６ｉをマスクにして、イオンミ
リング法によりエッチングし、さらにホトレジスト膜６
ｈを溶剤で除去してＴ型のゲート電極１１を形成する。
また、必要ならばＳｉＯ₂を薄く表面コートする。尚、
Ｔ型ゲート電極の形成方法として、第５の実施の形態お
よび第６の実施の形態に示した無電解メッキ法または第
７の実施の形態に示した電解メッキ法を用いてもよい。

【０１０６】以上第８の実施の形態に示した方法によれ
ば、高アスペクト比による蒸着膜の閉塞が発生しても問
題なく、第２のマスク高が高く得られるため低アスペク
ト比が得られる。また、閉塞するまで蒸着できるため第
２のマスクが均一に安定して得られる。さらに、オーミ
ック電極を用いてＦＥＴ特性を見ながらゲート長を微細
化できる等の長所を有している。

【０１０７】これまで述べてきた第１の実施の形態乃至
第８の実施の形態については、ゲート・ドレイン耐圧の
向上を目的にしたものであるが、以下に述べる実施の形
態については、ゲート・ドレイン耐圧と同時にソース抵
抗をも改善した製造方法を示す。

【０１０８】次に第９の実施の形態について説明する。
図１６乃至図１９は第９の実施の形態の電界効果トラン
ジスタの製造方法を工程順に示す断面図である。

【０１０９】第１の工程（図１６（Ａ））、第２の工程
（図１６（Ｂ）は第２の実施の形態に示した図３
（Ａ）、（Ｂ）、（Ｃ）と重複するので説明を省略す
る。また、以下の説明の中でこれまで述べた実施の形態
と重複する工程については、図面及び説明を適宜省略す
る。

【０１１０】第３の工程として、図１６（Ｃ）に示すよ
うに、第１のマスク５の高さおよびリセス深さを十分に
とりスパッターによりショットキー金属７として例えば
ＷＳｉを開口部が閉塞しないように厚く被着し、開口部
の空隙にホトレジスト６ｈを充填する。

【０１１１】第４の工程として、図１７（Ａ）に示すよ
うに、ＳＦ₆ガスを用いたＲＩＥ法によりショットキー
金属膜７を第１のマスク５の表面が露出するまでエッチ
ング除去し、ホトレジスト６ｈを溶剤で除去する。

【０１１２】次に第５の工程として、図１７（Ｂ）に示
すように、低抵抗金属として例えば金（Ａｕ）膜１１を
真空蒸着法により全面に被着した後、所望の寸法にホト
レジスト膜６ｉを設ける。その後、ホトレジスト膜６ｉ
をマスクにして、イオンミリング法により低抵抗金属膜
１１をエッチングして第１のマスク５の表面を露出し、
その後、ＣＦ₄ガスを用いたＲＩＥ法により第１のマス
ク５をエッチングして半導体基板４の表面を露出する。

【０１１３】次に第６の工程として、図１７（Ｃ）に示
すように、ホトレジスト膜６ｉを溶剤で除去した後、真
空蒸着法によりオーム性金属膜１２を被覆し、熱処理し
てソース電極１２ａおよびドレイン電極１２ｂを設け
る。

【０１１４】次に第７の工程として、図１８（Ａ）に示
すように、ホトレジスト膜６ｊによりソース電極側の第
１のマスク５を覆い、一方、ドレイン側の第１のマスク
５をＣＦ₄ガスを用いたＲＩＥ法を用いてサイドエッチ
ング除去して空隙５ｃを設ける。

【０１１５】次に第８の工程として、図１８（Ｂ）に示
すように、空隙５ｃからＢＣｌ₃＋ＳＦ₄ガスを用いた
ＲＩＥ法によりショットキー金属膜７をエッチングし、
微細化したショットキーゲート７ｇを形成する。

【０１１６】次に必要であれば第９の工程として、図１
９に示すように表面保護膜としてＳｉＯ₂膜１５を薄く
設ける。

【０１１７】このようにして、ソース・ゲート間Ｌｓｇ
が小さく、ドレイン・ゲート間Ｌｄｇがソース・ゲート
間よりも数倍大きい、即ち、ソース抵抗が小さくてドレ
イン耐圧が大きくショットキーゲート電極が微細化され
たオフセットゲート型ＦＥＴが得られる。また、半導体
基板４とゲート電極１３とに空間が形成できるため、そ
の間の浮遊容量も低減できる等の長所がある。

【０１１８】次に第１０の実施の形態について説明す
る。図２０乃至図２２は第１０の実施の形態の電界効果
トランジスタの製造方法を工程順に示す断面図である。

【０１１９】本実施の形態では、ショットキーゲート電
極が第１のマスク下の薄い膜厚であり、第２のマスクが
厚い場合について説明する。

【０１２０】第１の工程（図２０（Ａ））、第２の工程
（図２０（Ｂ））は第２の実施の形態に示した図３
（Ａ）、（Ｂ）、（Ｃ）と重複するので説明を省略す
る。また、以下の説明の中でこれまで述べた実施の形態
と重複する工程については、図面及び説明を適宜省略す
る。

【０１２１】第３の工程として、図２０（Ｃ）に示すよ
うに、リセス深さよりも薄いショットキー金属膜７をス
パッターにより被着し、その後、第２のマスクとして白
金または金を真空蒸着法により設け、開口部にホトレジ
スト膜６ｋを充填する。

【０１２２】次に第４の工程として、図２１（Ａ）に示
すように、露出している第２のマスク金属をイオンミリ
ング法によりエッチング除去し、続いてショットキー金
属膜７をエッチングして第１のマスク５の表面を露出す
る。

【０１２３】次に第５の工程として、図２１（Ｂ）に示
すように、ホトレジスト膜６ｋを溶剤で除去した後、低
抵抗金属膜１１として例えば金を真空蒸着法により設
け、さらに所望の寸法にホトレジスト６ｓを設ける。
尚、当然であるが金を被着する前にＴｉやＰｔ等を被着
できる。

【０１２４】次に第６の工程として、図２１（Ｃ）に示
すように、ホトレジスト膜６ｓをマスクにしてイオンミ
リング法により低抵抗金属膜１１をエッチングして第１
のマスク５の表面を露出し、その後、ＲＩＥ法により第
１のマスク５をエッチングして半導体基板１４の層４の
表面を露出する。その後、ホトレジスト膜を除去した
後、オーミック性金属１２を真空蒸着により被着し、さ
らに熱処理してソース電極１２ａおよびドレイン電極１
２ｂを形成する。

【０１２５】次に第７の工程として、図２２（Ａ）に示
すように、ソース側の第１のマスク５をホトレジスト６
ｍで覆い、ドレイン側の第１のマスク５を希フッ酸（Ｈ
Ｆ）またはＣＦ₄ガスを用いたＲＩＥ法により除去す
る。ここでＲＩＥ法を用いた場合はガス種をＢＣｌ₃＋
ＣＦ₄に切り換えて露出されたショットキー金属膜７
を、ＦＥＴ特性をモニターしながらエッチングして微細
化し、図２２（Ｂ）に示すように、所望のショットキー
ゲート電極７ｇを得る。

【０１２６】尚、図面は省略するが、前記実施の形態と
同様に必要に応じて表面保護膜を設けることができる。

【０１２７】この実施の形態によれば、前記実施の形態
の長所に加えて、ショットキー金属膜７が薄いためと、
第２のマスクがあることにより、ショットキー金属膜の
エッチングがより制御性よく行われて均一性のよいショ
ットキーゲート電極が形成できる長所がある。

【０１２８】次に第１１の実施の形態について説明す
る。図２３乃至図２５は第１１の実施の形態の電界効果
トランジスタの製造方法を工程順に示す断面図である。

【０１２９】本実施の形態では、半導体基板とゲート電
極間の浮遊容量をより低減する方法について述べる。

【０１３０】第１の工程、第２の工程および第３の工程
については第１０の実施の形態に示した図２０（Ａ）、
図２０（Ｂ）および図２０（Ｃ）と重複するので説明を
省略する。また、以下の説明の中でこれまで述べた実施
の形態と重複する工程については、図面及び説明を適宜
省略する。

【０１３１】図２０（Ｃ）の後の第４の工程として、図
２３（Ａ）に示すように、外側の第２のマスク金属８ｅ
をイオンミリング法により除去する。

【０１３２】次に第５の工程として、図２３（Ｂ）に示
すように、低抵抗金属膜１１を全面に設け、その表面に
所望のホトレジスト膜６ｍを設ける。

【０１３３】次に第６の工程として、図２３（Ｃ）に示
すように、低抵抗金属膜１１さらに、ショットキー金属
膜７をイオンミリング法によりエッチングして第１のマ
スク５の表面を露出し、その後、希フッ酸（ＨＦ）また
はＣＦ₄ガスを用いてＲＩＥ法により、第１のマスク５
を除去して半導体基板１４の層４を露出する。そして、
ホトレジスト膜６ｍを溶剤で除去し、オーム性金属１２
を真空蒸着法により被着し、これを熱処理してソース電
極１２ａおよびドレイン電極１２ｂを形成する。

【０１３４】次に第７の工程として、図２４（Ａ）に示
すように、ソース側の第１のマスク５を覆い、ドレイン
側の第１のマスク５をＣＦ₄ガスを用いたＲＩＥ法によ
りエッチング除去する。その後、ガス種をＢＣｌ₃＋Ｓ
Ｆ₆に切り換えＦＥＴ特性をモニターしながらショット
キー金属７をエッチングし微細化したショットキーゲー
ト電極７ｇを形成する。

【０１３５】次に、ホトレジスト膜６ｍを除去して、図
２４（Ｂ）に示すように、ショットキー金属膜の厚さ分
の距離Ｈｇを大きくして浮遊容量を低減したＦＥＴが得
られる。尚、本実施の形態において、ショットキー金属
膜厚がリセス深さ内に形成しているが、リセス深さより
も厚くてもよい。

【０１３６】次に、ソース側にも空隙を形成するために
は、第８の工程として、図２５（Ａ）に示すように、ゲ
ート電極１３を境にドレイン側の空隙部分をホトレジス
ト膜６ｎにより覆い、ソース側を露出し、希フッ酸によ
り第１のマスク５をエッチング除去する。

【０１３７】これによりソース側にも空隙１０が形成さ
れ目的は達成されるが、さらに行えば、第９の工程とし
て、図２５（Ｂ）に示すように、全面にポジ型ホトレジ
ストを塗布し、全面露光してゲート電極１１下にホトレ
ジスト６ｐを残置する。

【０１３８】次に第１０の工程として、図２５（Ｃ）に
示すように、ＢＣｌ₃＋ＳＦ₆ガスを用いてＲＩＥ法に
よりショットキー金属７をエッチング除去し、ホトレジ
スト膜を除去して、ソースおよびドレイン電極側の双方
ともゲート電極直下が大きい空間Ｈｇが形成される。本
実施の形態によるオフセットゲートの形成方法は、開口
部が蒸着物により閉塞し、内部に空隙が発生した場合に
も形成可能である。

【０１３９】次に第１２の実施の形態について説明す
る。図２６乃至図２８は第１２の実施の形態の電界効果
トランジスタの製造方法を工程順に示す断面図である。
尚、これまで述べた実施の形態の説明と重複する説明は
省略する。

【０１４０】第１の工程（図２６（Ａ））、第２の工程
（図２６（Ｂ））、第３の工程（図２６（Ｃ））、第４
の工程（図２７（Ａ））および第５の工程（図２７
（Ｂ））は、第８の実施の形態の図１３（Ａ）、図１３
（Ｂ）、図１３（Ｃ）、図１４（Ａ）および図１４
（Ｂ）と同様なために説明を省略する。

【０１４１】次に第６の工程として、図２７（Ｃ）に示
すように、ソース側のショットキー金属膜７をホトレジ
スト６ｋで覆い、ＢＣｌ₃＋ＣＦ₄ガスを用いてＲＩＥ
法により、ＦＥＴ特性をモニターしながら、露出してい
るドレイン側のショットキー金属膜をエッチング除去し
て、微細化したショットキーゲート電極７ｇを形成す
る。

【０１４２】次に、図２８（Ａ）に示すように、ホトレ
ジスト膜を除去してオフセットゲート型ＦＥＴが得られ
る。

【０１４３】尚、必要に応じて図２８（Ｂ）に示すよう
に、表面保護膜１５を設ける。また、第８の実施の形態
の図１５（Ａ）および図１５（Ｂ）に示すように低抵抗
金属を設けることができる。

【０１４４】以上に示したように、オフセットゲート型
ＦＥＴについて述べたが、これらについて、第５および
第６の実施の形態で述べた無電解メッキ法および第７の
実施の形態に示した電解メッキ法による低抵抗ゲート電
極形成方法が適用できる。

【０１４５】

【発明の効果】以上説明したように、本発明は、リセス
内に広く被着したショットキ−金属膜を微細化した開口
部を通して金属マスクを設け、さらに該マスクを用い
て、該マスク寸法よりもさらに微細化したショットキ−
ゲ−ト電極を形成する方法であるから、ゲ−ト長の微細
化とオフセットゲート型であることにより高周波特性や
ドレイン耐圧が向上する。またアスペクト比が実質的に
低減することが出来るため、ゲ−ト電極の断線やボイド
の発生が防止できるためゲ−ト抵抗が低減できる。さら
にゲ−ト電極庇下に空隙がまたは空間を形成することが
できるため、ソ−スおよびドレインの寄生容量が低減す
ることができる。また、ショットキ−界面にプラズマ照
射回数が少ないため結晶に与えるダメ−ジが低減でき
る。さらに、高価でスル−プットの悪いＥＢ装置や不安
定な内側壁法を用いずに微細化ゲ−ト電極が形成でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の製造方法を工程順
に示した断面図である。

【図２】図１の続きの工程を順に示した断面図である。

【図３】本発明の第２の実施の形態の製造方法を工程順
に示した断面図である。

【図４】図３の続きの工程を順に示した断面図である。

【図５】図４の続きの工程を順に示した断面図である。

【図６】本発明の第３の実施の形態の製造方法を工程順
に示した断面図である。

【図７】本発明の第４の実施の形態の製造方法を工程順
に示した断面図である。

【図８】図７の続きの工程を順に示した断面図である。

【図９】本発明の第５の実施の形態の製造方法を工程順
に示した断面図である。

【図１０】本発明の第５の実施の形態の一部を変更した
実施の形態の製造方法を工程順に示した断面図である。

【図１１】本発明の第６の実施の形態の製造方法を工程
順に示した断面図である。

【図１２】本発明の第７の実施の形態の製造方法を工程
順に示した断面図である。

【図１３】本発明の第８の実施の形態の製造方法を工程
順に示した断面図である。

【図１４】図１３の続きの工程を順に示した断面図であ
る。

【図１５】図１４の続きの工程を順に示した断面図であ
る。

【図１６】本発明の第９の実施の形態の製造方法を工程
順に示した断面図である。

【図１７】図１６の続きの工程を順に示した断面図であ
る。

【図１８】図１７の続きの工程を順に示した断面図であ
る。

【図１９】図１８の続きの工程を順に示した断面図であ
る。

【図２０】本発明の第１０の実施の形態の製造方法を工
程順に示した断面図である。

【図２１】図２０の続きの工程を順に示した断面図であ
る。

【図２２】図２１の続きの工程を順に示した断面図であ
る。

【図２３】本発明の第１１の実施の形態の製造方法を工
程順に示した断面図である。

【図２４】図２３の続きの工程を順に示した断面図であ
る。

【図２５】図２４の続きの工程を順に示した断面図であ
る。

【図２６】本発明の第１２の実施の形態の製造方法を工
程順に示した断面図である。

【図２７】図２６の続きの工程を順に示した断面図であ
る。

【図２８】図２７の続きの工程を順に示した断面図であ
る。

【図２９】従来技術の製造方法を工程順に示した断面図
である。

【図３０】従来技術の問題点を示した断面図である。

【図３１】他の従来技術を示した断面図である。

【符号の説明】

１半絶縁性ＧａＡｓ基板２ノンド−プＧａＡｓ層３ｎ−ＡｌＧａＡｓ層４ｎ⁺−ＧａＡｓ層４ｋ開口５、５ｂ第１のマスク（ＳｉＯ₂膜）５ｂｂＳｉＯ₂膜パターン５ｃ空間５ｋ、５ａｋ、５ｂｋ開口６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６
ｉ、６ｊ、６ｋ、６ｍ、６ｎ、６ｐ、６ｓホトレジ
スト膜６ａｋ、６ｆｋ開口７、７ｂ、７ｃ、７ｄショットキ−金属（ＷＳｉ
膜）７ｅ空間７ｇショットキ−ゲ−ト電極８、８ａ、８ｄ第２のマスク（Ｐｔ、Ａｕ，Ａｌ）８ｃ、８ｅＰｔ、Ａｕ、Ａｌ金属膜８ｃｋ開口９、９ｃＳｉＯ₂膜９ａポリミイドワニス９ｂ、９ｄ空間９ｃｋ開口９ｄ空間９ｗ側壁１０空隙１１低抵抗金属（Ａｕ）膜１２オ−ム性金属（Ａｕ・Ｇｅ／Ｎｉ／Ａｕ）１２ａソ−ス電極１２ｂドレイン電極１３ゲート電極１４半導体基板１５表面保護膜（ＳｉＯ₂膜）１６ａ、１６ｂ無電解メッキ金（Ａｕ）１７メッキ用導体１８電解メッキＡｕ２１半絶縁性ＧａＡｓ基板２２ＧａＡｓバッフア層２３ａ、２３ｂｎ−ＧａＡｓ層２４ａ、２４ｂｎ−ＡｌＧａＡｓ層２５ｎ⁺−ＧａＡｓ層２６ＳｉＯＮ膜２７ａ、２７ｂホトレジスト膜２８ＳｉＯ₂側壁膜２９Ｔｉ／Ｐｔ／Ａｕ層（ゲート電極）３０ＡｕＧｅ／Ｎｉ／Ａｕ層３１ＳｉＯ₂膜３２ＷＳｉ／Ａｕ層（ゲート電極）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/41 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜による第１のマス
クを設け、これを開口するためのホトレジスト膜による
マスクを設ける第１の工程と、前記絶縁膜を開口し、エッチングにより半導体基板の一
部を露出開口しリセスを設ける第２の工程と、前記リセスの底部と第１のマスク側面にショットキ−金
属膜を堆積して、前記開口部を微細化し、さらにリセス
内のショットキ−金属膜上に第２のマスクとして前記開
口部を通じて金属膜を設ける第３の工程と、リアクテイブイオンエッチング法により、ショットキー
金属膜を第２のマスク寸法よりも微細化する第４の工程
と、前記リセス部および開口により生じた凹部に充填物を埋
め込み、エッチングにより第１のマスク上の金属膜を除
去し、さらに前記充填物を除去または残置する第５の工
程と、第２のマスク表面の一部または全面を露出し、リセス部
と第１のマスク側面に絶縁物が設けられた開口部を形成
する第６の工程と、前記開口部に、低抵抗金属膜を堆積し、さらにホトレジ
ストマスクを設けて、その終端が第１のマスク上に位置
するＴ型のゲ−ト電極を形成し、該ゲ−ト電極をマスク
に第１のマスクを除去し半導体基板の表面を露出する第
７の工程と、前記ゲ−ト電極をマスクにして該ゲ−ト端から延在した
オ−ミック金属を被着し、これを熱処理してソ−ス、ド
レイン電極を形成する第８の工程とを有して電界効果ト
ランジスタを製造することを特徴とする半導体装置の製
造方法。
【請求項２】前記第１のマスク下の前記絶縁膜に空隙
または空間が形成されることを特徴とする請求項１記載
の半導体装置の製造方法。
【請求項３】前記第３の工程において、ショットキ−
金属の堆積にはスパッタ法を用い、第２のマスク金属の
堆積は真空蒸着法により設けられたことを特徴とする請
求項１記載の半導体装置の製造方法。
【請求項４】前記第３の工程において、第１のマスク
底部が、ショットキ−金属膜厚高と第２のマスク膜厚高
よりも高いことを特徴とする請求項１記載の半導体装置
の製造方法。
【請求項５】前記第３の工程において、ショットキ−
金属膜厚高または該ショットキ−金属膜厚高と第２のマ
スク膜厚高とを加えた膜厚高が、第１のマスク底部より
も高いことを特徴とした請求項１記載の半導体装置の製
造方法。
【請求項６】前記第４の工程において、第１のマスク
上に堆積した金属膜により形成した開口部を通して、シ
ョットキ−金属膜をエッチングして微細化することを特
徴とする請求項１記載の半導体装置の製造方法。
【請求項７】前記第４の工程において、第１のマスク
の１部または全部を除去した後、ショットキ−金属をエ
ッチングすることを特徴とする請求項１記載の半導体装
置の製造方法。
【請求項８】前記第５の工程において、凹部に充填す
る物質として、絶縁物の場合は除去し、金属の場合は残
置することを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項９】前記第７の工程において、低抵抗金属膜
の形成方法として、無電解メッキおよび電解メッキ方法
によることを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項１０】前記ショットキ−金属膜によるショッ
トキ−ゲート電極がソース電極に近接し、ドレイン電極
から遠在することを特徴とする請求項１記載の半導体装
置の製造方法。