JP2001144106A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ドレイン側では耐圧向上等のためのフィール
ドプレートを形成し、ソース側ではゲート−ソース間の
容量の増加を防止する半導体装置を提供する。 【解決手段】 半導体装置１０は、表面保護膜１１３の
開口部上のゲート電極Ｇが表面保護膜１１３の上にオー
バラップして所定距離だけ水平に張り出している部分
は、フィールドプレート１１７ａを形成し、耐圧向上お
よびゲートラグ抑制に有効となっている。他方、前述の
開口部のソース電極側においては、ゲート電極Ｇが表面
保護膜１１３の上に水平に張り出してはいないので、不
要な容量の増加を発生させず、良好な高周波特性および
高出力特性を得ることができる。
ドプレートを形成し、ソース側ではゲート−ソース間の
容量の増加を防止する半導体装置を提供する。 【解決手段】 半導体装置１０は、表面保護膜１１３の
開口部上のゲート電極Ｇが表面保護膜１１３の上にオー
バラップして所定距離だけ水平に張り出している部分
は、フィールドプレート１１７ａを形成し、耐圧向上お
よびゲートラグ抑制に有効となっている。他方、前述の
開口部のソース電極側においては、ゲート電極Ｇが表面
保護膜１１３の上に水平に張り出してはいないので、不
要な容量の増加を発生させず、良好な高周波特性および
高出力特性を得ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、無線通信用高出力ＧａＡｓＭＥＳＦＥＴにお
いて、高周波特性を向上させた半導体装置およびその製
造方法に関する。
し、特に、無線通信用高出力ＧａＡｓＭＥＳＦＥＴにお
いて、高周波特性を向上させた半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】無線通信用高出力ＧａＡｓＭＥＳＦＥＴ
においては、リセスと呼ばれる溝をドレイン電極とソー
ス電極との間に設け、そのリセス内にゲート電極を設置
する構造を採用することが多い。そして、このＧａＡｓ
ＭＥＳＦＥＴの高出力化を図る上で耐圧の向上が必要と
なるが、そのためにはゲート−ドレイン間にフィールド
プレートを設けることが有効である。
においては、リセスと呼ばれる溝をドレイン電極とソー
ス電極との間に設け、そのリセス内にゲート電極を設置
する構造を採用することが多い。そして、このＧａＡｓ
ＭＥＳＦＥＴの高出力化を図る上で耐圧の向上が必要と
なるが、そのためにはゲート−ドレイン間にフィールド
プレートを設けることが有効である。
【０００３】以下、従来の半導体装置（ＧａＡｓＭＥＳ
ＦＥＴ）及びその製造方法について、図を用いて説明す
る。図６は、従来の半導体装置の製造方法を示す工程順
の断面図（Ａ）、（Ｂ）、（Ｃ）である。図７は、従来
の半導体装置の製造方法を示す工程順の断面図（Ｄ）、
（Ｅ）、（Ｆ）である。ＧａＡｓ基板４１１の上に形成
されたＧａＡｓ動作層４１２の上に、フォトリソグラフ
ィーにより所望のレジストパターンを形成し、ウェット
エッチングを行うことにより、ソース領域ＳＳとドレイ
ン領域ＤＤとの間に、広いリセス４１２ａを形成する
（図６（Ａ））。
ＦＥＴ）及びその製造方法について、図を用いて説明す
る。図６は、従来の半導体装置の製造方法を示す工程順
の断面図（Ａ）、（Ｂ）、（Ｃ）である。図７は、従来
の半導体装置の製造方法を示す工程順の断面図（Ｄ）、
（Ｅ）、（Ｆ）である。ＧａＡｓ基板４１１の上に形成
されたＧａＡｓ動作層４１２の上に、フォトリソグラフ
ィーにより所望のレジストパターンを形成し、ウェット
エッチングを行うことにより、ソース領域ＳＳとドレイ
ン領域ＤＤとの間に、広いリセス４１２ａを形成する
（図６（Ａ））。
【０００４】図６（Ａ）のように形成された基板の上面
全体にプラズマＣＶＤ等によりＳｉＮ膜４１３を形成す
る（図６（Ｂ））。このように形成されたＳｉＮ膜４１
３の上に所望のフォトレジスト４１５を施し、広いリセ
ス４１２ａの領域においてゲートが形成されるべき部分
にゲート電極形成用の開口部を有するレジストパターン
を形成し、さらに、その開口部からＳｉＮ膜４１３に対
して、反応性ドライエッチングを施すことによりドライ
エッチング開口４１５ａを形成する（図６（Ｃ））。
全体にプラズマＣＶＤ等によりＳｉＮ膜４１３を形成す
る（図６（Ｂ））。このように形成されたＳｉＮ膜４１
３の上に所望のフォトレジスト４１５を施し、広いリセ
ス４１２ａの領域においてゲートが形成されるべき部分
にゲート電極形成用の開口部を有するレジストパターン
を形成し、さらに、その開口部からＳｉＮ膜４１３に対
して、反応性ドライエッチングを施すことによりドライ
エッチング開口４１５ａを形成する（図６（Ｃ））。
【０００５】図６（Ｃ）のように形成した後、フォトレ
ジスト４１５を除去し、上面全体にＷＳｉ膜４１７をス
パッタリングにより形成し、形成されたＷＳｉ膜４１７
の上にメッキまたはスパッタリングによりＡｕ膜４１８
形成する（図７（Ｄ））。
ジスト４１５を除去し、上面全体にＷＳｉ膜４１７をス
パッタリングにより形成し、形成されたＷＳｉ膜４１７
の上にメッキまたはスパッタリングによりＡｕ膜４１８
形成する（図７（Ｄ））。
【０００６】図７（Ｄ）のように形成された基板の上
に、ステッパ等の目合わせにより、ゲートが形成される
べき部分をフォトレジスト４１９で覆い、このフォトレ
ジスト４１９をマスクとして、イオンミリングあるいは
反応性ドライエッチングを用いてゲート電極形成部分以
外のＷＳｉ膜４１７およびＡｕ膜４１８を除去する（図
７（Ｅ））。
に、ステッパ等の目合わせにより、ゲートが形成される
べき部分をフォトレジスト４１９で覆い、このフォトレ
ジスト４１９をマスクとして、イオンミリングあるいは
反応性ドライエッチングを用いてゲート電極形成部分以
外のＷＳｉ膜４１７およびＡｕ膜４１８を除去する（図
７（Ｅ））。
【０００７】図７（Ｅ）のように形成後、ゲート電極形
成部分の上に残されたフォトレジスト４１９を除去し、
ソース領域ＳＳおよびドレイン領域ＤＤにそれぞれソー
ス電極Ｓおよびドレイン電極Ｄを形成する（図７
（Ｆ））。このような工程を経て、図８に示されるよう
な半導体装置４０が完成される。
成部分の上に残されたフォトレジスト４１９を除去し、
ソース領域ＳＳおよびドレイン領域ＤＤにそれぞれソー
ス電極Ｓおよびドレイン電極Ｄを形成する（図７
（Ｆ））。このような工程を経て、図８に示されるよう
な半導体装置４０が完成される。
【０００８】
【発明が解決しようとする課題】図８に示されるように
形成された半導体装置４０において、ＧａＡｓ基板４１
１の上に形成されたＧａＡｓ動作層４１２の上のオーミ
ック接触を得るために適宜形成されたコンタクト層４１
２ｓ，４１２ｄの上にはそれぞれソース電極Ｓとドレイ
ン電極Ｄが形成され、広いリセス４１２ａの中央部に
は、ゲート電極Ｇが形成されている。
形成された半導体装置４０において、ＧａＡｓ基板４１
１の上に形成されたＧａＡｓ動作層４１２の上のオーミ
ック接触を得るために適宜形成されたコンタクト層４１
２ｓ，４１２ｄの上にはそれぞれソース電極Ｓとドレイ
ン電極Ｄが形成され、広いリセス４１２ａの中央部に
は、ゲート電極Ｇが形成されている。
【０００９】ゲート電極Ｇが形成された領域において、
ドレイン電極側では、耐圧向上等のためのフィールドプ
レート４１７ａとして作用する金属層（ＷＳｉ膜４１７
およびＡｕ膜４１８）が表面保護膜４１３の上をドレイ
ン電極に向けて張り出しているが、ステッパ等を使用し
た工程で目合わせマージンを必要とすることからソース
電極側にもある程度の張り出し部分４１７ｂが発生して
しまう。この張り出し部分４１７ｂは、ゲート−ソース
間の容量を増加させ、高周波特性を劣化させてしまうと
いう問題点がある。
ドレイン電極側では、耐圧向上等のためのフィールドプ
レート４１７ａとして作用する金属層（ＷＳｉ膜４１７
およびＡｕ膜４１８）が表面保護膜４１３の上をドレイ
ン電極に向けて張り出しているが、ステッパ等を使用し
た工程で目合わせマージンを必要とすることからソース
電極側にもある程度の張り出し部分４１７ｂが発生して
しまう。この張り出し部分４１７ｂは、ゲート−ソース
間の容量を増加させ、高周波特性を劣化させてしまうと
いう問題点がある。
【００１０】本発明は、上記従来の問題点に鑑みてなさ
れたものであって、ドレイン電極側では、耐圧向上等の
ための所望のフィールドプレートを形成するとともに、
ソース電極側では、ゲート−ソース間の容量を増加させ
る張り出し部分を無くし、高周波特性を向上させる半導
体装置およびその製造方法を提供することを目的とす
る。
れたものであって、ドレイン電極側では、耐圧向上等の
ための所望のフィールドプレートを形成するとともに、
ソース電極側では、ゲート−ソース間の容量を増加させ
る張り出し部分を無くし、高周波特性を向上させる半導
体装置およびその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】すなわち、本発明に係る
半導体装置は、以下の特徴を有することにより前記目的
を達成できる。「ＧａＡｓ基板のＧａＡｓ動作層の上の
表面保護膜に形成された開口部を覆うように形成された
ゲート電極を有する半導体装置において、ドレイン電極
側においては、前記表面保護膜上にフィールドプレート
となる前記ゲートの張り出し部を有し、ソース電極側に
おいては、前記表面保護膜上に前記ゲートの張り出し部
を有しない」（請求項１）、ことにより前記目的を達成
できる。
半導体装置は、以下の特徴を有することにより前記目的
を達成できる。「ＧａＡｓ基板のＧａＡｓ動作層の上の
表面保護膜に形成された開口部を覆うように形成された
ゲート電極を有する半導体装置において、ドレイン電極
側においては、前記表面保護膜上にフィールドプレート
となる前記ゲートの張り出し部を有し、ソース電極側に
おいては、前記表面保護膜上に前記ゲートの張り出し部
を有しない」（請求項１）、ことにより前記目的を達成
できる。
【００１２】また、本発明に係る半導体装置の製造方法
は、以下の特徴を有することにより前記目的を達成でき
る。 １．ＧａＡｓ基板のＧａＡｓ動作層の上の表面保護膜に
形成された開口部を覆うように、金属層からなるゲート
電極を形成する半導体装置の製造方法において、エッチ
ングレートの異なる表面保護膜と絶縁膜からなる２層の
膜に開口部を設け、ドレイン側の絶縁膜を部分的に除去
し、ゲート電極の金属層を形成した後、前記絶縁膜の全
部分を除去することで、ドレイン電極側においては、前
記表面保護膜上にフィールドプレートとなる前記ゲート
の張り出し部を有し、ソース電極側においては、前記表
面保護膜上に前記ゲートの張り出し部を有しない構造を
形成する（請求項２）。 ２．ＧａＡｓ基板の上に形成されたＧａＡｓ動作層のソ
ース領域とドレイン領域との間に、リセス領域を形成す
る工程と、前記ＧａＡｓ基板の上面全体に表面保護膜を
形成する工程と、該表面保護膜上に、絶縁膜を形成する
工程と、該絶縁膜上にフォトレジストを形成する工程
と、該フォトレジストに、ゲート電極形成用のパターン
を形成し、反応性ドライエッチングにより、第１の開口
を形成する工程と、ソース領域側については、上面およ
び前記第１の開口の側面をフォトレジストで覆う工程
と、ドレイン領域側については、所望のフィールドプレ
ートが形成されるように寸法を調整したフォトレジスト
で覆う工程と、ウェットエッチングを行うことにより、
第１の開口からドレイン領域側に続く部分の前記絶縁膜
の一部を除去して第２の開口を形成する工程と、フォト
レジストを取り除く工程と、金属層を形成する工程と、
該金属層に対し、ゲート電極が形成されるべき部分をフ
ォトレジストで覆う工程と、ゲート電極形成部分を除く
部分の前記金属層を除去し、ゲート電極を形成する工程
と、ゲート電極の上に残されたフォトレジストを除去す
る工程と、前記表面保護膜上の全ての絶縁膜をエッチン
グにより除去する工程と、ソース電極およびドレイン電
極が、オーミック接触を得るために適宜形成されたコン
タクト層を介して形成される工程とを有すること（請求
項３）。 ３．前記ウェットエッチングは、バッファード弗酸によ
るウェットエッチングであること（請求項４）。 ４．前記表面保護膜上の全ての絶縁膜をエッチングによ
り除去する工程において、バッファード弗酸によるウェ
ットエッチング、あるいは、弗酸蒸気による気相エッチ
ングを用いたこと（請求項５）。 ５．前記表面保護膜がＳｉＮ膜であること（請求項
６）。 ６．前記絶縁膜がＳｉＯ2膜であること（請求項７）。 ７．前記絶縁膜が感光性有機膜であること（請求項
８）。 ８．前記感光性有機膜がポリイミドであること（請求項
９）。 ９．前記金属層がＷＳｉ膜とＡｕ膜とからなる２層の膜
で形成されること（請求項１０）。 １０．前記ＷＳｉ膜をスパッタリングした後、メッキあ
るいはスパッタリングにてＡｕ膜を形成すること（請求
項１１）。
は、以下の特徴を有することにより前記目的を達成でき
る。 １．ＧａＡｓ基板のＧａＡｓ動作層の上の表面保護膜に
形成された開口部を覆うように、金属層からなるゲート
電極を形成する半導体装置の製造方法において、エッチ
ングレートの異なる表面保護膜と絶縁膜からなる２層の
膜に開口部を設け、ドレイン側の絶縁膜を部分的に除去
し、ゲート電極の金属層を形成した後、前記絶縁膜の全
部分を除去することで、ドレイン電極側においては、前
記表面保護膜上にフィールドプレートとなる前記ゲート
の張り出し部を有し、ソース電極側においては、前記表
面保護膜上に前記ゲートの張り出し部を有しない構造を
形成する（請求項２）。 ２．ＧａＡｓ基板の上に形成されたＧａＡｓ動作層のソ
ース領域とドレイン領域との間に、リセス領域を形成す
る工程と、前記ＧａＡｓ基板の上面全体に表面保護膜を
形成する工程と、該表面保護膜上に、絶縁膜を形成する
工程と、該絶縁膜上にフォトレジストを形成する工程
と、該フォトレジストに、ゲート電極形成用のパターン
を形成し、反応性ドライエッチングにより、第１の開口
を形成する工程と、ソース領域側については、上面およ
び前記第１の開口の側面をフォトレジストで覆う工程
と、ドレイン領域側については、所望のフィールドプレ
ートが形成されるように寸法を調整したフォトレジスト
で覆う工程と、ウェットエッチングを行うことにより、
第１の開口からドレイン領域側に続く部分の前記絶縁膜
の一部を除去して第２の開口を形成する工程と、フォト
レジストを取り除く工程と、金属層を形成する工程と、
該金属層に対し、ゲート電極が形成されるべき部分をフ
ォトレジストで覆う工程と、ゲート電極形成部分を除く
部分の前記金属層を除去し、ゲート電極を形成する工程
と、ゲート電極の上に残されたフォトレジストを除去す
る工程と、前記表面保護膜上の全ての絶縁膜をエッチン
グにより除去する工程と、ソース電極およびドレイン電
極が、オーミック接触を得るために適宜形成されたコン
タクト層を介して形成される工程とを有すること（請求
項３）。 ３．前記ウェットエッチングは、バッファード弗酸によ
るウェットエッチングであること（請求項４）。 ４．前記表面保護膜上の全ての絶縁膜をエッチングによ
り除去する工程において、バッファード弗酸によるウェ
ットエッチング、あるいは、弗酸蒸気による気相エッチ
ングを用いたこと（請求項５）。 ５．前記表面保護膜がＳｉＮ膜であること（請求項
６）。 ６．前記絶縁膜がＳｉＯ2膜であること（請求項７）。 ７．前記絶縁膜が感光性有機膜であること（請求項
８）。 ８．前記感光性有機膜がポリイミドであること（請求項
９）。 ９．前記金属層がＷＳｉ膜とＡｕ膜とからなる２層の膜
で形成されること（請求項１０）。 １０．前記ＷＳｉ膜をスパッタリングした後、メッキあ
るいはスパッタリングにてＡｕ膜を形成すること（請求
項１１）。
【００１３】（作用）上記半導体装置の構成によれば、
ゲート部のドレイン側においては、表面保護膜上にフィ
ールドプレートとなる前記ゲート部の張り出し部があ
り、耐圧向上等のために有効に作用し、ソース側におい
ては、表面保護膜上に前記ゲート部の張り出し部を有し
ないので、不要なゲート−ソース間の容量を発生させず
高周波特性の劣化をもたらさい。また、上記製造方法に
より、ゲート電極となる金属層の形成時に、ゲート電極
形成用の開口部のソース電極側においては、絶縁膜が表
面保護膜の上に金属層が形成されるのを防止し、開口部
のドレイン電極側においては、開口部に続く絶縁膜の一
部が除去された上に金属層が形成されるために、フィー
ルドプレートが形成される。
ゲート部のドレイン側においては、表面保護膜上にフィ
ールドプレートとなる前記ゲート部の張り出し部があ
り、耐圧向上等のために有効に作用し、ソース側におい
ては、表面保護膜上に前記ゲート部の張り出し部を有し
ないので、不要なゲート−ソース間の容量を発生させず
高周波特性の劣化をもたらさい。また、上記製造方法に
より、ゲート電極となる金属層の形成時に、ゲート電極
形成用の開口部のソース電極側においては、絶縁膜が表
面保護膜の上に金属層が形成されるのを防止し、開口部
のドレイン電極側においては、開口部に続く絶縁膜の一
部が除去された上に金属層が形成されるために、フィー
ルドプレートが形成される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は、本発明の一実施の形態
に係る半導体装置の構造を示す断面図である。図２は、
本発明の一実施の形態に係る半導体装置の製造方法を示
す工程順の断面図（Ａ）、（Ｂ）、（Ｃ）である。図３
は、本発明の一実施の形態に係る半導体装置の製造方法
を示す工程順の断面図（Ｄ）、（Ｅ）、（Ｆ）である。
図４は、本発明の一実施の形態に係る半導体装置の製造
方法を示す工程順の断面図（Ｇ）、（Ｈ）である。図５
は、本発明と従来例の高周波特性を示すグラフである。
て図面を基に説明する。図１は、本発明の一実施の形態
に係る半導体装置の構造を示す断面図である。図２は、
本発明の一実施の形態に係る半導体装置の製造方法を示
す工程順の断面図（Ａ）、（Ｂ）、（Ｃ）である。図３
は、本発明の一実施の形態に係る半導体装置の製造方法
を示す工程順の断面図（Ｄ）、（Ｅ）、（Ｆ）である。
図４は、本発明の一実施の形態に係る半導体装置の製造
方法を示す工程順の断面図（Ｇ）、（Ｈ）である。図５
は、本発明と従来例の高周波特性を示すグラフである。
【００１５】図１の半導体装置１０において、ＧａＡｓ
基板１１１の上には、ＧａＡｓ動作層１１２が形成さ
れ、その中央には広いリセス１１２ａ（図２（ａ）参
照）が形成されている。この広いリセス１１２ａの両側
のＧａＡｓ動作層１１２の上には、従来と同様にオーミ
ック接触を得るためのコンタクト層１１２ｓ，１１２ｄ
およびその上にそれぞれソース電極Ｓとドレイン電極Ｄ
とが形成されている。ソース電極Ｓとドレイン電極Ｄと
に覆われていないコンタクト層１１２ｓ，１１２Ｄの
上、および、直接その上にゲート電極用のＷＳｉ膜が形
成されていないＧａＡｓ動作層１１２の上には、表面保
護膜１１３（例えば、ＳｉＮ膜）が形成されている。
基板１１１の上には、ＧａＡｓ動作層１１２が形成さ
れ、その中央には広いリセス１１２ａ（図２（ａ）参
照）が形成されている。この広いリセス１１２ａの両側
のＧａＡｓ動作層１１２の上には、従来と同様にオーミ
ック接触を得るためのコンタクト層１１２ｓ，１１２ｄ
およびその上にそれぞれソース電極Ｓとドレイン電極Ｄ
とが形成されている。ソース電極Ｓとドレイン電極Ｄと
に覆われていないコンタクト層１１２ｓ，１１２Ｄの
上、および、直接その上にゲート電極用のＷＳｉ膜が形
成されていないＧａＡｓ動作層１１２の上には、表面保
護膜１１３（例えば、ＳｉＮ膜）が形成されている。
【００１６】広いリセス１１２ａの中央部分において
は、ＧａＡｓ動作層１１２の上にＷＳｉ膜が形成され、
その上にＡｕ膜が形成されることにより、ＷＳｉ膜１１
７とＡｕ膜１１８とからなる２層の金属層のゲート電極
Ｇが形成されている。この場合、ソース電極側において
は、ＷＳｉ膜１１７が表面保護膜１１３に垂直に、か
つ、ゲート電極側壁に沿って立ち上がっており、ドレイ
ン電極側においては、ＷＳｉ膜１１７がＡｕ膜１１８と
表面保護膜１１３とに挟まれ、表面保護膜１１３の上を
所定距離だけ水平に張り出し、その後、表面保護膜１１
３に垂直に、かつ、ゲート電極側壁に沿って垂直に立ち
上がっている。
は、ＧａＡｓ動作層１１２の上にＷＳｉ膜が形成され、
その上にＡｕ膜が形成されることにより、ＷＳｉ膜１１
７とＡｕ膜１１８とからなる２層の金属層のゲート電極
Ｇが形成されている。この場合、ソース電極側において
は、ＷＳｉ膜１１７が表面保護膜１１３に垂直に、か
つ、ゲート電極側壁に沿って立ち上がっており、ドレイ
ン電極側においては、ＷＳｉ膜１１７がＡｕ膜１１８と
表面保護膜１１３とに挟まれ、表面保護膜１１３の上を
所定距離だけ水平に張り出し、その後、表面保護膜１１
３に垂直に、かつ、ゲート電極側壁に沿って垂直に立ち
上がっている。
【００１７】このような構造から明らかなように、この
半導体装置１０は、ＭＥＳ型電界効果トランジスタ（Ｆ
ＥＴ）であって、表面保護膜１１３の開口部上のゲート
電極Ｇが表面保護膜１１３の上にオーバラップして所定
距離だけ水平に張り出している部分は、フィールドプレ
ート１１７ａを形成し、耐圧向上およびゲートラグ抑制
に有効となっている。他方、前述の開口部のソース電極
側においては、ゲート電極Ｇが表面保護膜１１３の上に
水平に張り出してはいないので、不要な容量の増加を発
生させず、良好な高周波特性および高出力特性を得るこ
とができる。
半導体装置１０は、ＭＥＳ型電界効果トランジスタ（Ｆ
ＥＴ）であって、表面保護膜１１３の開口部上のゲート
電極Ｇが表面保護膜１１３の上にオーバラップして所定
距離だけ水平に張り出している部分は、フィールドプレ
ート１１７ａを形成し、耐圧向上およびゲートラグ抑制
に有効となっている。他方、前述の開口部のソース電極
側においては、ゲート電極Ｇが表面保護膜１１３の上に
水平に張り出してはいないので、不要な容量の増加を発
生させず、良好な高周波特性および高出力特性を得るこ
とができる。
【００１８】次に、半導体装置１０の製造工程について
図２〜４を参照して説明する。ＧａＡｓ基板１１１の上
に形成されたＧａＡｓ動作層１１２の上に、フォトリソ
グラフィーにより所望のレジストパターンを形成し、ウ
ェットエッチングを行うことにより、ソース領域ＳＳと
ドレイン領域ＤＤとの間に、広いリセス１１２ａを形成
する（図２（Ａ））。
図２〜４を参照して説明する。ＧａＡｓ基板１１１の上
に形成されたＧａＡｓ動作層１１２の上に、フォトリソ
グラフィーにより所望のレジストパターンを形成し、ウ
ェットエッチングを行うことにより、ソース領域ＳＳと
ドレイン領域ＤＤとの間に、広いリセス１１２ａを形成
する（図２（Ａ））。
【００１９】図２（Ａ）のように形成された基板の上面
全体にプラズマＣＶＤ等によりＳｉＮ膜１１３を形成
し、その上に、熱ＣＶＤまたはプラズマＣＶＤによりＳ
ｉＯ2膜１１４を形成する（図２（Ｂ））。
全体にプラズマＣＶＤ等によりＳｉＮ膜１１３を形成
し、その上に、熱ＣＶＤまたはプラズマＣＶＤによりＳ
ｉＯ2膜１１４を形成する（図２（Ｂ））。
【００２０】このように形成されたＳｉＯ2膜１１４の
上にフォトレジスト１１５を形成することにより、広い
リセス１１２ａの領域のゲートが形成されるべき部分に
ゲート形成用のパターンを形成し、反応性ドライエッチ
ング等を施すことによりドライエッチング開口１１５ａ
を形成する（図２（Ｃ））。
上にフォトレジスト１１５を形成することにより、広い
リセス１１２ａの領域のゲートが形成されるべき部分に
ゲート形成用のパターンを形成し、反応性ドライエッチ
ング等を施すことによりドライエッチング開口１１５ａ
を形成する（図２（Ｃ））。
【００２１】図２（Ｃ）のように形成された基板のソー
ス領域側については、上面およびドライエッチングによ
る開口（第１の開口）１１５ａの側面をフォトレジスト
１１６で覆い、ドレイン領域側については、所望のフィ
ールドプレートが形成されるように寸法を調整したフォ
トレジスト１１６で覆う。
ス領域側については、上面およびドライエッチングによ
る開口（第１の開口）１１５ａの側面をフォトレジスト
１１６で覆い、ドレイン領域側については、所望のフィ
ールドプレートが形成されるように寸法を調整したフォ
トレジスト１１６で覆う。
【００２２】さらに、バッファード弗酸によるウェット
エッチングあるいは弗酸蒸気による気相エッチングを行
うことにより、ドライエッチングによる開口（第１の開
口）１１５ａからドレイン領域側に続く部分のＳｉＯ2
膜１１４の一部を除去してウェットエッチングによる開
口（第２の開口）１１６ａとして形成する（図３
（Ｄ））。この場合、ＳｉＯ2膜１１４の下にあるＳｉ
Ｎ膜１１３は、例えばバッファード弗酸によるエッチレ
ートが低いので、ＳｉＯ2膜１１４のようにエッチング
されず残ることとなる。
エッチングあるいは弗酸蒸気による気相エッチングを行
うことにより、ドライエッチングによる開口（第１の開
口）１１５ａからドレイン領域側に続く部分のＳｉＯ2
膜１１４の一部を除去してウェットエッチングによる開
口（第２の開口）１１６ａとして形成する（図３
（Ｄ））。この場合、ＳｉＯ2膜１１４の下にあるＳｉ
Ｎ膜１１３は、例えばバッファード弗酸によるエッチレ
ートが低いので、ＳｉＯ2膜１１４のようにエッチング
されず残ることとなる。
【００２３】図３（Ｄ）のように形成された後、フォト
レジスト１１６を取り除き、上面全体にＷＳｉ膜１１７
をスパッタリングにより形成し、メッキまたはスパッタ
リングにより、ＷＳｉ膜１１７の上にＡｕ膜１１８を形
成する（図３（Ｅ））。
レジスト１１６を取り除き、上面全体にＷＳｉ膜１１７
をスパッタリングにより形成し、メッキまたはスパッタ
リングにより、ＷＳｉ膜１１７の上にＡｕ膜１１８を形
成する（図３（Ｅ））。
【００２４】図３（Ｅ）のように形成した後、ゲートが
形成されるべき部分をフォトレジスト１１９で覆い、イ
オンミリングあるいは反応性ドライエッチングを用いて
ゲート形成部分を除く部分のＷＳｉ膜１１７およびＡｕ
膜１１８を除去し、残ったＷＳｉ膜１１７とＡｕ膜１１
８の２層の金属層からなるゲート電極Ｇを形成する（図
３（Ｆ））。
形成されるべき部分をフォトレジスト１１９で覆い、イ
オンミリングあるいは反応性ドライエッチングを用いて
ゲート形成部分を除く部分のＷＳｉ膜１１７およびＡｕ
膜１１８を除去し、残ったＷＳｉ膜１１７とＡｕ膜１１
８の２層の金属層からなるゲート電極Ｇを形成する（図
３（Ｆ））。
【００２５】図３（Ｆ）に示されるように、ゲート電極
Ｇの上に残されたフォトレジスト１１９を除去した後
に、ＳｉＮ膜１１３の上のＳｉＯ2膜１１４の全部をエ
ッチングによって除去する（図４（Ｇ））。
Ｇの上に残されたフォトレジスト１１９を除去した後
に、ＳｉＮ膜１１３の上のＳｉＯ2膜１１４の全部をエ
ッチングによって除去する（図４（Ｇ））。
【００２６】上述の場合に用いられるエッチング方法
は、前述したバッファード弗酸によるウェットエッチン
グあるいは弗酸蒸気による気相エッチングを用いる。こ
のことにより、ＳｉＯ2膜１１４のみを選択的に除去す
ることができる。ソース領域ＳＳおよびドレイン領域Ｄ
Ｄには、それぞれソース電極Ｓおよびドレイン電極Ｄと
なるオーミック電極が、従来と同様にオーミック接触を
得るために適宜形成されたコンタクト層１１２ｓ、１１
２ｄを介して形成される（図４（Ｈ））。その後、半導
体装置として必要な上層の配線層等（図示せず）が形成
されて半導体装置が完成される。
は、前述したバッファード弗酸によるウェットエッチン
グあるいは弗酸蒸気による気相エッチングを用いる。こ
のことにより、ＳｉＯ2膜１１４のみを選択的に除去す
ることができる。ソース領域ＳＳおよびドレイン領域Ｄ
Ｄには、それぞれソース電極Ｓおよびドレイン電極Ｄと
なるオーミック電極が、従来と同様にオーミック接触を
得るために適宜形成されたコンタクト層１１２ｓ、１１
２ｄを介して形成される（図４（Ｈ））。その後、半導
体装置として必要な上層の配線層等（図示せず）が形成
されて半導体装置が完成される。
【００２７】なお、上述した製造工程において、リセス
形成後にＳｉＮ膜１１３およびＳｉＯ2膜１１４を形成
する工程（図２（Ｂ））でＳｉＯ2膜の代わりにポリイ
ミド等の感光性有機膜を用いてもよい。この場合には、
バッファード弗酸でのＳｉＯ2除去時（図４（Ｇ））に
生じるＷＳｉ膜１１７へのダメージを抑制することが可
能となる。
形成後にＳｉＮ膜１１３およびＳｉＯ2膜１１４を形成
する工程（図２（Ｂ））でＳｉＯ2膜の代わりにポリイ
ミド等の感光性有機膜を用いてもよい。この場合には、
バッファード弗酸でのＳｉＯ2除去時（図４（Ｇ））に
生じるＷＳｉ膜１１７へのダメージを抑制することが可
能となる。
【００２８】図２〜図４に示されたような工程を含んで
形成された図１の半導体装置１０は、既に説明したよう
に、ゲート電極Ｇの部分のドレイン電極側においては、
ゲート電極Ｇが表面保護膜１１３の上にオーバラップし
て水平に張り出し、フィールドプレート１１７ａを形成
し、耐圧向上およびゲートラグ抑制に有効となり、他
方、ソース電極側においては、ゲート電極Ｇが表面保護
膜１１３の上に水平に張り出してはいないので、不要な
容量の増加を発生させず、良好な高周波特性および高出
力特性を得ることができる。
形成された図１の半導体装置１０は、既に説明したよう
に、ゲート電極Ｇの部分のドレイン電極側においては、
ゲート電極Ｇが表面保護膜１１３の上にオーバラップし
て水平に張り出し、フィールドプレート１１７ａを形成
し、耐圧向上およびゲートラグ抑制に有効となり、他
方、ソース電極側においては、ゲート電極Ｇが表面保護
膜１１３の上に水平に張り出してはいないので、不要な
容量の増加を発生させず、良好な高周波特性および高出
力特性を得ることができる。
【００２９】図５は、このように形成された半導体装置
１０の特性向上例を示したものであって、この発明によ
る図１の半導体装置１０と、従来の半導体装置との高周
波特性を比較した結果を示すグラフである。図５におい
て、縦軸は電流利得を示し、横軸は周波数を示してお
り、グラフの横軸との交点は電流利得遮断周波数（ｆ
Ｔ）を示している。このグラフから、本発明の半導体装
置１０は、従来の半導体装置と比較して、電流利得遮断
周波数（ｆＴ）が約１０％向上しており、良好な高周波
特性を有していることが確認できる。
１０の特性向上例を示したものであって、この発明によ
る図１の半導体装置１０と、従来の半導体装置との高周
波特性を比較した結果を示すグラフである。図５におい
て、縦軸は電流利得を示し、横軸は周波数を示してお
り、グラフの横軸との交点は電流利得遮断周波数（ｆ
Ｔ）を示している。このグラフから、本発明の半導体装
置１０は、従来の半導体装置と比較して、電流利得遮断
周波数（ｆＴ）が約１０％向上しており、良好な高周波
特性を有していることが確認できる。
【００３０】
【発明の効果】以上に詳述したように、本発明に係る半
導体装置によれば、ＧａＡｓ基板のＧａＡｓ動作層の上
の表面保護膜に形成された開口部を覆うように形成され
たゲート電極を有する半導体装置において、ドレイン電
極側においては、前記表面保護膜上にフィールドプレー
トとなる前記ゲートの張り出し部を有し、ソース電極側
においては、前記表面保護膜上に前記ゲートの張り出し
部を有しないので、不要なゲート−ソース間の容量の増
加が発生しないので、高周波特性の劣化が抑制できる。
これにより、高出力特性と、良好な高周波特性が得られ
る半導体装置を提供することができるものである。
導体装置によれば、ＧａＡｓ基板のＧａＡｓ動作層の上
の表面保護膜に形成された開口部を覆うように形成され
たゲート電極を有する半導体装置において、ドレイン電
極側においては、前記表面保護膜上にフィールドプレー
トとなる前記ゲートの張り出し部を有し、ソース電極側
においては、前記表面保護膜上に前記ゲートの張り出し
部を有しないので、不要なゲート−ソース間の容量の増
加が発生しないので、高周波特性の劣化が抑制できる。
これにより、高出力特性と、良好な高周波特性が得られ
る半導体装置を提供することができるものである。
【００３１】また、本発明に係る半導体装置の製造方法
は、ＧａＡｓ基板のＧａＡｓ動作層の上の表面保護膜に
形成された開口部を覆うように、金属層からなるゲート
電極を形成する半導体装置の製造方法において、エッチ
ングレートの異なる表面保護膜と絶縁膜からなる２層の
膜に開口部を設け、ドレイン側の絶縁膜を部分的に除去
し、ゲート電極の金属層を形成した後、前記絶縁膜の全
部分を除去することで、ドレイン電極側においては、前
記表面保護膜上にフィールドプレートとなる前記ゲート
の張り出し部を有し、ソース電極側においては、前記表
面保護膜上に前記ゲートの張り出し部を有しない構造を
形成するものである。より詳しくは、ＧａＡｓ基板の上
に形成されたＧａＡｓ動作層のソース領域とドレイン領
域との間に、リセス領域を形成する工程と、前記ＧａＡ
ｓ基板の上面全体に表面保護膜を形成する工程と、該表
面保護膜上に、絶縁膜を形成する工程と、該絶縁膜上に
フォトレジストを形成する工程と、該フォトレジスト
に、ゲート電極形成用のパターンを形成し、反応性ドラ
イエッチングにより、第１の開口を形成する工程と、ソ
ース領域側については、上面および前記第１の開口の側
面をフォトレジストで覆う工程と、ドレイン領域側につ
いては、所望のフィールドプレートが形成されるように
寸法を調整したフォトレジストで覆う工程と、ウェット
エッチングを行うことにより、第１の開口からドレイン
領域側に続く部分の前記絶縁膜の一部を除去して第２の
開口を形成する工程と、フォトレジストを取り除く工程
と、金属層を形成する工程と、該金属層に対し、ゲート
電極が形成されるべき部分をフォトレジストで覆う工程
と、ゲート電極形成部分を除く部分の前記金属層を除去
し、ゲート電極を形成する工程と、ゲート電極の上に残
されたフォトレジストを除去する工程と、前記表面保護
膜上の全ての絶縁膜をエッチングにより除去する工程
と、ソース電極およびドレイン電極が、オーミック接触
を得るために適宜形成されたコンタクト層を介して形成
される工程とを有する半導体装置の製造方法であり、こ
れにより、ゲート電極の形成時に、ソース電極側におい
ては、表面保護膜の上にゲートの張り出し部を形成する
のを防止するので、高周波特性の劣化を抑制し、ドレイ
ン電極側においては、ゲートの張り出し部が形成され、
この部分がフィールドプレートとして働くので、耐圧特
性が向上し、高出力特性と、良好な高周波特性が得られ
る半導体装置を製造することができるものである。
は、ＧａＡｓ基板のＧａＡｓ動作層の上の表面保護膜に
形成された開口部を覆うように、金属層からなるゲート
電極を形成する半導体装置の製造方法において、エッチ
ングレートの異なる表面保護膜と絶縁膜からなる２層の
膜に開口部を設け、ドレイン側の絶縁膜を部分的に除去
し、ゲート電極の金属層を形成した後、前記絶縁膜の全
部分を除去することで、ドレイン電極側においては、前
記表面保護膜上にフィールドプレートとなる前記ゲート
の張り出し部を有し、ソース電極側においては、前記表
面保護膜上に前記ゲートの張り出し部を有しない構造を
形成するものである。より詳しくは、ＧａＡｓ基板の上
に形成されたＧａＡｓ動作層のソース領域とドレイン領
域との間に、リセス領域を形成する工程と、前記ＧａＡ
ｓ基板の上面全体に表面保護膜を形成する工程と、該表
面保護膜上に、絶縁膜を形成する工程と、該絶縁膜上に
フォトレジストを形成する工程と、該フォトレジスト
に、ゲート電極形成用のパターンを形成し、反応性ドラ
イエッチングにより、第１の開口を形成する工程と、ソ
ース領域側については、上面および前記第１の開口の側
面をフォトレジストで覆う工程と、ドレイン領域側につ
いては、所望のフィールドプレートが形成されるように
寸法を調整したフォトレジストで覆う工程と、ウェット
エッチングを行うことにより、第１の開口からドレイン
領域側に続く部分の前記絶縁膜の一部を除去して第２の
開口を形成する工程と、フォトレジストを取り除く工程
と、金属層を形成する工程と、該金属層に対し、ゲート
電極が形成されるべき部分をフォトレジストで覆う工程
と、ゲート電極形成部分を除く部分の前記金属層を除去
し、ゲート電極を形成する工程と、ゲート電極の上に残
されたフォトレジストを除去する工程と、前記表面保護
膜上の全ての絶縁膜をエッチングにより除去する工程
と、ソース電極およびドレイン電極が、オーミック接触
を得るために適宜形成されたコンタクト層を介して形成
される工程とを有する半導体装置の製造方法であり、こ
れにより、ゲート電極の形成時に、ソース電極側におい
ては、表面保護膜の上にゲートの張り出し部を形成する
のを防止するので、高周波特性の劣化を抑制し、ドレイ
ン電極側においては、ゲートの張り出し部が形成され、
この部分がフィールドプレートとして働くので、耐圧特
性が向上し、高出力特性と、良好な高周波特性が得られ
る半導体装置を製造することができるものである。
【図１】本発明の一実施の形態に係る半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】本発明の一実施の形態に係る半導体装置の製造
方法を示す工程順の断面図（Ａ）、（Ｂ）、（Ｃ）であ
る。
方法を示す工程順の断面図（Ａ）、（Ｂ）、（Ｃ）であ
る。
【図３】本発明の一実施の形態に係る半導体装置の製造
方法を示す工程順の断面図（Ｄ）、（Ｅ）、（Ｆ）であ
る。
方法を示す工程順の断面図（Ｄ）、（Ｅ）、（Ｆ）であ
る。
【図４】本発明の一実施の形態に係る半導体装置の製造
方法を示す工程順の断面図（Ｇ）、（Ｈ）である。
方法を示す工程順の断面図（Ｇ）、（Ｈ）である。
【図５】本発明と従来例の高周波特性を示すグラフであ
る。
る。
【図６】従来の半導体装置の製造方法を示す工程順の断
面図（Ａ）、（Ｂ）、（Ｃ）である。
面図（Ａ）、（Ｂ）、（Ｃ）である。
【図７】従来の半導体装置の製造方法を示す工程順の断
面図（Ｄ）、（Ｅ）、（Ｆ）である。
面図（Ｄ）、（Ｅ）、（Ｆ）である。
【図８】従来の半導体装置の構造を示す断面図である。
１０ 半導体装置 １１１ ＧａＡｓ基板 １１２ ＧａＡｓ動作層 １１２ａ リセス １１２ｓ，１１２ｄ コンタクト層 １１３ ＳｉＮ膜（表面保護膜） １１４ ＳｉＯ2膜（絶縁膜） １１５，１１６，１１９ フォトレジスト １１５ａ ドライエッチングによる開口（第１の開口） １１６ａ ウェットエッチングによる開口（第２の開
口） １１７ａ フィールドプレート １１７ ＷＳｉ膜 １１８ Ａｕ膜 Ｇ ゲート電極 Ｓ ソース電極 Ｄ ドレイン電極
口） １１７ａ フィールドプレート １１７ ＷＳｉ膜 １１８ Ａｕ膜 Ｇ ゲート電極 Ｓ ソース電極 Ｄ ドレイン電極
Claims (11)
- 【請求項１】 ＧａＡｓ基板のＧａＡｓ動作層の上の表
面保護膜に形成された開口部を覆うように形成されたゲ
ート電極を有する半導体装置において、 ドレイン電極側においては、前記表面保護膜上にフィー
ルドプレートとなる前記ゲートの張り出し部を有し、ソ
ース電極側においては、前記表面保護膜上に前記ゲート
の張り出し部を有しないことを特徴とする半導体装置。 - 【請求項２】 ＧａＡｓ基板のＧａＡｓ動作層の上の表
面保護膜に形成された開口部を覆うように、金属層から
なるゲート電極を形成する半導体装置の製造方法におい
て、 エッチングレートの異なる表面保護膜と絶縁膜からなる
２層の膜に開口部を設け、ドレイン側の絶縁膜を部分的
に除去し、ゲート電極の金属層を形成した後、前記絶縁
膜の全部分を除去することで、ドレイン電極側において
は、前記表面保護膜上にフィールドプレートとなる前記
ゲートの張り出し部を有し、ソース電極側においては、
前記表面保護膜上に前記ゲートの張り出し部を有しない
構造を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 ＧａＡｓ基板の上に形成されたＧａＡｓ
動作層のソース領域とドレイン領域との間に、リセス領
域を形成する工程と、 前記ＧａＡｓ基板の上面全体に表面保護膜を形成する工
程と、 該表面保護膜上に、絶縁膜を形成する工程と、 該絶縁膜上にフォトレジストを形成する工程と、 該フォトレジストに、ゲート電極形成用のパターンを形
成し、反応性ドライエッチングにより、第１の開口を形
成する工程と、 ソース領域側については、上面および前記第１の開口の
側面をフォトレジストで覆う工程と、 ドレイン領域側については、所望のフィールドプレート
が形成されるように寸法を調整したフォトレジストで覆
う工程と、 ウェットエッチングを行うことにより、第１の開口から
ドレイン領域側に続く部分の前記絶縁膜の一部を除去し
て第２の開口を形成する工程と、 フォトレジストを取り除く工程と、 金属層を形成する工程と、 該金属層に対し、ゲート電極が形成されるべき部分をフ
ォトレジストで覆う工程と、 ゲート電極形成部分を除く部分の前記金属層を除去し、
ゲート電極を形成する工程と、 ゲート電極の上に残されたフォトレジストを除去する工
程と、 前記表面保護膜上の全ての絶縁膜をエッチングにより除
去する工程と、 ソース電極およびドレイン電極が、オーミック接触を得
るために適宜形成されたコンタクト層を介して形成され
る工程とを有する半導体装置の製造方法。 - 【請求項４】 前記ウェットエッチングは、バッファー
ド弗酸によるウェットエッチングであることを特徴とす
る請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記表面保護膜上の全ての絶縁膜をエッ
チングにより除去する工程において、バッファード弗酸
によるウェットエッチング、あるいは、弗酸蒸気による
気相エッチングを用いたことを特徴とする請求項３また
は４に記載の半導体装置の製造方法。 - 【請求項６】 前記表面保護膜がＳｉＮ膜であることを
特徴とする請求項２〜５のいずれかに記載の半導体装置
の製造方法。 - 【請求項７】 前記絶縁膜がＳｉＯ2膜であることを特
徴とする請求項２〜６のいずれかに記載の半導体装置の
製造方法。 - 【請求項８】 前記絶縁膜が感光性有機膜であることを
特徴とする請求項２〜６のいずれかに記載の半導体装置
の製造方法。 - 【請求項９】 前記感光性有機膜がポリイミドであるこ
とを特徴とする請求項８に記載の半導体装置の製造方
法。 - 【請求項１０】 前記金属層がＷＳｉ膜とＡｕ膜とから
なる２層の膜で形成されることを特徴とする請求項２〜
９のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 前記ＷＳｉ膜をスパッタリングした
後、メッキあるいはスパッタリングにてＡｕ膜を形成す
ることを特徴とする請求項１０に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32193999A JP3353764B2 (ja) | 1999-11-12 | 1999-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32193999A JP3353764B2 (ja) | 1999-11-12 | 1999-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144106A true JP2001144106A (ja) | 2001-05-25 |
| JP3353764B2 JP3353764B2 (ja) | 2002-12-03 |
Family
ID=18138117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32193999A Expired - Fee Related JP3353764B2 (ja) | 1999-11-12 | 1999-11-12 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3353764B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132418A1 (ja) * | 2005-06-10 | 2006-12-14 | Nec Corporation | 電界効果トランジスタ |
| US7595531B2 (en) | 2006-09-15 | 2009-09-29 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2010506397A (ja) * | 2006-10-04 | 2010-02-25 | セレックス システミ インテグラティ エッセ． ピ． ア． | 単一電圧供給型シュードモルフィック高電子移動度トランジスタ（ｐｈｅｍｔ）パワーデバイスおよびこれの製造方法 |
| US7696531B2 (en) | 2005-03-10 | 2010-04-13 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2010278150A (ja) * | 2009-05-27 | 2010-12-09 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012104760A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP4968068B2 (ja) * | 2005-06-10 | 2012-07-04 | 日本電気株式会社 | 電界効果トランジスタ |
-
1999
- 1999-11-12 JP JP32193999A patent/JP3353764B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7696531B2 (en) | 2005-03-10 | 2010-04-13 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| WO2006132418A1 (ja) * | 2005-06-10 | 2006-12-14 | Nec Corporation | 電界効果トランジスタ |
| US7863648B2 (en) | 2005-06-10 | 2011-01-04 | Nec Corporation | Field effect transistor |
| JP4968068B2 (ja) * | 2005-06-10 | 2012-07-04 | 日本電気株式会社 | 電界効果トランジスタ |
| JP4968067B2 (ja) * | 2005-06-10 | 2012-07-04 | 日本電気株式会社 | 電界効果トランジスタ |
| US7595531B2 (en) | 2006-09-15 | 2009-09-29 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2010506397A (ja) * | 2006-10-04 | 2010-02-25 | セレックス システミ インテグラティ エッセ． ピ． ア． | 単一電圧供給型シュードモルフィック高電子移動度トランジスタ（ｐｈｅｍｔ）パワーデバイスおよびこれの製造方法 |
| JP2010278150A (ja) * | 2009-05-27 | 2010-12-09 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2012104760A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3353764B2 (ja) | 2002-12-03 |
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