KR100550751B1 - Ｆｅｔ 및 반도체 디바이스 제조 방법 - Google Patents

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Abstract

FET는 T 형상 게이트를 구비하고 있다. FET는 T의 바닥부에 자기 정렬된 헤일로 확산부 및 상부에 자기 정렬된 확장 확산부를 구비하고 있다. 이에 의해, 헤일로는 확장 주입부로부터 이격되는데, 이것은 상당한 이점을 제공한다. T 형상 게이트의 상부 및 바닥부는 게르마늄 및 실리콘과 같은 두 개의 상이한 물질로 이루어지는 층으로 형성될 수 있다. 두 개의 층은 함께 패터닝된다. 이후에, 바닥층의 노출된 에지는 선택적으로 화학 반응되고, 반응 생성물은 에칭되어 노치를 제공한다. 다른 실시예에서, 게이트는 단일 게이트 도체로 형성된다. 금속은 측벽을 따라 부합 증착되고, 리세스 에칭되어 측벽의 상부를 노출시키며, 가열되어 바닥부를 따라 실리사이드를 형성한다. 이 실리사이드는 에칭되어 노치를 제공한다.

Description

ＦＥＴ 및 반도체 디바이스 제조 방법{FET WITH NOTCHED GATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전반적으로는 집적 회로 칩에 관한 것이다. 구체적으로는, 전계 효과 트랜지스터(FET)에 관한 것이다. 보다 구체적으로는, T 형상 게이트를 구비한 개선된 FET에 관한 것이다.
FET의 속도는 대개 게이트 양단의 거리에 의해서 결정된다. 보다 짧은 게이트 도체 길이를 갖는 트랜지스터는 소스와 드레인 사이의 간격이 보다 짧고, 일반적으로 속도가 더 빠르다. 이 산업 분야는, 더 짧은 광파장과 더 높은 개구 수의 렌즈를 제공하는 포토리소그래피 장치로 이동하여, 각 세대의 집적 회로에서 게이트의 치수를 감소시킬 수 있게 하고 있다. 그러나, 이러한 변화는 흔히 칩 라인 폭의 변동을 증가시켰다. 더욱이, 이러한 변화는 게이트의 저항을 더 높이게 되었다.
손정환의 미국 특허 제 5,750,430호에는, 스페이서(spacer)들 사이의 윈도우에 게이트용 폴리실리콘을 증착시킴으로써 생성된 곡선형 측벽을 갖는 게이트가 개시되어 있다. 트랜지스터는 바닥부에서보다 상부에서 그 치수가 더 크다. 이는 최소 치수보다 더 짧은 채널 길이와 감소된 오버랩 커패시턴스를 제공한다.
T. Ghani 등의 논문 "100nm Gate Length High performance/Low Power CMOS Transistor", Technical Digest of the 1999 International Electron Devices Meeting, Washington,. DC, 1999, p 415에는 폴리 게이트의 바닥부에 노치가 있는 FET가 개시되어 있다. 노치는 소스-드레인-확장 주입부(extension implant)를 오프셋하고, 개선된 커패시턴스와 함께 더 짧은 게이트 치수를 제공하며, 또한 게이트가 더 큰 전체 단면적을 갖고 있기 때문에 저항의 증가를 방지한다.
곡선형 측벽을 가지며 스페이서에 의해 한정된 게이트 및 노치된 게이트는 이점을 제공하지만, 디바이스 성능을 실질적으로 더 개선할 수 있다. 개선점은 상기 '430 특허 및 T. Ghani의 논문에 개시된 구조를 수정함으로써 얻어질 수 있다. 새로운 구조 및 이러한 새로운 구조를 얻기 위한 공정이 하기의 발명에 의해 제공된다.
일 측면에서, 본 발명은 상부 치수를 갖는 상부와 바닥부 치수를 갖는 바닥부를 구비하는 게이트를 포함한 FET이다. 상부 치수는 바닥부 치수보다 크다. 이 FET는 바닥부에 의해 한정되는 확산부를 더 포함한다.
이 FET는 상부에 의해 한정되는 확산부도 포함한다. 바닥부에 의해 한정되는 확산부는 헤일로(halo) 주입부이고, 상부에 의해 한정되는 확산부는 확장 주입부이다.
다른 측면에서, 본 발명은 제 1 도전성 물질을 상기 제 1 도전성 물질과는 상이한 제 2 도전성 물질 아래에 포함하는 게이트를 구비한 FET에 의해서 달성된다. 제 1 도전성 물질은 노치된다.
다른 측면에서, 본 발명은 반도체 디바이스 제조 방법이다. 이 방법은 제 1 물질로 구성된 기판을 제공하는 단계를 포함한다. 이 기판은 표면을 갖는다. 다음 단계는 이 표면 상에 게이트 유전체를 형성하는 단계이다. 그 후, 게이트가 이 유전체 상에 증착된다. 게이트는 제 1 게이트 층 및 제 2 게이트 층을 포함하되, 제 1 게이트 층은 게이트 유전체에 접촉하고, 제 2 게이트 층은 제 2 게이트 층 상에 놓인다. 다음 단계는 제 1 게이트 층의 에지를 화학적으로 반응시켜서 제 1 반응 생성물(product)을 형성하는 단계이다. 마지막으로, 이 방법은 제 1 게이트 층 및 제 2 게이트 층의 나머지 부분에 대해 제 1 반응 생성물을 선택적으로 제거하여 제 1 게이트 층에 노치를 제공하는 단계를 포함한다.
일 실시예에 따르면, FET는 T 형상의 게이트를 갖는다. 이 FET는 T 형상 게이트의 바닥부에 대해 자기 정렬된 헤일로 확산부 및 상부에 대해 자기 정렬된 확장 확산부를 갖는다. 이로써 헤일로는 확장 주입부로부터 분리되며, 이는 상당한 이점을 제공한다. T 형상 게이트의 상부 및 바닥부는, 게르마늄 및 실리콘과 같은 상이한 두 가지 물질로 이루어진 층으로 형성될 수 있다. 두 개의 층은 함께 패터닝된다. 이어서, 바닥층의 노출된 에지는 선택적으로 화학 반응되고, 반응 생성물은 에칭 제거되어 노치를 제공한다.
다른 실시예에서, 게이트는 단일 게이트 도체로 형성된다. 금속은 측벽을 따라 부합(conformally) 증착되고, 리세스 에칭(recess etched)되어 측벽의 상부를 노출시키며, 가열되어 바닥부를 따라 실리사이드를 형성한다. 실리사이드는 에칭되어 노치를 제공한다.
본 발명의 전술한 특징 및 이점과 그 밖의 특징 및 이점은, 첨부한 도면에 예시한 바와 같이, 본 발명에 대한 하기의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1a는 종래의 노치된 게이트 디바이스에 대해 디바이스의 일 측면을 나타내는 확장 주입부 및 헤일로의 도핑 프로파일을 도시하는 도면,
도 1b는 종래의 노치된 게이트 디바이스에 대해 확장 주입부 및 헤일로의 네트 보상된(net compensated) 도핑 프로파일을 나타내는 도면,
도 2a, 2b, 2c는 소스 및 드레인을 포함한 전체 디바이스를 나타내며 상이한 채널 길이를 갖는 종래의 노치된 게이트 디바이스에 대해 확장 주입부 및 헤일로의 네트 보상된 도핑 프로파일을 도시하는 도면,
도 3a는 헤일로 및 확장 주입부가 T 형상 게이트의 상이한 에지에 의해 한정되는 T 형상 게이트의 단면도,
도 3b, 3c는 도 3a의 T 형상 게이트에 대한 스페이서 및 소스/드레인 주입부를 제공하는 공정 단계를 도시하는 단면도,
도 3d, 3e는 도 3a의 T 형상 게이트의 스페이서 뒤에 에어 갭(air gap)을 제공하는 공정 단계를 도시하는 단면도,
도 4-6은 도 3a의 T 형상 게이트를 제조하는 공정을 도시한 단면도,
도 7-10은 게이트 물질의 2층 구조가 없는 T 형상 게이트를 제조하는 다른 공정을 도시하는 단면도이다.
헤일로(또는 포켓) 주입부는 매우 짧은 MOSFET에서 짧은 채널(short-channel) 효과를 조정하는 수단으로 공지되어 있다. 짧은 채널 효과는 게이트 길이의 감소에 따른 Vt 저하 및 부임계값(subthreshold) 기울기의 증가를 포함한다. 통상적으로, 헤일로는 소스/드레인 도핑과는 반대되는 타입의 도펀트를 주입함으로써(예컨대, NFET에 보론을 주입함으로써) 형성된다. 표 1에 나타낸 바와 같이 통상적으로 상당히 낮은 에너지와 높은 선량(doses)을 갖는 소스/드레인 확장 주입부의 범위를 넘어 게이트 아래로 헤일로 주입부를 이동시키는 데에는 높은 에너지가 사용된다. 그 결과, 헤일로의 p-도펀트는 종종 소스/드레인 확산부의 n-도펀트보다 더 깊이 배치된다. 따라서, n-타입 소스 드레인 확산부는 p-타입 헤일로에 의해 주위가 완전히 둘러싸이게 된다. 채널 영역의 p-타입 도펀트는 짧은 채널 효과에는 도움을 주지만, 소스/드레인 아래로 확장되는 헤일로는 소스/드레인 접합 커패시턴스를 증가시킨다는 좋지 않은 영향을 미친다.
Figure 112003016430719-pct00001
헤일로를 소스/드레인 및 확장부로부터 멀리 이동시키는 데에는 높은 에너지가 사용되지만, p 주입의 대부분이 보다 고농도로 도핑된 소스/드레인 내에 있게 되어 보상되기 때문에, 전형적으로는 헤일로에 이용할 수 있는 네트 p-도펀트는 주입된 p-도펀트 총 선량의 일부에 불과하다. 따라서, 표준 주입 기술은 통상적인 제어를 통해서는 한정된 헤일로 농도만이 달성될 수 있게 하며, 이는 짧은 채널 효과가 제어되는 범위를 제한하게 된다. 또한, 보상되지 않은 채 남아 있는 p 타입 도펀트 원자의 일부로 인해, 헤일로 캐리어 농도를 제어하는 것은 쉽지 않다. 따라서, 헤일로 또는 확장 주입부 중 어느 하나의 선량 또는 에너지의 작은 변동은 헤일로 캐리어 농도를 크게 변동시킬 수 있다.
종래의 헤일로에 의해서는, 캐리어 농도가 10e17 내지 10e18의 범위에 있을 때, 70 내지 100A의 거리에서 10x의 헤일로 캐리어 농도가 변화한다. 캐리어 농도의 이러한 점진적인 변화율은 확장부 및 소스/드레인 주입부로 헤일로 주입부를 보상한 결과이다. 짧은 채널 제어를 개선하기 위해, 30 내지 40A의 캐리어 농도에 동일한 10x의 변화를 제공하는 것과 같은 더 급격한 캐리어 농도의 변화가 요구된다. 또한, 디바이스 성능을 개선하기 위해서, 소스/드레인 아래의 헤일로 농도가 감소하여 소스/드레인 접합 커패시턴스를 감소시킬 수 있다. 헤일로 도핑 농도가 더 높으면 공핍(depletion) 영역이 더 좁아지게 되어, 커패시턴스가 더 높아진다.
노치된 게이트로부터는 두 가지의 전혀 다른 변화가 유래될 수 있다. 첫째, 이탈(straggle)을 더 적게 하는 보다 낮은 에너지의 헤일로 주입부를 사용하면, 도 1a의 곡선(16, 16')을 비교하여 도시한 바와 같은 더 급격한 헤일로 프로파일이 나타난다. 곡선(16)은 종래의 헤일로 주입부이고, 곡선(16')은 이하에 더 설명되는 바와 같이 본 발명의 노치된 게이트를 사용함으로써 제공된 헤일로 주입부이다. 곡선(18)은 종래의 경우 및 노치된 게이트의 경우 모두에 대한 확장 주입부의 프로파일이다. 둘째, 헤일로 주입부가 확장 주입부 에지로부터 수평 방향으로 이격된 영역에 있어서, 헤일로는 곡선(17, 17') 상의 점(B, B')으로 표시된 바와 같이 더 높은 네트 도핑 농도를 가지며, 이 구간에서 더 좁은 공핍 영역을 제공한다. 또한, 헤일로 도핑 농도가 더 높기 때문에, 도 1a, 1b의 점(A, A')으로 표시된 바와 같이 더 급격한 접합이 존재한다. 더 좁은 공핍 영역은 Vt의 더 양호한 짧은 채널 제어를 제공한다. 곡선(17') 상의 점(A')에서의 도핑 프로파일은 곡선(17) 상의 점(A)에서보다 더 급격하므로, 더 짧은 채널로 채널 포텐셜을 제어하여 디바이스를 턴 오프시킬 수 있다.
더 낮은 에너지 주입과 더 적은 확산부를 사용하여 노치된 게이트를 갖는 헤일로를 형성할 수 있기 때문에, 곡선(17') 상의 점(C')에서의 헤일로 도핑 프로파일은 곡선(17) 상에서의 점(C)에서보다 더 급격할 수 있다. 이는 이탈과 산란이 더 적은 헤일로를 제공하므로, 짧은 채널 길이를 사용하여 선형 Vt에 대한 제어를 더 양호하게 할 수 있다. 도 2a, 2b, 2c에 도시한 바와 같이, 헤일로 주입부의 급격한 프로파일(C')은, 두 개의 헤일로가 융합되기 전에 소스와 드레인 확산부가 서로 더 가깝게 위치하게 한다. 이는 동일한 Vt 제어로 채널 길이가 더 짧아지게 한다. 물리적으로는, 도 2a, 2b, 2c는 게이트의 길이만 상이하다. 도 2a에 있어서, 종래의 게이트 헤일로와 노치된 게이트 헤일로 모두는 소스 및 드레인에 인접한 별개의 영역을 가지며, Vt 제어에 있어서는 동일한 효과를 낸다. 도 2b에 있어서, 노치된 게이트 헤일로는 소스 및 드레인에 인접한 별개의 헤일로를 계속해서 형성하지만, 종래의 헤일로는 융합되기 시작하여 Vt가 잘 제어되지 않는다. 도 2c에 있어서는, 노치된 게이트 헤일로가 융합되기 시작하는 동안 종래의 헤일로는 완전히 융합된다. 따라서, 노치된 게이트 헤일로를 사용하여 양호한 Vt 제어로 짧은 채널을 얻을 수 있다.
확장 주입부로부터 헤일로 주입부를 분리시키는 한 가지 방법은 게이트의 에지에 헤일로를 주입한 후, 게이트의 측벽을 따라서 스페이서를 제공하고, 이어서 소스/드레인 확장부를 주입하는 것이다. 스페이서의 폭은 10-20nm이며, 헤일로와 확장 주입 사이에 공간을 제공한다. 이 방법은 소스/드레인 확장부로부터 헤일로를 바람직하게 분리시키지만, NFET 확장 블록 마스크가 2번, 즉 스페이서 형성 전과 형성 후에 한 번씩 사용되어야 한다는 단점이 있다. 이는 또한 반복가능한 헤일로와 확장 주입부의 분리를 보장하도록 스페이서의 폭을 정밀하게 제어할 것을 요구한다. 본 발명은 이러한 접근 방안을 개선한다.
본 발명의 공정은, 헤일로와 확장 주입부를 분리시키기 위해, 확장 주입부는 수직 방향으로 제공하고, 반전된 T 형상 게이트를 갖는 헤일로는 비스듬하게 주입함으로써, 더 급격한 접합 및 헤일로 캐리어 농도에 대한 더 우수한 제어를 제공한다. 따라서, 본 발명은 주입부들의 주입 단계 사이에 마스킹 단계가 없어도 헤일로와 확장 주입부가 수평 방향으로 서로 이격되게 한다. 따라서, 확장 블록 마스크는 단 한 번만 제공되어 헤일로와 확장부 모두를 제공할 수 있다. 이와 같이 하나의 마스크를 사용하는 이러한 주입부의 분리는 반도체 웨이퍼(21) 상에 T 형상 게이트(20)를 먼저 에칭함으로써 이루어진다(T형상 게이트는 하기에 설명하는 공정으로 형성될 수 있다).
도 3a에 도시한 바와 같이, T 형상 게이트(20)는 치수가 L1인 하부(22) 및 에지(23)를 게이트 유전체(24) 상에 구비한다. T 형상 게이트(20)는 또한 치수가 L2인 상부(26) 및 에지(27)를 하부(22) 상에 구비한다. 따라서, 노치(28)는 u=(L2-L1)/2인 높이(h) 및 측방 범위(u)를 갖는 것으로 정의된다. T 형상 게이트(20)가 형성된 이후, NFET(30)이 형성되는 동안 확장 블록 마스크(도시하지 않음)가 블록 PFET에 제공된다.
이어서, p-타입 헤일로(32)는 tanØ<h/u로 주어지는 각도 Ø로 주입되는데, 여기서 h는 노치의 높이이고, u는 노치의 측방 범위이다. 따라서, 헤일로(32)는 T 형상 게이트(20)의 하부(22)에 의해 한정된다. 전형적으로, 헤일로의 경사 주입은 4개의 기본 방향 모두로부터 제공되어, 상이한 방위의 웨이퍼 상의 디바이스에 주입부를 제공한다. 도 3a에 도시한 바와 같이, 임의의 특정 디바이스는 활성 영역에서 두 방향으로 주입을 받는다. 마지막으로, 확장 확산부(34)는 반도체 웨이퍼(21)에 대해 법선인 각도로 주입되며, 따라서 확장 확산부(34)는 게이트(20)의 더 큰 상부(26)의 에지(27)에 의해 한정된다.
따라서, 헤일로(32)의 주입 에지(36)는 노치(28)의 치수와 거의 동일한 u와 거의 같은 치수만큼 확장 확산부(34)의 주입 에지(38)로부터 이격되며, 두 주입 단계는 그 사이에 마스킹 단계가 없이 이루어진다. 두 확산부(32, 34)가 게이트(20)의 상이한 에지(23, 27)에 의해 한정되기 때문에, 이러한 분리를 달성하는 데에는 어떠한 마스킹 단계도 필요하지 않으며, 이러한 분리는 반전된 T 형상 게이트(20)에 수직 주입과 경사 주입을 제공함으로써 이루어진다.
다음 단계에서는, 도 3b에 도시한 바와 같이, 절연 물질(46)의 층이 웨이퍼(21) 상의 전체 표면에 부합 증착된다. 절연 물질(46)은 실리콘 산화물 또는 실리콘 질화물과 같은 물질로 형성된다. 이후에, 도 3c에 도시한 바와 같이, 측벽 스페이서(48)를 형성하기 위해 방향성 에칭(directional etch)이 사용된다. 마지막으로, 도 3c에도 도시한 바와 같이, 스페이서(48)에 의해 한정된 소스/드레인(50)이 주입된다. 대안으로는, 도 3d에 도시한 바와 같이, 절연 물질(46)이 비부합 증착되어, 에어갭(49)이 제 1 층(56)의 노치된 측벽을 따라 스페이서(48) 뒤에 남겨진다. 플라즈마 여기 화학 기상 증착(PECVD)과 같은 증착 공정은 더 많은 방향성을 갖는 증착 공정으로 공지되어 있으므로, 수직면에 비해 수평면 상에 더 두꺼운 막을 증착할 것이다. 도 3e에 도시한 바와 같이, 에어갭(49)을 갖는 측벽 스페이서(48)를 형성하는 데 방향성 에칭이 사용된다. 결과로서 생성된 에어갭(49)의 유전 상수는 약 1.0이지만, 실리콘 이산화물 측벽 스페이서(48)의 유전 상수는 약 3.5이다. 에어 갭(49)은 측벽 스페이서(48)의 유효 유전 상수를 감소시키기 때문에 오버랩 커패시턴스를 감소시키는 데 도움이 된다.
T 형상 게이트(20)는 별도의 마스킹 단계를 추가하지 않고서 헤일로 주입부와 확장 주입부의 분리를 가능하게 하지만, 본 명세서에서 설명되는 공정은 바닥부를 거의 최소 치수 길이를 갖게 제조하여 실질적으로 디바이스의 성능을 향상시킨다는 큰 이점을 제공한다. 또한, 본 발명의 방법은 라인 폭 허용 범위를 증가시키지 않고서 게이트 길이를 축소시킬 수 있다. 또한, T 형상 게이트는 큰 면적의 상부(26)를 제공하여, 바닥부(22)가 축소될 때의 허용 불가능한 게이트 저항 증가를 방지한다. 따라서, 허용 불가능한 악영향 없이 성능이 실질적으로 향상될 수 있다.
도 4에 도시한 바와 같이, T 형상 게이트(20)는 2층 구조체(54)를 웨이퍼(21)상의 게이트 유전체(24) 및 절연체(도시하지 않음) 상에 증착함으로써 형성된다. 2층 구조체(54)는 게르마늄 층(56)과 같은 제 1 층 및 폴리실리콘 층(58)과 같은 제 2 층을 포함한다. 이 두 개의 층은 제 1 층(56)이 제 2 층(58)과는 상이하게 산화될 수 있는 물질 중에서 선택된다. 다음, 도 5에 도시한 바와 같이, 2층 구조체(54)는 포토리소그래피 방식으로 패터닝되고 에칭되며, 에칭된 게르마늄 층(56) 및 폴리실리콘 층(58)은 동일한 길이 및 폭을 갖는다. 길이 또는 폭은 포토리소그래피 시스템을 사용하여 달성할 수 있는 최소 치수일 것이다.
다음 단계에서, 2층 구조체(54)는 도 6에 도시한 바와 같이, 약 500-600℃에서의 산화와 같은 화학 반응 단계를 거친다. 이 온도에서는, 도 6에 도시한 바와 같이, 게르마늄 층(56)의 노출된 에지 상에서 게르마늄 산화물(60)이 성장한다. 폴리실리콘 층(58)은 이 온도에서는 충분히 산화되지 않을 것이다. 게르마늄 산화물(60)은 게르마늄 층(56)의 7-13nm(측방 범위(u))까지 소비하도록 성장한다. 그 후, 게르마늄 산화물(60)은 워터 린스(water rinse)를 사용하여 제거되어, 도 3a에 도시한 바와 같은 노치(28)를 제공한다. 산화 단계는 소비되는 게르마늄의 재생가능한 두께를 제공하도록 매우 정밀하게 제어될 수 있고, 모든 산화물은 게르마늄이나 폴리실리콘을 더 에칭하지 않고서도 제거될 수 있다. 따라서, 산화 및 에칭 공정은 게르마늄 층(56)의 제거량에 대한 높은 수준의 제어를 제공하여, 게르마늄 층(56)의 길이 및 폭에 대한 정밀한 허용 범위를 제공한다. 따라서, 게르마늄 층(56)의 치수는 폴리실리콘 층(58)보다 약 14 내지 약 26nm 더 작다. 게르마늄 층(56)의 치수는 사용되고 있는 포토리소그래피 시스템의 최소 치수보다 약 10 내지 약 50% 더 작을 수 있지만, 폴리실리콘 층(58)은 최소 치수를 계속 유지한다.
다른 실시예에서, 제 1 층(56)은 게르마늄 화합물, GexSi1-x로 구성되며, 여기서 x는 약 0.5 내지 약 1.0의 범위에 있다.
다른 화학 반응 단계에도 마찬가지로 우수한 제어가 제공될 수 있다. 예컨대, 제 1 층(56)이 폴리실리콘이고, 제 2 층(58)은 내화성 금속(refractory metal)일 수 있다. 플래티늄, 티타늄, 탄탈륨 또는 코발트와 같은 얇은 금속 층이 두 개의 게이트 층(56, 58)의 측벽을 따라 부합 증착된다. 이후에 기판이 가열되고, 이로써 얇은 금속이 폴리실리콘 층(56)과 반응하여 제 1 층(56)의 측벽 에지를 따라 금속 실리사이드가 형성된다. 내화성 금속인 제 2 층(58)은 반응하지 않을 것이다. 그 후, 실리사이드는 제 2 층에 영향을 미치지 않고서 선택적으로 에칭되어 노치(28)를 형성할 수 있다.
대안으로, 폴리실리콘(66)인 단일 게이트 층이 게이트(20')에 사용될 수 있다. 도 7은 게이트 폴리실리콘(66)의 코팅 측벽(70)에 얇은 금속(68)이 증착된 것을 도시하고 있다. 도 8은 얇은 금속(68)이 방향성 에칭되어 게이트 폴리실리콘 층(66)의 수평 표면 측벽(70)의 및 상부(70a)에서 금속이 제거된 것을 도시하고 있다. 도 9에 도시한 바와 같이, 기판(21)이 나머지 금속(68')이 폴리실리콘(66)과 반응하도록 가열되어, 금속(68')으로 코팅되었던 측벽(70)의 하부(70b)에만 금속 실리사이드(72)가 형성된다. 이후, 이 실리사이드가 제거되어, 도 10에 도시한 바와 같은 노치(28)를 형성한다. 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드(72)는 과산화수소 또는 고온 유황/과산화수소 혼합물로 습식 에칭될 수 있다.
이 공정에 의해 형성된 T 형상 게이트(20)는 종래 기술의 게이트에 비해서 상당한 이점을 갖는다. 게이트(20)의 하부가 유효 채널 길이를 결정하기 때문에, T 형상 게이트를 형성하는 종래의 시도보다 더 정밀한 제어를 통해 게르마늄 층(56)을 이와 같이 선택적으로 산화 및 트리밍(trimming)하면, 트리밍이 없는 디바이스보다 더 우수한 성능을 제공할 수 있다. 더 길거나 더 넓은 상부 폴리실리콘 층(58)이 사용되어 전체 게이트 도체에 더 높은 도전성을 제공할 수 있다.
필요하다면, 게이트 도체 스택은 게르마늄으로 이루어진 하부 층 및 실리콘으로 이루어진 상부 층으로 구성될 수 있으며, 이들 두 층 사이에는 SiGe의 경사층이 존재할 수도 있다. 이러한 구조는 게르마늄과 실리콘 막 사이의 급격한 불연속 프로파일을 제공하기보다는 마지막 게이트 도체 구조의 테이퍼형 프로파일을 제공한다.
산화물의 산화 및 에칭에 선택성이 있는 다른 도전성 물질이 제 1 층(56) 및 제 2 층(58)에 제공될 수 있다. 예컨대, 텅스텐, 탄탈륨, 몰리브덴 또는 티타늄과 같은 내화성 금속, 또는 탄탈륨 실리사이드, 코발트 실리사이드, 또는 플래티늄 실리사이드와 같은 실리사이드가 제 2 층(58)에 사용될 수 있다. 이어서, 폴리실리콘이 제 1 층(56)에 사용될 수 있다.
다른 실시예에서는, 산화 단계를 제거하여, 제 1 층(56)은 제 2 층(58)에 대해 선택적으로 에칭되어 T 형상 게이트(20)를 제공한다. 그러나, 이는 산화물을 제공한 후 에칭 단계를 거치는 것보다는 제어가 다소 어려울 것으로 예상된다.
본 발명의 실시예는 그 수정과 함께 본 명세서에서 상세하게 설명되고 첨부된 도면에 예시되어 있으나, 본 발명의 범주를 벗어나지 않고서도, 노치된 게이트를 구비하는 FET를 제공할 수 있는 다양한 추가 수정이 가능하다는 것은 자명하다. 상기 명세서에서는 본 발명을 첨부된 청구의 범위보다 더 좁게 한정하고자 의도하는 것은 없다. 주어진 예는 한정적이라기보다는 단지 예시를 위한 것일 뿐이다.

Claims (53)

  1. 기판 상에 배치된 게이트 - 상기 게이트는 제 1 측벽을 구비한 하부 및 제 2 측벽을 구비한 상부를 포함하며, 상기 제 1 및 제 2 측벽은 측방으로 오프셋됨 - 와,
    상기 측벽 상에 배치되고 상기 제 1 측벽과 접촉하지 않은 채 상기 기판에까지 연장되어 중간에 에어갭을 한정하는 스페이서와,
    상기 기판에 배치되고 상기 제 1 측벽에 정렬된 제 1 주입부와,
    상기 기판에 배치되고 상기 제 2 측벽에 정렬된 제 2 주입부를 포함하는
    FET.
  2. 제 1 항에 있어서,
    상기 게이트의 상기 상부는 상기 하부를 넘어서 연장되어 T 형상 게이트를 제공하는
    FET.
  3. 제 1 항에 있어서,
    상기 제 1 주입부는 제 1 도전성 타입을 갖는 제 1 불순물을 포함하고, 상기 제 2 주입부는 제 2 도전성 타입을 갖는 제 2 불순물을 포함하는
    FET.
  4. 제 1 항에 있어서,
    상기 제 2 측벽의 두께는 상기 제 1 측벽의 두께보다 더 큰
    FET.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 주입부는 상기 제 1 및 제 2 측벽의 상기 측방 오프셋과 거의 같은 거리만큼 오프셋되는
    FET.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 기판에 배치되고 상기 스페이서에 정렬된 제 3 주입부를 더 포함하는
    FET.
  8. 삭제
  9. 제 1 도전성 물질 및 상기 제 1 도전성 물질과는 다른 제 2 도전성 물질 - 상기 제 2 도전성 물질은 상기 제 1 도전성 물질 상에 놓임 - 을 포함하는 게이트를 포함하되,
    상기 제 2 도전성 물질은 상기 제 1 도전성 물질을 넘어서 확장되어, T 형상의 게이트를 제공하고,
    제 1 확산 영역은 상기 제 1 도전성 물질에 자기 정렬되고, 제 2 확산 영역은 상기 제 2 도전성 물질에 의해 한정되며,
    상기 제 2 도전성 물질의 측벽을 따라 제공되는 스페이서 - 상기 스페이서 뒤에는 상기 제 1 도전성 물질의 노치된 측벽을 따라 에어갭이 존재함 - 를 포함하는
    FET.
  10. 삭제
  11. 삭제
  12. 제 9 항에 있어서,
    상기 제 1 도전성 물질은 제 1 반도체 물질을 포함하는
    FET.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 물질은 게르마늄을 포함하는
    FET.
  14. 삭제
  15. 제 9 항에 있어서,
    상기 제 2 도전성 물질은 폴리실리콘을 포함하는
    FET.
  16. 제 9 항에 있어서,
    상기 제 1 도전성 물질은 폴리실리콘을 포함하는
    FET.
  17. 삭제
  18. 삭제
  19. 제 9 항에 있어서,
    상기 제 2 도전성 물질은 실리사이드를 포함하는
    FET.
  20. 삭제
  21. 삭제
  22. 제 1 물질로 이루어진 기판 - 상기 기판은 표면이 있음 - 을 제공하는 단계와,
    상기 표면 상에 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체 상에 게이트 도체를 형성하는 단계와,
    상기 게이트 유전체에 인접한 상기 게이트 도체의 에지를 화학적으로 반응시켜서 제 1 반응 생성물(product)을 형성하는 단계와,
    상기 게이트 도체의 나머지 부분에 대해 상기 제 1 반응 생성물을 선택적으로 제거하여 상기 게이트 도체에 노치를 제공하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  23. 제 22 항에 있어서,
    게이트 도체를 형성하는 상기 단계는 제 1 게이트 층 및 제 2 게이트 층을 포함하되, 상기 제 1 게이트 층은 상기 게이트 유전체와 접촉하고, 상기 제 2 게이트 층은 상기 제 1 게이트 층 상에 놓이는
    반도체 디바이스 제조 방법.
  24. 제 23 항에 있어서,
    상기 제 1 게이트 층의 에지를 화학적으로 반응시키는 상기 단계는 상기 제 1 반응 산화물을 형성하는
    반도체 디바이스 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 반응 생성물을 선택적으로 제거하는 상기 단계는 상기 제 1 게이트 층 및 제 2 게이트 층의 나머지 부분에 대해 상기 제 1 반응 생성물을 제거하여 상기 제 1 게이트 층에 노치를 제공하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  26. 제 23 항에 있어서,
    상기 제 2 게이트 층의 측벽을 따라 스페이서를 제공하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  27. 제 26 항에 있어서,
    상기 제 1 게이트 층의 측벽을 따라 제공된 상기 스페이서의 뒤에 에어갭이 남겨지는
    반도체 디바이스 제조 방법.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 제 23 항에 있어서,
    상기 제 2 게이트 층은 실리사이드를 포함하는
    반도체 디바이스 제조 방법.
  39. 제 38 항에 있어서,
    상기 게이트 도체의 측벽을 따라 금속을 제공하는 단계와,
    상기 금속을 리세스 에칭(recess etch)하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  40. 제 39 항에 있어서,
    상기 화학적 반응 단계는,
    상기 게이트 도체를 상기 금속과 반응시켜서, 상기 게이트 유전체에 인접한 상기 게이트 도체의 에지를 따라 실리사이드를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  41. 제 40 항에 있어서,
    상기 제 1 반응 생성물을 선택적으로 제거하는 상기 단계는,
    상기 실리사이드를 에칭하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 제 22 항에 있어서,
    상기 게이트 유전체 상의 게이트 도체의 일부에 자기 정렬된 확산부를 생성하기 위한 제 1 도펀트 주입 단계를 포함하는
    반도체 디바이스 제조 방법.
  48. 제 47 항에 있어서,
    상기 제 1 주입 단계는 헤일로 주입을 포함하는
    반도체 디바이스 제조 방법.
  49. 제 47 항 또는 제 48 항에 있어서,
    상기 제 1 주입 단계는 상기 게이트 도체의 일부에 자기 정렬된 상기 주입을 제공하도록 상기 게이트 유전체에 수직인 각도로 행해지는
    반도체 디바이스 제조 방법.
  50. 제 47 항 또는 제 48 항에 있어서,
    상기 게이트 도체의 상부에 의해 한정되는 제 2 주입을 수행하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  51. 제 50 항에 있어서,
    상기 제 2 주입은 확장 주입을 포함하는
    반도체 디바이스 제조 방법.
  52. 제 51 항에 있어서,
    상기 게이트 도체의 상기 상부에 인접한 스페이서를 형성하는 단계와,
    상기 스페이서에 의해 한정되는 제 3 주입을 수행하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  53. 제 52 항에 있어서,
    상기 제 3 주입은 소스/드레인 주입을 포함하는
    반도체 디바이스 제조 방법.
KR1020037006289A 2000-11-15 2001-11-13 Ｆｅｔ 및 반도체 디바이스 제조 방법 KR100550751B1 (ko)

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