DE112013006715B4 - Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Siliciumcarbid-Halbleitervorrichtung, welche Folgendes aufweist:ein Source-Gebiet (200) und ein Kanalgebiet (110), die auf einer oberen Fläche eines Siliciumcarbidsubstrats (101) angeordnet sind, und einen Gate-Isolierfilm (900) auf dem Kanalgebiet (110), wobeieine Fläche des Kanalgebiets (110) Kohlenstoff-Kohlenstoff-Bindungen aufweist und ihre Dichte pro Einheitsebene höchstens 4 × 1012cm-2beträgt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Silicium-carbid-Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung.
  • TECHNISCHER HINTERGRUND
  • Es ist bekannt, dass bei unter Verwendung von SiC mit einer 4H-Kristallinität hergestellten SiC-Leistungs-MOSFET die Kanalbeweglichkeit niedriger ist als die theoretisch vorhergesagte.
  • Als ein Hauptfaktor für das Verringern der Kanalbeweglichkeit bei SiC-Leistungs-MOSFET wird ein Grenzflächenzustand oder die Oberflächenrauhigkeit an einer Kanalgrenzfläche, der Einfluss der Phononenstreuung oder der Einfluss der Coulomb-Streuung auf der Grundlage einer festen Ladung angesehen. Wenn insbesondere eine SiC-Oberfläche zur Bildung eines Gate-Isolierfilms (Siliciumdioxid) thermisch oxidiert wird, wird eine einen Überschuss an Kohlenstoff enthaltende Schicht (nachstehend als einen Überschuss an Kohlenstoff aufweisende Schicht bezeichnet) als eine Grenzflächenschicht zwischen dem SiC und dem Siliciumdioxid in der Nähe einer Kanalfläche gebildet, wobei bekannt ist, dass diese einen Überschuss an Kohlenstoff aufweisende Schicht die Ladungsträgerbeweglichkeit in einem Inversionsschichtkanal verringert (siehe NPL 1). Chokawa u.a. haben darüber berichtet, dass die Ausübung mechanischer Spannungen infolge einer Oxidation auf den SiC-Kristall die Erzeugung dieser einen Überschuss an Kohlenstoff aufweisenden Schicht bewirkt (siehe NPL 2). 1 zeigt eine erklärende Ansicht des Erzeugungsmechanismus der einen Überschuss an Kohlenstoff aufweisenden Schicht. Wenn Sauerstoff durch Oxidation im Kristall mit Silicium kombiniert, tritt in einer Kristallschicht in der Nähe einer Grenzfläche eine Verformung auf. Daher nähern sich Kohlenstoffatome im SiC-Kristall unterhalb der Grenzfläche einander, bilden Kohlenstoff-Kohlenstoff-(C-C)-Bindungen und werden dadurch stabilisiert. Weil diese Bindung stabil ist, bleiben die gebildeten Kohlenstoff-Kohlenstoff-Bindungen während eines nachfolgenden Prozesses bestehen und bilden dadurch eine einen Überschuss an Kohlenstoff aufweisende Schicht. In der Nähe einer Kanalgrenzfläche vorhandene Kohlenstoff-Kohlenstoff-Bindungen bilden ein Fallenniveau und verzerren ein elektrisches Potential, was zur Beeinträchtigung der Beweglichkeit führt.
  • Okada u.a. haben auf der Grundlage einer Analyse unter Verwendung von Röntgenphotoelektronenspektroskopie darüber berichtet, dass Kohlenstoff-Kohlenstoff-Bindungen in der Nähe einer Grenzfläche gebildet werden, wenn eine SiC-Kristalloberfläche mit dieser 4H-Kristallinität thermisch oxidiert wird (siehe NPL 3 und NPL 4). Es wurde gezeigt, dass bei einer Oxidation in einem Gebiet, das höchstens 2 nm unterhalb der Grenzfläche liegt, eine große Anzahl von Kohlenstoff-Kohlenstoff-Bindungen vorhanden ist, wobei diese Anzahl 10 % der Silicium-Kohlenstoff-Bindungen übersteigt. Überdies kann diese Änderung, wenn diese einen Überschuss an Kohlenstoff aufweisende Schicht gebildet wird, beim Analysieren der Kristallstruktur der Grenzfläche unter Verwendung eines Hochleistungs-Transmissionselektronenmikroskops gesehen werden. Es ist bekannt, dass, wenn ein Gate-Isolierfilm auf einem Siliciumsubstrat gebildet wird und seine Grenzfläche durch das gleiche Verfahren beobachtet wird, die Grenzfläche zwischen dem Silicium und einem Oxidfilm innerhalb des Bereichs etwa einer atomaren Stufe gebildet wird. Weil die Kristallstruktur dagegen an der Grenzfläche zwischen SiC und einem Oxidfilm durch Kohlenstoff-Kohlenstoff-Bindungen verformt wird, wird beobachtet, dass sich das Grenzflächengebiet über zwei bis drei Stufen ausdehnt.
  • Das Dokument US 020120199846 A1 offenbart ein Verfahren zum Herstellen eines Leistungs-MOSFET, in welchem zum Abschließen („termination“) einer SiC-Oberfläche ca. 10% der außen angeordneten Si-Atome durch Stickstoff-Atome ersetzt werden.
  • Im Dokument US 2003/0227052 A1 ist eine Halbleitervorrichtung auf einem Silizium-Wafer offenbart.
  • Im Dokument JP 002009016530 A ist eine gattungsgemäße Siliziumcarbid-Halbleitervorrichtung beschrieben und es wird gelehrt, eine SiO2-Gateisolationsschicht besonders dünn auszugestalten (1 nm oder weniger) um eine hohe Mobilität im Kanal zu erreichen.
  • Im Dokument US 020120223338 A1 ist eine Siliziumcarbid-Halbleitervorrichtung mit einer Grenzflächenabschlussschicht aus Siliciumoxynitrid offenbart.
  • Zitatliste
  • Nicht-Patentliteratur
    • NPL 1: T. Zheleva u.a., „Transition layers at the SiO2/SiC interface“, Applied Physics Letters 93, 022108 (2008)
    • NPL 2: K. Chokawa u.a., „A New-Type of C-C Defect Generation at a 4H-SiC/SiO2 Interface by Oxidation Induced Compressive Strain“, 9th European Conference on Silicon Carbide and Related Materials (ECSCRM2012), We6-3, 2012.
    • NPL 3: Hazuki Okada u.a., „Angle-resolved XPS studies on transition layers at SiO2/SiC interfaces“, Frühjahrstagung 2012 der japanischen Gesellschaft für angewandte Physik, 17a-DP5-1
    • NPL 4: Hazuki Okada u.a., „Estimation of depth profile of C in oxide for SiO2/4H-SiC using HAX-PES“, Technische Tagung der japanischen Gesellschaft für angewandte Physik im Jahre 2012, 11p-PB2-8
  • Kurzfassung der Erfindung
  • Technisches Problem
  • Der vorstehend beschriebene Stand der Technik beschreibt nur, dass kein ausgezeichnete Betriebseigenschaften aufweisender SiC-MOSFET verwirklicht werden kann, weil eine einen Überschuss an Kohlenstoff aufweisende Schicht (Kohlenstoff-Kohlenstoff-Bindung) mit einer hohen Konzentration an einer Grenzfläche zwischen SiC und Siliciumdioxid vorhanden ist, es wird darin jedoch nicht nahe gelegt, welcher Art ein Prozess für die Lösung wäre oder wie sehr die Kohlenstoff-Kohlenstoff-Bindungen verringert werden müssten, um die Unterdrückung der Beeinträchtigung der Eigenschaften zu ermöglichen, wenn eine Halbleitervorrichtung hergestellt wird.
  • Eine Aufgabe der Erfindung besteht darin, eine Halbleitervorrichtung bereitzustellen, bei der die Beeinträchtigung der Eigenschaften in Zusammenhang mit Kohlenstoff-Kohlenstoff-Bindungen auf ein praktisches Niveau minimiert wird.
  • Lösung des Problems
  • Zur Lösung des Problems schlägt die Erfindung eine Siliciumcarbid-Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 und ein Verfahren zur Herstellung einer solchen Siliciumcarbid-Halbleitervorrichtung vor. Weitere vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
  • Zuerst haben die vorliegenden Erfinder die Dichte von Silicium an einer Kanalfläche eines MOSFETs gemessen, wobei die Kanalfläche eine (0001)-Siliciumfläche eines SiC-Kristalls mit einer 4H-Kristallinität ist. Es wurde herausgefunden, dass die Dichte etwa 4 × 1014 cm-2 betrug. Dann haben die vorliegenden Erfinder experimentell bestätigt, dass es wirksam ist, die Dichte von Kohlenstoff-Kohlenstoff-Bindungen in einer einen Überschuss an Kohlenstoff aufweisenden Schicht, welche die Vorrichtungseigenschaften praktisch beeinflusst, bis auf etwa 1 % von 4 x 1014 cm-2 zu unterdrücken. Dadurch wurde herausgefunden, dass die Beeinträchtigung der Eigenschaften einer Siliciumcarbid-Halbleitervorrichtung bis auf ein im Wesentlichen vernachlässigbares Maß verringert werden kann, wenn das Ziel für die Kohlenstoff-Kohlenstoff-Bindungen (Dichte) auf höchstens 4 × 1012 cm-2 gesetzt wird und die Kohlenstoff-Kohlenstoff-Bindungen (Dichte) auf dieses Niveau unterdrückt werden können.
  • Selbst herkömmliche Ansätze können die Kohlenstoff-bindungsdichte verringern. Weil ein Verfahren, bei dem die Kohlenstoff-Kohlenstoff-Bindungen (Dichte) nicht erhöht werden, jedoch die Filmqualität beeinträchtigt, ist es nicht praktisch verwendbar.
  • Das heißt, dass selbst dann, wenn die Kohlenstoff-Kohlenstoff-Bindungen (Dichte) auf höchstens 4 x 1012 cm-2 gelegt werden, dies nicht bedeutet, dass die Kohlenstoff-Kohlenstoff-Bindungen (Dichte) auf Null gesetzt werden, sondern dass die Kohlenstoff-Kohlenstoff-Bindungen (Dichte) bis zu einem solchen Maß minimiert werden, dass die Beeinträchtigung der Eigenschaften im Wesentlichen vernachlässigbar ist.
  • Vorteil der Erfindung
  • Gemäß der Erfindung kann der Durchlasswiderstand einer Siliciumcarbid-Halbleitervorrichtung verringert werden.
  • Figurenliste
  • Es zeigen:
    • 1 eine erklärende Ansicht eines Mechanismus zur Erzeugung einer einen Überschuss an Kohlenstoff aufweisenden Schicht,
    • 2 eine erklärende Ansicht eines Abschluss-mechanismus an einer SiC-Grenzfläche,
    • 3 eine planare Layout-Ansicht zur Erklärung einer SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 4 eine planare Layout-Ansicht zur Erklärung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 5 eine planare Layout-Ansicht zur Erklärung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 6 eine planare Layout-Ansicht zur Erklärung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 7 eine planare Layout-Ansicht zur Erklärung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 8 eine Schnitt-Prozessansicht zur Erklärung eines Verfahrens zur Herstellung der SiC-Halbleiter-vorrichtung gemäß Ausführungsform 1,
    • 9 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 10 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 11 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 12 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 13 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 14 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 15 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 1,
    • 16 eine planare Layout-Ansicht zur Erklärung einer SiC-Halbleitervorrichtung gemäß Ausführungsform 2,
    • 17 eine Schnitt-Prozessansicht zur Erklärung eines Verfahrens zur Herstellung der SiC-Halbleiter-vorrichtung gemäß Ausführungsform 2,
    • 18 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 2,
    • 19 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 2,
    • 20 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 2,
    • 21 eine Schnitt-Prozessansicht zur Erklärung eines Verfahrens zur Herstellung einer SiC-Halbleitervorrichtung gemäß Ausführungsform 3,
    • 22 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 3,
    • 23 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 3,
    • 24 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 3,
    • 25 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 3,
    • 26 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 3,
    • 27 eine planare Layout-Ansicht zur Erklärung einer SiC-Halbleitervorrichtung gemäß Ausführungsform 4,
    • 28 eine Schnitt-Prozessansicht zur Erklärung eines Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 4,
    • 29 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 4,
    • 30 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 4,
    • 31 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 4,
    • 32 eine Schnitt-Prozessansicht zur Erklärung des Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 4,
    • 33 eine planare Layout-Ansicht zur Erklärung der Anordnung einer SiC-Halbleitervorrichtung gemäß Ausführungsform 5,
    • 34 eine planare Layout-Ansicht zur Erklärung der Anordnung der SiC-Halbleitervorrichtung gemäß Ausführungsform 5,
    • 35 eine Schnitt-Prozessansicht zur Erklärung eines Verfahrens zur Herstellung der SiC-Halbleitervorrichtung gemäß Ausführungsform 5,
    • 36 eine Graphik einer Beziehung zwischen der Temperatur und der Anzahl der C-C-Bindungen bei einer Stickstoffabschlussbehandlung.
  • Beschreibung von Ausführungsformen
  • Wie vorstehend beschrieben, besteht ein Merkmal der Erfindung darin, dass eine (0001)-Siliciumfläche eines SiC-Kristalls mit einer 4H-Kristallinität als eine Kanalfläche eines MOSFETs verwendet wird und dass Kohlenstoff-Kohlenstoff-Bindungen mit einer Dichte von 4 x 1012 cm-2 oder weniger in einer einen Überschuss an Kohlenstoff aufweisenden Schicht bereitgestellt werden.
  • Zur Verwirklichung dieser Struktur haben die vorliegenden Erfinder einen Prozess zur Bildung eines Gate-Isolierfilms durch die folgenden drei Ansätze entwickelt:
    1. (1) Entfernen einer Kohlenstoff-Kohlenstoff-Bindungen enthaltenden Schicht vor der Bildung des Gate-Isolierfilms,
    2. (2) Bilden des Gate-Isolierfilms durch ein chemisches Abscheidungsverfahren und
    3. (3) Unterziehen einer Grenzfläche zwischen einer Kristallfläche und dem Isolierfilm einer Nitrierungsabschlussbehandlung bei einer niedrigen Temperatur für eine kurze Zeit.
  • Grundfunktionen der die Erfindung bildenden Elemente werden nachstehend beschrieben.
  • (1) Bilden und Entfernen einer Kohlenstoff-Kohlenstoff-Bindungen enthaltenden Schicht vor der Bildung eines Gate-Isolierfilms
  • Zur Verwirklichung einer aktiven Schicht mit guten Eigenschaften unter Verwendung von SiC ist ein Hochtemperaturaktivierungs-Wärmebehandlungsprozess erforderlich, und das Ausüben mechanischer Spannungen ist daher unvermeidlich. Daher ist es charakteristisch, dass eine einen Überschuss an Kohlenstoff aufweisende Schicht unvermeidlich gebildet wird (siehe 1). Diese einen Überschuss an Kohlenstoff aufweisende Schicht wird daher entfernt. Es ist allgemein bekannt, dass eine Ätztechnik, die hauptsächlich eine chemische Reaktion verwendet, ein Substrat nach dem Entfernen durch Ätzen unbeschädigt lässt. Beispielsweise ermöglicht beim Ätzen einer SiC-Oberfläche ein Dampfphasenätzen unter Verwendung von Wasserstoff das Ausführen eines beschädigungsfreien Ätzens. Weil davon ausgegangen wird, dass diese einen Überschuss an Kohlenstoff aufweisende Schicht 2 nm oder weniger misst, kann der Einfluss der einen Überschuss an Kohlenstoff aufweisenden Schicht beseitigt werden, indem etwa 10 nm der Schicht durch Ätzen entfernt werden.
  • (2) Bilden des Gate-Isolierfilms durch ein chemisches Abscheidungsverfahren
  • Ein Siliciumoxidfilm wird auf einem Kristallsubstrat ohne eine einen Überschuss an Kohlenstoff aufweisende Schicht durch ein CVD-(chemisches Dampfabscheidungs)-Verfahren abgeschieden. Beispielsweise kann SiO2 durch Hinzufügen von N2O als Oxidationsmittel zu SiH4 abgeschieden werden. Beim Abscheiden durch dieses Verfahren wird keine einen Überschuss an Kohlenstoff aufweisende Schicht gebildet, weil im Gegensatz zum Fall der thermischen Oxidation einer Substratoberfläche keine mechanischen Spannungen auf den Substratkristall ausgeübt werden.
  • (3) Unterziehen einer Grenzfläche zwischen einer Kristallfläche und dem Isolierfilm einer Nitrierungsabschlussbehandlung bei einer niedrigen Temperatur für eine kurze Zeit
  • Im Fall eines MOSFETs, wobei eine Siliciumfläche von SiC mit einer 4H-Kristallinität als Kanal verwendet wird, werden, wenn ein Oxidfilm auf der Kristalloberfläche abgeschieden wird, viele Grenzflächenfallen oder Grenzflächenzustände erzeugt, weil infolge ungepaarter Elektronen von Siliciumatomen an der Kristalloberfläche eine große Anzahl hängender Bindungen verbleibt. Wenn daher nach der Abscheidung eines Siliciumoxidfilms eine Oberflächenbehandlung durch Erwärmen beispielsweise von Stickstoffmonoxid (NO) ausgeführt wird, tritt das Stickstoffmonoxid durch den abgeschiedenen Film, und es kann die Behandlung einer Substratgrenzfläche ausgeführt werden. Das heißt, dass durch die Bildung von Silicium-Sauerstoff-Bindungen oder Silicium-Stickstoff-Bindungen an der Grenzfläche ein Siliciumoxidfilm oder ein Siliciumoxynitridfilm gebildet werden kann. Anders als im Fall der Bildung stabilerer Bindungen durch Auftrennen bereits vorhandener Bindungen durch eine gewöhnliche Oxidationsreaktion an einer Substratoberfläche, ergibt sich durch diese Reaktion eine Situation in der Nähe eines Zustands, in dem hängende Bindungen einfach abgeschlossen werden, weil hängende Grenzflächenbindungen labil sind. Der Zustand ist in 2 schematisch dargestellt. Gewöhnlich bedeutet „Abschluss“ einen Reaktionszustand, in dem Wasserstoffatome oder dergleichen an hängende Bindungen gebunden werden, um dadurch ein ungepaartes Elektronenpaar zu beseitigen. Der Ausdruck „Abschluss“ wird hier jedoch in einem breiten Sinne verwendet und bedeutet, dass hängende Bindungen beseitigt werden, ohne Substratbindungen aufzutrennen. Gebundener Sauerstoff wird beispielsweise an Silicium im abgeschiedenen Film gebunden, um einen Siliciumoxidfilm zu bilden, um dadurch eine Stabilisierung zu erzielen. Überdies wird der Sauerstoff an Stickstoff gebunden, der an Silicium im Substrat gebunden ist, um einen Siliciumoxynitridfilm zu bilden, um dadurch eine Stabilisierung zu erzielen.
  • Um diese Reaktion wirksamer zu fördern, ist es sinnvoll, das Siliciumzusammensetzungsverhältnis des abzuscheidenden Siliciumoxidfilms in der Nähe der Grenzfläche in einen siliciumreichen Zustand zu versetzen, wo die Siliciumkonzentration über einen Zustand mit einem idealen stöchiometrischen Verhältnis (Stöchiometrie) erhöht ist. Überdies bilden einige hängende Bindungen Silicium-Stickstoff-Bindungen und werden abgeschlossen. Daher ist es nicht wahrscheinlich, dass ein Grenzflächenzustand oder dergleichen hervorgerufen wird. 2 zeigt schematisch den Zustand einer SiC-Grenzfläche nach der Abscheidung eines Siliciumoxidfilms. Ein CVD-Film (abgeschiedener Siliciumoxidfilm) ist auf der Oberseite der unterbrochenen Linie dargestellt, während ein SiC-Substrat auf der Unterseite dargestellt ist. Ein Zustand, in dem Sauerstoff oder Stickstoff an hängende Siliciumbindungen an einer SiC-Oberfläche bindet, ist dargestellt. Überdies ist ein Zustand dargestellt, in dem der an die hängenden Bindungen gebundene Sauerstoff oder Stickstoff an Si im CVD-Film gebunden ist und dadurch eine Stabilisierung erzielt ist. Weil Sauerstoff wie vorstehend beschrieben an Silicium im abgeschiedenen Oxidfilm bindet, kann eine Grenzfläche ohne hängende Bindungen gebildet werden, ohne die Kristallstruktur zu verformen. Weil die vorstehend beschriebene Abschlussbehandlung hängender Bindungen eine Reaktion an der äußersten Fläche ist, entspricht die zu bildende Filmdicke einer zwei- bis dreiatomigen Schicht oder etwa 5 A (Angström) als physikalische Dicke.
  • Durch Bilden einer Abschlussbehandlungsschicht an einer Grenzfläche mit diesem Oxidfilm oder Oxynitridfilm können hängende Bindungen wirksam beseitigt werden.
  • 36 zeigt die Beziehung von Kohlenstoff-Kohlenstoff-Bindungen, die erhalten werden, wenn ein Dampfphasenätzen unter Verwendung von Wasserstoff verwendet wird, wie vorstehend bei (1) beschrieben wurde, ein Siliciumoxynitridfilm mit einer Dicke von 50 nm durch Abscheidung durch CVD bei (2) gebildet wird und bei (3) eine Stickstoffabschlussbehandlung in einer Stickstoffmonoxidatmosphäre bei mehreren Temperaturen für lediglich 30 Minuten ausgeführt wird. Die Dichte in einer einen Überschuss an Kohlenstoff aufweisenden Schicht beträgt bei 1350 °C 31 × 1012 cm-2, bei 1300 °C 25 × 1012 cm-2 und bei 1200 °C 17 × 1012 cm-2. Es wurde dabei herausgefunden, dass die Kohlenstoff-Kohlenstoff-Bindungen in der einen Überschuss an Kohlenstoff aufweisenden Schicht im Fall von 1000 °C auf 5 × 1012 cm-2 oder weniger unterdrückt werden können. Wie in den folgenden Ausführungsformen gezeigt, wurde herausgefunden, dass die Kohlenstoff-Kohlenstoff-Bindungen in der einen Überschuss an Kohlenstoff aufweisenden Schicht auf 4 x 1012 cm-2 oder weniger unterdrückt werden können, indem die Erwärmungszeit ferner auf 10 Minuten oder weniger gelegt wird.
  • Ausführungsform 1
  • Nachstehend wird Ausführungsform 1 detailliert mit Bezug auf die Zeichnung beschrieben. Die 3 bis 7 sind Layout-Ansichten, die jeweils ein typisches planares Layout von Schichten bei der Bildung eines MOSFETs unter Verwendung eines planaren Prozesses zeigen. 3 zeigt ein Beispiel unter Verwendung quadratischer Grundzellen, und 4 zeigt ein Beispiel unter Verwendung rechteckiger Grundzellen. Sowohl in 3 als auch in 4 gibt 1500, wie durch dicke Linien gezeigt, Gate-Elektroden an, und Source-Diffusionsschichtelektroden 1200, eine P+-Diffusionsschicht 1160 zum Zuführen von Leistung zu P-Wannen 1110 und Kontaktlöcher 5200 für Source-Elektroden und Wannen sind angeordnet. Die Darstellungen zeigen einen Zustand, in dem die Grundzellen in einem Feld angeordnet sind, und in beiden Darstellungen erscheint ein ähnlicher, typischer Querschnitt des Elements in einem A-A-Querschnitt. 5 zeigt ein anderes planares Layout. In 3 sind die Gate-Elektroden so angeordnet, dass sie einander orthogonal schneiden. In diesem Fall ergibt sich das Problem, dass die Gate-Länge an einem orthogonalen Schnittpunkt diagonal vergrößert ist. Durch Verschieben der Anordnung der Gates in jeder zweiten Spalte, wie in 5 dargestellt, treten keine orthogonalen Gebiete auf, so dass es möglich ist, die Erzeugung des Gebiets mit einer langen Diagonale zu verhindern. Überdies kann, wie in 6 dargestellt ist, ein Rechteck mit einem anderen Aspektverhältnis als eine Grundzelle verwendet werden. In diesem Fall ist es, weil mehrere Kontakte angeordnet werden können, möglich, eine Verringerung der Herstellungsausbeute durch eine mangelnde elektrische Durchgängigkeit der Kontakte zu reduzieren. In 6 ist die Source-Diffusionsschicht fortgelassen, um den Zustand von Kontakten besser verstehen zu können. Überdies wird in 7 die Kontaktfläche mit der Source-Diffusionsschicht vergrößert, wenn mehrere Kontakte gebildet werden. Daher kann ein großer Stromweg in einer Grundzelle gewährleistet werden. Wie anhand der Tatsache ersichtlich ist, dass die gleiche Struktur wie jene des A-A-Querschnitts in 3 in den A-A-Querschnitten aus den 5 bis 7 auftritt, sind nur planare Layouts voneinander verschieden, weshalb der gleiche Herstellungsprozess verwendet werden kann. Nachstehend wird der Herstellungsprozess unter Verwendung der 8 bis 15 mit A-A-Querschnitten beschrieben. Hier wird eine Beschreibung in Zusammenhang mit der Verwendung eines NMOS gegeben, es ist natürlich jedoch auch möglich, in der gleichen Weise einen PMOS zu bilden, indem der Leitfähigkeitstyp einer Störstelle geändert wird.
  • Zuerst wird eine Epitaxieschicht 102, die eine niedrige Konzentration eines n-Störstoffs enthält, auf einem SiC-Substrat 101 gebildet, das eine hohe Konzentration eines N-Störstoffs enthält. Insbesondere ist der N Störstoff beispielsweise Stickstoff und liegt die Störstellenkonzentration im Bereich von 1 × 1018 bis 1 × 1021 cm-3. Hier wird eine Si-Fläche des 4H-SiC-Substrats 101 verwendet.
  • Auf diesem SiC-Substrat 101 wird die N--leitende Epitaxieschicht 102 aus SiC, in die der N-Störstoff mit einer niedrigeren Konzentration als beim SiC-Substrat 101 implantiert ist, epitaxial aufwachsen gelassen. Die Störstellenkonzentration dieser N-leitenden Epitaxie-schicht 101 hängt von den Vorrichtungsnennwerten einer SiC Halbleitervorrichtung ab und liegt im Bereich von beispielsweise 1 × 1014 bis 1 × 1017 cm-3. Durch den vorstehend beschriebenen Prozess wird ein SiC-Epitaxiesubstrat fertig gestellt (8).
  • Eine P-Wannenschicht 110, die durch Ionen-implantation von Aluminium (AI) als P-Störstoff erhalten wird, wird in der Schicht 102 gebildet. Die Tiefe der P-Wannenschicht beträgt 0,5 bis 2 µm, und die Injektionsenergie reicht im Allgemeinen von mehreren 100 keV bis mehreren MeV. Daher wird im Allgemeinen eine Hartmaske wie SiO2 (Siliciumoxid) unter Verwendung des Musters 1110 in 3 als Maske verwendet. Zuerst wird ein SiO2-Film mit einer Dicke von etwa 1 bis 3 µm durch eine Plasma-CVD-(chemische Dampfabscheidung)-Vorrichtung abgeschieden. Als nächstes wird ein positiver Resist aufgebracht, belichtet und entwickelt, um ein Resistmuster mit der Form einer gewünschten Bodyschicht zu bilden. Anschließend wird der SiO2-Film durch Trockenätzen verarbeitet und wird der Resist entfernt, wodurch die strukturierte Maske auf dem SiC-Epitaxiesubstrat 102 gebildet wird. Zu dieser Zeit wird an einem Abschlussendabschnitt der SiC-Halbleitervorrichtung ein Abschnitt, an dem die P-Wannenschicht nicht gebildet wird, mit einer Maske bedeckt, so dass eine Durchbruchspannungsstruktur am Abschlussende gebildet wird. Beispielsweise kann eine allgemein bekannte FLR-(Floating field Limited Ring)-Struktur oder dergleichen verwendet werden. Als Struktur des Abschlussendabschnitts können auch andere Strukturen verwendet werden. Ein Beispiel ist eine JTE-(Junction Termination Extension)-Struktur. Anschließend wird die P-Wannenschicht 110 durch Ionenimplantation gebildet. Der Störstoff ist beispielsweise B (Bor) oder Al (Aluminium). Die Störstellenkonzentration liegt beispielsweise im Bereich von 1 × 1016 bis 1 × 1019 cm-3.
  • Ferner wird zum Festlegen des Potentials der P-Wannenschicht 110 eine P+leitende Schicht 160 unter Verwendung des Musters 1160 aus 3 bereitgestellt. Zuerst wird ein SiO2-Film durch eine Plasma-CVD-Vorrichtung abgeschieden. Als nächstes wird ein positiver Resist aufgebracht, belichtet und entwickelt, um ein Resistmuster mit der Form einer gewünschten Bodyschicht zu bilden. Anschließend wird der SiO2-Film durch Trockenätzen verarbeitet und wird der Resist entfernt, wodurch die strukturierte Maske auf dem SiC-Epitaxiesubstrat gebildet wird. Anschließend wird die P+-leitende Schicht 160 durch Ionenimplantation gebildet. Der Störstoff ist beispielsweise AI. Die Störstellenkonzentration liegt beispielsweise im Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • Als nächstes wird eine als Source-Elektrode dienende N+-leitende Schicht 200 unter Verwendung des Musters 1200 aus 3 bereitgestellt. Zuerst wird ein SiO2-Film durch eine Plasma-CVD-Vorrichtung abgeschieden. Als nächstes wird ein positiver Resist aufgebracht, belichtet und entwickelt, um ein Resistmuster mit der Form einer gewünschten Source-Schicht zu bilden. Anschließend wird der SiO2-Film durch Trockenätzen verarbeitet und wird der Resist entfernt, wodurch die strukturierte Maske auf dem SiC-Epitaxiesubstrat gebildet wird. Anschließend wird die N+-leitende Schicht 200 durch Ionenimplantation gebildet. Der Störstoff ist beispielsweise Stickstoff. Die Störstellenkonzentration liegt beispielsweise im Bereich von 1 x 1019 bis 1 x 1021 cm-3.
  • Als nächstes wird ein Schutzring um die SiC-Halbleitervorrichtung für das Anschlussende bereitgestellt. Zuerst wird ein SiO2-Film durch eine Plasma-CVD-Vorrichtung abgeschieden. Als nächstes wird ein positiver Resist aufgebracht, belichtet und entwickelt, um ein Resistmuster mit der Form eines gewünschten Schutzrings zu bilden. Anschließend wird der SiO2-Film durch Trockenätzen verarbeitet und wird der Resist entfernt, wodurch die strukturierte Maske auf dem SiC-Epitaxiesubstrat gebildet wird. Anschließend wird der Schutzring durch Ionenimplantation gebildet. Der Störstoff ist beispielsweise Stickstoff. Die Störstellenkonzentration liegt beispielsweise im Bereich von 1 x 1019 bis 1 x 1021 cm-3. Zu dieser Zeit kann das Störstellenprofil ausgelegt werden, um gewünschte Vorrichtungsnennwerte zu erhalten.
  • Hierbei kann die Schwelle des MOSFETs durch Ionen-implantation eines Störstoffs in eine Kanalgebietsfläche auf einen gewünschten Wert gelegt werden. Beispielsweise wird zum Verringern der Schwelle und zum Erhalten eines großen Stroms ein N-Störstoff (beispielsweise Stickstoff) in die Oberfläche der Schicht 110 eingebracht. Bei einer herkömmlichen Struktur wurde eine so genannte Struktur mit einem „vergrabenen Kanal“ verwendet, wobei die Schicht 110 in der Nähe der Oberfläche durch Implantation einer großen Menge eines N-Störstoffs im Gegensatz zum in der Schicht 110 enthaltenen P-Störstoff zu einem N-Typ umgekehrt wurde, um eine geringe Grenzflächenbeweglichkeit zu verbessern. Im vergrabenen Kanal fließen Ladungsträger verglichen mit einem gewöhnlichen Inversionsschichtkanal verhältnismäßig weit innerhalb des Substrats, weshalb ein Merkmal verwendet wird, das in der Lage ist, den Einfluss auf eine Grenzfläche zu verringern. Es ist jedoch bekannt, dass infolge der niedrigen Schwelle leicht eine Fehlfunktion auftritt, dass der Leckstrom in einem Sperrzustand erhöht ist, dass die Steuerbarkeit des Kanals durch die Gate-Elektrode verringert ist und dass es ferner schwierig ist, einen Kanal kurzzuschließen, oder dass die Schalteigenschaften verschlechtert sind. Bei der erfindungsgemäßen Struktur tritt eine Beweglichkeitsverschlechterung oder dergleichen selbst dann nicht auf, wenn ein Kanal in einer Inversionsschicht gebildet wird, weil vorteilhafte Grenzflächeneigenschaften erhalten werden. Daher kann ein Element mit einer hohen Schwelle erhalten werden, indem die Konzentration des P-Störstoffs im Kanal erhöht wird. Überdies wird, wenn die Dicke des Gate-Isolierfilms verringert wird, die Schwelle abgesenkt, weshalb es schwierig ist, eine ausreichend hohe Schwelle zu gewährleisten und so eine Fehlfunktion zu verhindern. Weil bei der erfindungsgemäßen Struktur solche Probleme nicht auftreten, kann der Freiheitsgrad bei der Auslegung einer Schwelle und der Dicke eines Gate-Isolierfilms jedoch vergrößert werden.
  • Nachstehend wird zuerst eine Beschreibung unter Verwendung einer Struktur ohne eine N-Inversion gegeben, das erfindungsgemäße Verfahren kann jedoch ähnlich auf eine Struktur mit einem vergrabenen Kanal angewendet werden.
  • Nach dem Einbringen der Verunreinigungen auf der Oberflächenseite (Vorderflächenseite) wird ein N-Störstoff hoher Konzentration in die Rückfläche eingebracht, um dadurch eine Schicht 104 mit einer hohen Konzentration zu bilden, so dass der Parasitärwiderstand eines auf der Rückfläche gebildeten Drain-Elektrodenkontakts verringert werden kann. Der Störstoff ist beispielsweise Stickstoff. Die Störstellenkonzentration liegt beispielsweise im Bereich von 1 × 1020 bis 1 × 1021 cm-3.
  • Nach der Implantation aller Störstellen werden die implantierten Störstellen aktiviert. Für eine Aktivierungswärmebehandlung von SiC ist eine Temperatur von 1500 °C oder darüber erforderlich. Wenn die Temperatur jedoch 1500 °C übersteigt, geschieht die Trennung von Si-Atomen oder der implantierten Störstellen von der SiC-Substratoberfläche. Überdies wird die Oberflächenflachheit beeinträchtigt. Daher werden die Vorder- und die Rückfläche des SiC-Epitaxiesubstrats vor der Aktivierungswärmebehandlung mit einem Kohlenstofffilm beschichtet. Der Kohlenstofffilm wird mit einer Dicke von etwa 30 nm auf der Vorder- und der Rückfläche des SiC-Epitaxiesubstrats durch eine Plasma-CVD-Vorrichtung abgeschieden. Nach dem Aufbringen der Kohlenstofffilme wird die Aktivierungswärmebehandlung mit einer hohen Temperatur von 1500 °C oder darüber mehrere Minuten lang ausgeführt. Nach der Aktivierungswärmebehandlung werden die abgeschiedenen Kohlenstofffilme durch Sauerstoffplasma entfernt (9).
  • Nach der Entfernung eines natürlichen Oxidfilms und nachdem die Substratoberfläche einem Ultrahochvakuumzustand ausgesetzt wurde, wird ein Dampfphasenätzen ausgeführt, indem Wasserstoffgas bei einer hohen Temperatur von 1300 °C einwirken gelassen wird, so dass etwa 20 nm der Substratoberfläche entfernt werden. Dabei wird gleichzeitig eine einen Überschuss an Kohlenstoff aufweisende Schicht, die in den bisherigen Prozessen gebildet wurde, entfernt. Es ist bekannt, dass bei diesem Wasserstoffätzen, falls eine Unterschicht beschädigt wurde, ein teilweises Ätzen geschieht, wodurch Unregelmäßigkeiten an der Substratoberfläche gebildet werden. Daher verschlechtert die Bildung von Unregelmäßigkeiten in einem als Kanal dienenden Gebiet die Beweglichkeit, was nicht wünschenswert ist. Wenn daher die als ein Kanal dienende P-Wannenschicht 110, die mit Bezug auf 9 beschrieben wurde, gebildet wird, wird Bor, das leichter als Aluminium ist, zumindest in der Nähe der Substratoberfläche als ein Dotierungsstoff für einen Kanal verwendet, so dass der Einfluss auf den Substratkristall bei der Ionenimplantation verringert werden kann. Daher kann durch die Verwendung von Bor ein Element mit einer ausgezeichneten Oberflächenflachheit gebildet werden.
  • Bevor das Wasserstoffätzen ausgeführt wird, kann die Substratoberfläche auch durch thermisches Oxidieren von etwa 5 nm der Substratoberfläche und Ätzen eines Oxidfilms mit einer Reinigungsflüssigkeit unter Verwendung von Flusssäure gereinigt werden. Mit diesem Opferoxidationsprozess wird eine einen Überschuss an Kohlenstoff aufweisende Schicht auf der Substratoberfläche gebildet, die einen Überschuss an Kohlenstoff aufweisende Schicht kann anschließend jedoch durch den Wasserstoffätzprozess entfernt werden.
  • Ein als ein Gate-Isolierfilm dienender Siliciumoxidfilm 900 wird unter Verwendung von SiH4 und N2O als Quellgas durch ein CVD-Verfahren bei 700 °C bis zu einer Dicke von 50 nm abgeschieden. Es kann ausgesagt werden, dass diese Temperatur für SiC ausreichend niedrig ist, weil eine Temperatur von etwa 1200 °C im Allgemeinen für das Oxidieren einer SiC-Kristalloberfläche verwendet wird (10).
  • Nach dem Abscheiden des Oxidfilms durch ein CVD-Verfahren wird der Oxidfilm Stickstoffmonoxid (NO) bei 1000 °C für 100 Sekunden ausgesetzt, um einen Abschluss einer Grenzfläche zu bilden. Eine Abschlussschicht ist mit 999 bezeichnet. Weil der durch ein CVD-Verfahren abgeschiedene Siliciumoxidfilm eine geringere Filmdichte als ein thermischer Oxidfilm hat, tritt als ein Oxidationsmittel dienendes NO durch den Siliciumoxidfilm hindurch und kann an hängende Bindungen, die an der Grenzfläche verblieben sind, binden. Überdies wird durch Ausführen dieser Wärmebehandlung eine instabile Stelle in der Art einer nicht reagierten Bindung im Film selbst während einer kurzen Zeit einer Reparatur in der Art einer Oxidation unterzogen, so dass die Filmqualität des abgeschiedenen Films auch geändert werden kann (11).
  • Durch In-situ-Dotieren von Phosphor mit einer Konzentration von 5 × 1020 cm-3 erhaltenes polykristallines Silicium wird bis zu einer Dicke von 300 nm abgeschieden. Das polykristalline Silicium wird unter Verwendung des Gate-Musters 1500 in 3 strukturiert und anisotrop geätzt, um dadurch eine Gate-Elektrode zu bilden (12).
  • Ein Zwischenschicht-Isolierfilm 950 wird bis zu einer Dicke von 500 nm abgeschieden, und der in 3 mit 5200 bezeichnete Kontaktabschnitt wird geöffnet. Eine Silicidschicht 210 wird auf der Source-Elektrode 200 und der P+-Diffusionsschicht 160 gebildet, die geöffnet werden, so dass der Kontaktwiderstand mit einer Metallverdrahtung verringert werden kann. Nickel wird durch ein Sputterverfahren bis zu einer Dicke von 500 nm abgeschieden, und eine Wärmebehandlung wird als ein erstes Tempern bei 700 °C für 60 Sekunden darauf angewendet, so dass eine Silicidierungsreaktion mit dem polykristallinen Silicium 210 ausgeführt wird. Ein nicht reagiertes Metall wird unter Verwendung einer Mischlösung von Schwefelsäure und Wasserstoffperoxid entfernt, und es wird anschließend eine Wärmebehandlung als zweites Tempern bei 1000 °C für 60 Sekunden ausgeführt, um eine Reaktion zu bewirken, so dass die gewünschte Nickelsilicidschicht 210 gebildet wird (13).
  • Wenngleich dies in der Zeichnung nicht dargestellt ist, wird ein Kontakt mit der Gate-Elektrode 500 geöffnet. Aluminium wird durch das Sputterverfahren bis zu einer Dicke von 2 Mikrometer abgeschieden und strukturiert, um dadurch eine Metallverdrahtung 600 zu bilden. Vor der Abscheidung von Aluminium kann ein Barrieremetall wie Ti oder TiN abgeschieden werden und zwischen dem Aluminium und der Silicidschicht angeordnet werden. Diese Verdrahtung und die anschließenden Prozesse werden durch einen bereits bekannten Halbleitervorrichtungsprozess ausgeführt, wodurch die erfindungsgemäße Halbleitervorrichtung erhalten werden kann (14).
  • Nach der Bildung der Verdrahtung auf der Vorder-flächenseite wird Nickel bis zu einer Dicke von 70 nm auf der Rückfläche abgeschieden und einem Lasertempern unterzogen, so dass eine Silicidschicht 114 gebildet werden kann. Dadurch kann der Kontaktwiderstand zwischen der Metallverdrahtung und der Halbleiterschicht verringert werden. Nach der Bildung des Silicids wird ein gestapelter Film (in der Zeichnung nicht dargestellt) aus Titan, Nickel und Gold durch ein Sputterverfahren gebildet, so dass die Rückfläche und die Verdrahtung der Drain-Elektrode fertig gestellt werden (15).
  • Leistung wird der eine hohe Konzentration aufweisenden Schicht 104, dem Substrat 101 und der Epitaxieschicht 102 durch den Drain-Elektrodenkontakt der unteren Fläche 114 des Substrats zugeführt, und die Substratoberfläche des P-Wannengebiets 110 zwischen der Epitaxieschicht 102 und der Source-Elektrode 210 wird durch einen elektrischen Feldeffekt gesteuert, der durch die Gate-Elektrode 500 über den Gate-Isolierfilm 900 hervorgerufen wird, so dass die Transistorwirkung des MOSFETs erreicht werden kann.
  • Weil bei dem durch diesen Herstellungsprozess gebildeten Element die Kanalgrenzfläche keinem Oxidationsprozess unterzogen wird, wird keine einen Überschuss an Kohlenstoff aufweisende Schicht gebildet. Daher kann ein Element erhalten werden, wodurch eine hohe Beweglichkeit erreicht werden kann und das einen niedrigen Durchlasswiderstand und vorteilhafte Betriebseigenschaften aufweist.
  • Ausführungsform 2
  • Ein Verfahren zur Herstellung einer weiteren Struktur wird unter Verwendung der 16 bis 20 beschrieben. 16 zeigt ein planares Layout. Die 17 bis 20 zeigen das Herstellungsverfahren, das eine Alternative zum in und nach 10 dargestellten Herstellungsverfahren gemäß Ausführungsform 1 ist, und die in 16 dargestellte Struktur mit einem A-A-Querschnitt. Ein Zwischenschicht-Isolierfilm wird unter Verwendung eines in 16 mit 1501 bezeichneten Musters in einem Überlappungsgebiet der Source-Diffusionsschicht und der gemäß Ausführungsform 1 verwendeten Gate-Elektrode angeordnet, so dass die Durchbruchspannung zwischen der Source-Elektrode und der Gate-Elektrode verbessert werden kann und die Parasitärkapazität verringert werden kann.
  • Nach der Entfernung der in 9 dargestellten einen Überschuss an Kohlenstoff aufweisenden Schicht wird ein als Zwischenschicht-Isolierfilm dienender Siliciumoxidfilm 980 auf der gesamten Oberfläche des Substrats gebildet. Dies kann durch Abscheiden von TEOS als Rohmaterial bis zu einer Dicke von 300 nm durch ein CVD-Verfahren erfolgen. Es kann bei Bedarf ein Ausheizen bei etwa 900 °C ausgeführt werden. In diesem Fall ist der Film ein auf der gesamten Oberfläche abgeschiedener Oxidfilm und wird keine oxidierende Atmosphäre bereitgestellt, weshalb das Auftreten mechanischer Spannungen nie ein Problem ist (17).
  • Der Zwischenschichtfilm 980 wird unter Verwendung des Musters 1501 aus 16 geöffnet, um die Source-Elektrode 200 in einer Kanalrichtung freizulegen, und ein als Gate-Isolierfilm dienender Siliciumoxidfilm 900 wird bis zu einer Dicke von 50 nm unter Verwendung von SiH4 und N2O als Quellgas durch ein CVD-Verfahren bei 750 °C abgeschieden. Wenn der Kanal freigelegt wird, kann eine Beschädigung des Substrats durch die Verwendung eines Nassätzens vermieden werden. Es kann behauptet werden, dass diese Temperatur für SiC niedrig genug ist, weil eine Temperatur von etwa 1200 °C im Allgemeinen für das Oxidieren einer SiC-Kristalloberfläche verwendet wird. Nach dem Abscheiden des Oxidfilms durch ein CVD-Verfahren wird der Oxidfilm Stickstoffmonoxid (NO) bei 1000 °C für 100 Sekunden ausgesetzt, um eine Abschlussbehandlung einer SiC-Grenzfläche auszuführen. Eine Abschlussschicht ist mit 999 bezeichnet. Weil der durch ein CVD-Verfahren abgeschiedene Siliciumoxidfilm eine geringere Filmdichte als ein thermischer Oxidfilm hat, tritt als ein Oxidationsmittel dienendes NO durch den Siliciumoxidfilm hindurch und kann an hängende Bindungen, die an der Grenzfläche verblieben sind, binden. Überdies werden durch Ausführen dieser Wärme-behandlung instabile Stellen in der Art einer nicht reagierten Bindung im Film einer Reparatur in der Art einer selbst während einer kurzen Zeit ausgeführten Oxidation unterzogen, so dass die Filmqualität des abgeschiedenen Films auch geändert werden kann.
  • Wenngleich das vorstehend beschriebene Herstellungsverfahren jenem gleicht, das in Ausführungsform 1 gezeigt wurde, gibt es ein Verfahren, bei dem die Bildung des Oxidfilms erfolgt, ohne auf eine Abscheidung zurückzugreifen. Nach dem Entfernen der einen Überschuss an Kohlenstoff aufweisenden Schicht und dem Freilegen des Kanalabschnitts wird eine 5 nm dicke Schicht aus polykristallinem Silicium durch ein CVD-Verfahren abgeschieden, und es wird danach nur das abgeschiedene polykristalline Silicium durch ein ISSG-(In-situ Steam Generation)-Verfahren oxidiert. Weil ISSG eine hohe Reaktivität aufweist, wird in diesem Fall SiC nicht oxidiert, sondern es können nur hängende Bindungen abgeschlossen werden. Nach dieser Behandlung wird ein Gate-Isolierfilm durch ein CVD-Verfahren abgeschieden, um eine gewünschte Oxidfilmdicke zu erhalten. Vor und nach der Abscheidung dieses CVD-Films kann eine Grenzflächenbehandlung unter Verwendung von NO zusätzlich ausgeführt werden (18).
  • Ein durch In-situ-Dotieren mit Phosphor mit einer Konzentration von 5 x 1020 cm-3 erhaltenes polykristallines Silicium wird bis zu einer Dicke von 300 nm abgeschieden. Das polykristalline Silicium wird unter Verwendung des in 16 dargestellten Gate-Musters 1500 strukturiert und anisotrop geätzt, um dadurch eine Gate-Elektrode zu bilden. Weil das zu verarbeitende Muster zu dieser Zeit auf dem Zwischenschichtfilm 980 angeordnet ist, wird die Substratoberfläche selbst dann nicht beschädigt, wenn der Prozess zu einem Überätzen führt. Hier ist ein Zustand dargestellt, in dem ein ausreichendes Überätzen ausgeführt wird und der Prozess den Oxidfilm 900 erreicht. Ein Zwischenschicht-Isolierfilm 950 wird bis zu einer Dicke von 500 nm abgeschieden, und es wird ein in 16 mit 5200 bezeichneter Kontaktabschnitt geöffnet. Eine Silicidschicht 210 wird auf der Source-Elektrode 200 und der P+-Diffusionsschicht 160 gebildet, die geöffnet werden, so dass der Kontaktwiderstand mit einer Metallverdrahtung verringert werden kann. Nickel 610 wird durch ein Sputterverfahren bis zu einer Dicke von 500 nm abgeschieden, und eine Wärmebehandlung wird als ein erstes Tempern bei 700 °C für 60 Sekunden darauf angewendet, so dass eine Silicidierungsreaktion mit dem polykristallinen Silicium 210 ausgeführt wird. Ein nicht reagiertes Metall wird unter Verwendung einer Mischlösung von Schwefelsäure und Wasserstoffperoxid entfernt, und es wird anschließend eine Wärmebehandlung als zweites Tempern bei 1000 °C für 60 Sekunden ausgeführt, um eine Reaktion zu bewirken, so dass die gewünschte Nickelsilicidschicht 210 gebildet wird (19).
  • Durch Ausführen der in den 14 und 15 dar-gestellten Verdrahtungsprozesse kann eine gewünschte Elementstruktur erhalten werden ( 20).
  • Diese Struktur hat die vorteilhaften Wirkungen, dass der Gate-Prozess erleichtert wird und dass die Parasitärkapazität verringert werden kann.
  • Ausführungsform 3
  • Bisher wurde ein Beispiel dargestellt, bei dem die Entfernung einer einen Überschuss an Kohlenstoff auf-weisenden Schicht auf der gesamten Oberfläche eines Wafers ausgeführt wird, die Entfernung kann jedoch nur an einer Kanalgrenzfläche erfolgen. Das Herstellungsverfahren wird unter Verwendung der 21 bis 26 beschrieben.
  • Eine Störstellendiffusionsschicht wird durch die in den 8 und 9 dargestellten Prozesse gebildet (21).
  • Nach der Abscheidung polykristallinen Siliciums 501 bis zu einer Dicke von 400 nm durch ein CVD-Verfahren wird ein Siliciumoxidfilm 971 bis zu einer Dicke von 100 nm abgeschieden. Die Strukturierung erfolgt unter Verwendung des in 16 dargestellten Musters 1501 (22).
  • Durch Abscheiden eines Siliciumoxidfilms 960 bis zu einer Dicke von 50 nm und Ausführen eines anisotropen Trockenätzprozesses wird eine Seitenwand 960 auf einer Seitenfläche des polykristallinen Siliciums 501 und des Siliciumoxidfilms 971, die aufeinander gestapelt sind, gebildet. Ein Silicid 210 wird auf den Diffusionsschichten 200 und 160 gebildet, die offengelegt sind. Dieser Prozess gleicht dem in 13 dargestellten Prozess (23).
  • Nach der Abscheidung eines Siliciumoxidfilms 950 bis zu einer Dicke von 700 nm wird eine Planarisierung durch ein CMP-Verfahren (chemisch-mechanisches Polierverfahren) ausgeführt, bis der Oberteil des polykristallinen Siliciums 501 freigelegt wurde. Das freigelegte polykristalline Silicium 501 wird durch Nassätzen unter Verwendung von Flusssäure und Salpetersäure entfernt, um einen Kanalabschnitt freizulegen (24).
  • Durch Ätzen von 20 nm der freigelegten SiC-Oberfläche unter Verwendung von SF6 wird eine einen Überschuss an Kohlenstoff aufweisende Schicht entfernt. Anschließend wird der gleiche Prozess wie der in 18 dargestellte verwendet, so dass der Gate-Isolierfilm 900, die Grenzflächenbehandlungsschicht 999 und die Gate-Elektrode 500 abgeschieden werden können. Anschließend kann die Gate-Elektrode durch Ausführen einer Planarisierung durch ein CMP-Verfahren zur Form des Gate-Musters 1500 verarbeitet werden (25).
  • Durch Ausführen der in den 14 und 15 dargestellten Verdrahtungsprozesse kann eine gewünschte Elementstruktur erhalten werden ( 26).
  • Bei diesem Verfahren kann ein Element durch Ausführen eines Ätzens nur am Kanalabschnitt der SiC-Oberfläche gebildet werden.
  • Ausführungsform 4
  • Ausführungsform 4 zeigt den Fall, in dem die Ausführungsformen 1 und 2 auf eine Zelle vom Grabentyp angewendet werden. Bei einem herkömmlichen DMOS fließt ein Strom an der Substratoberfläche in horizontaler Richtung und muss dann durch ein Gebiet fließen, das zwischen P-Wannen angeordnet ist, wodurch ein großer Parasitärwiderstand hervorgerufen wird. Weil bei einem Graben-Gate ein Strom nur in vertikaler Richtung von der Source- zur Drain-Elektrode fließt, tritt ein solcher Parasitärwiderstand dort nicht auf. Daher ergeben sich die Vorteile, dass der Parasitärwiderstand verringert werden kann und dass die Layout-Fläche verringert werden kann. 27 zeigt ein planares Layout-Beispiel, und der Herstelungsprozess wird unter Verwendung der 28 bis 32 beschrieben.
  • Beim Layout in 27 sind P-Wannen-Leistungszufuhrabschnitte 5160 getrennt von den Source-Elektroden 5200 angeordnet.
  • Eine P-Wanne 110, eine Source-Elektrode 200, eine P+-Diffusionsschicht 160 (nicht dargestellt) und eine Drain-Schicht hoher Konzentration 104 werden durch ein lonenimplantationsverfahren gebildet, und es wird ein 1000 nm dicker Siliciumoxidfilm 980 durch ein CVD-Verfahren abgeschieden (28).
  • Ein Graben wird durch Ätzen des Siliciumoxidfilms 980 und des SiC-Substrats unter Verwendung des Gate-Musters 1500 gebildet. Dabei wird der Prozess tiefer als bis zum Boden der P-Wanne 110 ausgeführt (29).
  • Eine einen Überschuss an Kohlenstoff aufweisende Schicht ist auf einer durch den Grabenprozess gebildeten Oberfläche nicht vorhanden. Daher wird ein Gate-Elektrodenprozess durch Bilden eines Gate-Isolierfilms 900, einer Abschlussbehandlungsschicht 999 und einer Gate-Elektrode 500 durch die in den 11 und 12 dargestellten Prozesse und durch Ausführen einer Planarisierung durch ein CMP-Verfahren ausgeführt (30).
  • Ein Zwischenschicht-Isolierfilm 950 wird bis zu einer Dicke von 500 nm abgeschieden, und die in 27 mit 5200 und 5160 bezeichneten Kontaktabschnitte werden geöffnet (31).
  • Ein Silicid 210 wird in der gleichen Weise wie gemäß Ausführungsform 1 in den geöffneten Kontaktabschnitten gebildet, und es wird ein Kontakt (nicht dargestellt) zur Gate-Elektrode geöffnet. Anschließend kann durch Ausführen eines Verdrahtungsprozesses in der gleichen Weise wie gemäß Ausführungsform 1 ein gewünschtes Element erhalten werden (32).
  • Selbst für einen Leistungs-MOSFET vom Grabentyp kann durch diese Ausführungsform ein Element gebildet werden, das eine Grenzflächenbehandlungsschicht aufweist.
  • Ausführungsform 5
  • Wenn ein Inverter unter Verwendung der erfindungsgemäßen Struktur gebildet wird, kann eine zur Kombination mit einem MOSFET benötigte Diode gleichzeitig mit dem MOSFET gebildet werden.
  • Zuerst zeigt 33 ein Layout eines MOSFET-Elements unter Verwendung der Struktur gemäß dieser Ausführungsform. Hier ist ein Anordnungsbeispiel von Grundzellen und einer äußeren Peripherie um die Grundzellen dargestellt. Doppelte Schutzbänder 1115 sind an der äußeren Peripherie der Grundzellen in einem Feld angeordnet. Ein elektrisches Feld an einem Anschlussendabschnitt wird durch die Schutzbänder abgeschwächt. 34 zeigt ein Beispiel, bei dem eine Schottky-Barrierediode außerhalb der Schutzbänder am Anschlussendabschnitt des in 33 dargestellten Elements gebildet ist. Die Anordnung einer Metall-elektrodenschicht 1250 ist dargestellt. Überdies ist ein Schutzband 1116 zum Aufrechterhalten der Durchbruchspannung des Diodenabschnitts an einer äußeren Peripherie um die Metallelektrodenschicht bereitgestellt. 35 zeigt eine Elementstruktur eines A-A-Querschnitts in 34. In der Darstellung zeigen A ein MOSFET-Gebiet, B ein Schutzbandgebiet des MOSFETs und C ein Schottky-Diodengebiet. Für die Darstellung der Anordnung dieser Elemente sind ein Gate 500 und Silicidelektroden 210 dargestellt. Überdies ist auch die Konfiguration einer Diffusionsschicht damit dargestellt. 110 gibt P-Wannen des MOSFETs an, 115 gibt P-Wannen für die Schutzbänder des MOSFETs an, 116 gibt eine P-Wanne des Schutzbands der Diode an, 105 gibt ein N-leitendes Oberflächendiffusionsschichtgebiet für die Schottky-Barrierediode an, und 162 gibt P+-leitende Gebiete für den Diodenschutz an. Wenngleich hier nur zwei P+-leitende Gebiete für den Schutz auf jeder Seite dargestellt sind, kann in diesem Gebiet ein allgemein bekanntes Verfahren zur Konfiguration von in einem Feld angeordneten Schottky-Barrieredioden verwendet werden. Die Dioden-Metallelektrode 210 kann gleichzeitig mit der Source-Elektrode des MOSFETs gebildet werden.
  • Bezugszeichenliste
    • 101
    4H-SiC-Substrat
    102
    SiC-Epitaxieschicht
    104
    Drain-Diffusionsschichtgebiet
    105, 111
    N-Diffusionsschicht
    110, 115, 116
    P-Wanne
    160, 162
    P-Diffusionsschicht
    200
    Source-Elektrode
    114, 210
    Silicidschicht
    500
    Gate-Elektrode
    501
    polykristallines Silicium
    600
    Metallverdrahtung
    900
    Gate-Isolierfilm
    999
    Grenzflächenbehandlungsschicht
    950, 960, 970, 980
    Siliciumoxidfilm
    1110
    P-Wannenmuster
    1115, 1116
    Schutzbandmuster
    1160
    P+-Diffusionsschichtmuster
    1200
    Source-Muster
    1500
    Gate-Muster
    1600
    Metallverdrahtungsmuster
    5160
    Wannenkontaktmuster
    5200
    Source-Kontaktmuster
    5500
    Gate-Kontaktmuster

Claims (6)

  1. Siliciumcarbid-Halbleitervorrichtung, welche Folgendes aufweist: ein Source-Gebiet (200) und ein Kanalgebiet (110), die auf einer oberen Fläche eines Siliciumcarbidsubstrats (101) angeordnet sind, und einen Gate-Isolierfilm (900) auf dem Kanalgebiet (110), wobei eine Fläche des Kanalgebiets (110) Kohlenstoff-Kohlenstoff-Bindungen aufweist und ihre Dichte pro Einheitsebene höchstens 4 × 1012 cm-2 beträgt.
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, welche eine Grenzflächenabschlussschicht (999) mit einer Dicke von weniger als 1 nm an einer Grenzfläche zwischen dem Kanalgebiet (110) und dem Gate-Isolierfilm (900) aufweist.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 2, wobei die Grenzflächenabschlussschicht (999) aus Siliciumoxynitrid besteht.
  4. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung, die ein Source-Gebiet (200) und ein Kanalgebiet (110), die auf einer oberen Fläche eines Siliciumcarbidsubstrats (101) angeordnet sind, und einen Gate-Isolierfilm (900) auf dem Kanalgebiet (110) aufweist, wobei das Verfahren Folgendes aufweist: einen ersten Schritt des thermischen Oxidierens der Oberflächen des Source-Gebiets (200) und des Kanalgebiets (110), einen zweiten Schritt des Entfernens von Kohlenstoff-Kohlenstoff-Bindungen, die im ersten Schritt an der Oberfläche des Kanalgebiets erzeugt wurden, einen dritten Schritt des Bildens eines Gate-Oxidfilms auf der Oberfläche des Kanalgebiets (110) durch ein Abscheidungsverfahren im zweiten Schritt und einen vierten Schritt zum Abschließen hängender Bindungen an einer Grenzfläche zwischen dem abgeschiedenen Gate-Oxidfilm und dem Kanalgebiet in einer Stickstoff enthaltenden oxidierenden Atmosphäre bei höchstens 1000 °C.
  5. Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung nach Anspruch 4, wobei der zweite Schritt ein Dampfphasenätzen unter Verwendung von Wasserstoff ist.
  6. Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung nach Anspruch 4, wobei die Stickstoff enthaltende oxidierende Atmosphäre Stickstoffmonoxid enthält.
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