JPH08213453A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08213453A JPH08213453A JP1502295A JP1502295A JPH08213453A JP H08213453 A JPH08213453 A JP H08213453A JP 1502295 A JP1502295 A JP 1502295A JP 1502295 A JP1502295 A JP 1502295A JP H08213453 A JPH08213453 A JP H08213453A
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- JP
- Japan
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- contact hole
- semiconductor substrate
- semiconductor device
- barrier metal
- polysilicon layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ワイヤボンディングの信頼性が向上しトラン
ジスタの破壊耐量が向上した、半導体装置とその製造方
法を提供する。 【構成】 半導体基板１１上に形成された層間絶縁膜を
選択的にエッチングし上記半導体基板を露出させるコン
タクト孔を開孔する工程と、上記露出した上記半導体基
板上にバリアメタル１３を形成する工程と、上記バリア
メタル１３の表面にポリシリコン層１４を形成する工程
と、上記ポリシリコン層の平たん化を行う工程と、上記
ポリシリコン層１４に電気的に接続する配線３を行う工
程と、を備えた。
ジスタの破壊耐量が向上した、半導体装置とその製造方
法を提供する。 【構成】 半導体基板１１上に形成された層間絶縁膜を
選択的にエッチングし上記半導体基板を露出させるコン
タクト孔を開孔する工程と、上記露出した上記半導体基
板上にバリアメタル１３を形成する工程と、上記バリア
メタル１３の表面にポリシリコン層１４を形成する工程
と、上記ポリシリコン層の平たん化を行う工程と、上記
ポリシリコン層１４に電気的に接続する配線３を行う工
程と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、詳しくは電力用半導体装置であってワイヤ
ボンディングの信頼性を向上させる半導体装置とその製
造方法に関する。
方法に関し、詳しくは電力用半導体装置であってワイヤ
ボンディングの信頼性を向上させる半導体装置とその製
造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
電力用ＭＯＳトランジスタの構造では、トランジスタの
微細化が進むと、トランジスタのソース部分においてソ
ース用電極を構成する配線のカバレージが悪くなるとい
う問題点がある。即ち、図８に示すように、ゲート電極
を構成するポリシリコン１における電気抵抗を低くする
ため、ポリシリコン１の膜厚を５０００Å程度に形成す
る。また、ポリシリコン１の表面には、層間ＳｉＯ2膜
２が約８０００Åから１００００Å程度の厚さにて堆積
される。その後、ソース電極用として、例えばアルミニ
ウムにてなる金属配線３が蒸着又はスパッタにて層間Ｓ
ｉＯ2膜２の表面に形成される。しかし、上記ポリシリ
コン１及び層間ＳｉＯ2膜２の膜厚が大きいことから、
ソース部分４に形成される金属配線３には、場合によっ
ては「す」５が発生することがある。特に、現在ではソ
ースパッドをトランジスタ上に配置するため、ソース部
分４における金属配線３の平たん性が悪いとワイヤボン
ディングにおける信頼性が悪くなるという問題点があ
る。又、形成された数千〜数万個のトランジスタのそれ
ぞれの特性がまちまちであれば、ある特定のトランジス
タに過電流が集中しそのトランジスタの破壊が早く起こ
るという問題点もある。本発明はこのような問題点を解
決するためになされたもので、配線金属へのワイヤボン
ディングの信頼性を向上させることができ、又、トラン
ジスタの破壊耐量を向上させることができる、半導体装
置とその製造方法を提供することを目的とする。
電力用ＭＯＳトランジスタの構造では、トランジスタの
微細化が進むと、トランジスタのソース部分においてソ
ース用電極を構成する配線のカバレージが悪くなるとい
う問題点がある。即ち、図８に示すように、ゲート電極
を構成するポリシリコン１における電気抵抗を低くする
ため、ポリシリコン１の膜厚を５０００Å程度に形成す
る。また、ポリシリコン１の表面には、層間ＳｉＯ2膜
２が約８０００Åから１００００Å程度の厚さにて堆積
される。その後、ソース電極用として、例えばアルミニ
ウムにてなる金属配線３が蒸着又はスパッタにて層間Ｓ
ｉＯ2膜２の表面に形成される。しかし、上記ポリシリ
コン１及び層間ＳｉＯ2膜２の膜厚が大きいことから、
ソース部分４に形成される金属配線３には、場合によっ
ては「す」５が発生することがある。特に、現在ではソ
ースパッドをトランジスタ上に配置するため、ソース部
分４における金属配線３の平たん性が悪いとワイヤボン
ディングにおける信頼性が悪くなるという問題点があ
る。又、形成された数千〜数万個のトランジスタのそれ
ぞれの特性がまちまちであれば、ある特定のトランジス
タに過電流が集中しそのトランジスタの破壊が早く起こ
るという問題点もある。本発明はこのような問題点を解
決するためになされたもので、配線金属へのワイヤボン
ディングの信頼性を向上させることができ、又、トラン
ジスタの破壊耐量を向上させることができる、半導体装
置とその製造方法を提供することを目的とする。
【０００３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された層間絶縁膜を選択
的にエッチングし上記半導体基板を露出させるコンタク
ト孔を開孔するコンタクト開孔工程と、上記コンタクト
開孔工程の後、上記コンタクト孔にて露出した上記半導
体基板上にバリアメタルを形成するバリアメタル形成工
程と、上記バリアメタル形成工程の後、上記コンタクト
孔を埋めるように上記バリアメタルの表面にポリシリコ
ン層を形成するポリシリコン形成工程と、上記ポリシリ
コン形成工程の後、上記ポリシリコン層に電気的に接続
する配線を行う配線工程と、を備えたことを特徴とす
る。
造方法は、半導体基板上に形成された層間絶縁膜を選択
的にエッチングし上記半導体基板を露出させるコンタク
ト孔を開孔するコンタクト開孔工程と、上記コンタクト
開孔工程の後、上記コンタクト孔にて露出した上記半導
体基板上にバリアメタルを形成するバリアメタル形成工
程と、上記バリアメタル形成工程の後、上記コンタクト
孔を埋めるように上記バリアメタルの表面にポリシリコ
ン層を形成するポリシリコン形成工程と、上記ポリシリ
コン形成工程の後、上記ポリシリコン層に電気的に接続
する配線を行う配線工程と、を備えたことを特徴とす
る。
【０００４】又、本発明の半導体装置は、半導体基板上
に形成された層間絶縁膜を選択的にエッチングすること
で上記半導体基板を露出させるコンタクト孔と、上記コ
ンタクト孔にて露出された半導体基板表面に形成される
バリアメタルと、上記バリアメタル上に形成され所望の
電気抵抗値を有するために所定量のイオンが注入された
ポリシリコン層と、を備えたことを特徴とする。
に形成された層間絶縁膜を選択的にエッチングすること
で上記半導体基板を露出させるコンタクト孔と、上記コ
ンタクト孔にて露出された半導体基板表面に形成される
バリアメタルと、上記バリアメタル上に形成され所望の
電気抵抗値を有するために所定量のイオンが注入された
ポリシリコン層と、を備えたことを特徴とする。
【０００５】
【作用】本発明の半導体装置は、上述のように構成する
ことで、ポリシリコン層は、コンタクト孔部分における
平たん化を容易にし、金属配線の平たん性がよくなり、
該金属配線におけるワイヤボンディングの信頼性を向上
するように作用する。又、ポリシリコン層に注入された
イオンによりポリシリコン層は所望の電気抵抗を有し、
過電流が流れる場合には負帰還が生じトランジスタの破
壊耐量を向上させるように作用する。
ことで、ポリシリコン層は、コンタクト孔部分における
平たん化を容易にし、金属配線の平たん性がよくなり、
該金属配線におけるワイヤボンディングの信頼性を向上
するように作用する。又、ポリシリコン層に注入された
イオンによりポリシリコン層は所望の電気抵抗を有し、
過電流が流れる場合には負帰還が生じトランジスタの破
壊耐量を向上させるように作用する。
【０００６】
【実施例】本発明の半導体装置の製造方法の一実施例で
ある製造方法について、図を参照して以下に説明する。
尚、本発明の半導体装置は、上記実施例の製造方法によ
り製造されるものである。又、各図において、同じ構成
部分については同じ符号を付している。又、本実施例で
は、電力用ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）を例に説明するが、本発明の製造方法はこれに限る
ものではない。
ある製造方法について、図を参照して以下に説明する。
尚、本発明の半導体装置は、上記実施例の製造方法によ
り製造されるものである。又、各図において、同じ構成
部分については同じ符号を付している。又、本実施例で
は、電力用ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）を例に説明するが、本発明の製造方法はこれに限る
ものではない。
【０００７】公知の電力用ＭＯＳＦＥＴの製造技術によ
り電力用ＭＯＳＦＥＴを製造していくが、その途中の工
程における半導体装置の状態を示す図３に示すように、
層間絶縁膜であるＳｉＯ2膜２を選択的にエッチングす
ることで、コンタクト孔１２が半導体基板１１を露出さ
せるまで開孔される。尚、コンタクト孔１２が形成され
る箇所は、半導体基板１１において、上記ＭＯＳＦＥＴ
のソース領域又はドレイン領域に対応する。又、この工
程が図２に示すステップ（図内では「Ｓ」にて示す）１
に相当する。次に、図４に示すように、形成されたコン
タクト孔１２において、上記露出した半導体基板１１の
表面１１ａに、例えばチタン、タングステン等のバリア
メタル１３が形成される。尚、この工程が図２に示すス
テップ２に相当する。さらに、図５に示すように、バリ
アメタル１３の表面１３ａを含みＳｉＯ2膜２の全面に
は、約２μｍの厚さにてポリシリコン層１４を蒸着す
る。尚、この工程が図２に示すステップ３に相当する。
又、適宜なマスクを用いることで、ポリシリコン層１４
はバリアメタル１３の表面１３ａにのみ、ほぼＳｉＯ2
膜２とほぼ同じ高さとなるように形成するようにしても
よい。
り電力用ＭＯＳＦＥＴを製造していくが、その途中の工
程における半導体装置の状態を示す図３に示すように、
層間絶縁膜であるＳｉＯ2膜２を選択的にエッチングす
ることで、コンタクト孔１２が半導体基板１１を露出さ
せるまで開孔される。尚、コンタクト孔１２が形成され
る箇所は、半導体基板１１において、上記ＭＯＳＦＥＴ
のソース領域又はドレイン領域に対応する。又、この工
程が図２に示すステップ（図内では「Ｓ」にて示す）１
に相当する。次に、図４に示すように、形成されたコン
タクト孔１２において、上記露出した半導体基板１１の
表面１１ａに、例えばチタン、タングステン等のバリア
メタル１３が形成される。尚、この工程が図２に示すス
テップ２に相当する。さらに、図５に示すように、バリ
アメタル１３の表面１３ａを含みＳｉＯ2膜２の全面に
は、約２μｍの厚さにてポリシリコン層１４を蒸着す
る。尚、この工程が図２に示すステップ３に相当する。
又、適宜なマスクを用いることで、ポリシリコン層１４
はバリアメタル１３の表面１３ａにのみ、ほぼＳｉＯ2
膜２とほぼ同じ高さとなるように形成するようにしても
よい。
【０００８】次に、図５に示すように、ポリシリコン層
１４の全面にリンをイオン注入する。この注入は、ポリ
シリコン層１４が所望の電気抵抗値を有するようにする
ためであり、所定のドーズ量にて行われる。尚、この工
程が図２に示すステップ４に相当する。次に、バリアメ
タル１３のシリサイド化、及び活性化のため、約７００
〜約７５０℃にて熱処理を行う。尚、この工程が図２に
示すステップ５に相当する。次に、図６に示すように、
ゲート電極のポリシリコン１を覆って形成されているＳ
ｉＯ2膜２が露出するまでポリシリコン層１４の全面を
エッチする。尚、この工程が図２に示すステップ６に相
当する。次に、図７に示すように、露出したＳｉＯ2膜
２、及びポリシリコン層１４の全面に公知の技術によ
り、メタルパターニングとパッドの形成を行う。本実施
例では、配線に使用する金属はアルミニウムを使用し
た。又、この工程が図２に示すステップ７に相当する。
１４の全面にリンをイオン注入する。この注入は、ポリ
シリコン層１４が所望の電気抵抗値を有するようにする
ためであり、所定のドーズ量にて行われる。尚、この工
程が図２に示すステップ４に相当する。次に、バリアメ
タル１３のシリサイド化、及び活性化のため、約７００
〜約７５０℃にて熱処理を行う。尚、この工程が図２に
示すステップ５に相当する。次に、図６に示すように、
ゲート電極のポリシリコン１を覆って形成されているＳ
ｉＯ2膜２が露出するまでポリシリコン層１４の全面を
エッチする。尚、この工程が図２に示すステップ６に相
当する。次に、図７に示すように、露出したＳｉＯ2膜
２、及びポリシリコン層１４の全面に公知の技術によ
り、メタルパターニングとパッドの形成を行う。本実施
例では、配線に使用する金属はアルミニウムを使用し
た。又、この工程が図２に示すステップ７に相当する。
【０００９】このように本実施例の製造方法によれば、
例えばソース電極部分におけるコンタクト孔１２には、
ポリシリコン層１４を埋め込むことより、ソース電極と
しての金属配線３の平たん性が良くなる。したがって、
半導体基板のアッセンブリ時におけるソース電極へのワ
イヤボンディングの信頼性を向上させることができる。
又、半導体基板に形成される各トランジスタのソースと
ソース電極との間に介在させたポリシリコン層１４が所
望の電気抵抗値を有するように、ポリシリコン層１４に
イオン注入したことより、該ポリシリコン層１４はバラ
スト抵抗として働き、上記各トランジスタの内、あるト
ランジスタに過電流が流れようとするときには負帰還が
かかることになり、該トランジスタの破壊耐量を向上さ
せることができる。
例えばソース電極部分におけるコンタクト孔１２には、
ポリシリコン層１４を埋め込むことより、ソース電極と
しての金属配線３の平たん性が良くなる。したがって、
半導体基板のアッセンブリ時におけるソース電極へのワ
イヤボンディングの信頼性を向上させることができる。
又、半導体基板に形成される各トランジスタのソースと
ソース電極との間に介在させたポリシリコン層１４が所
望の電気抵抗値を有するように、ポリシリコン層１４に
イオン注入したことより、該ポリシリコン層１４はバラ
スト抵抗として働き、上記各トランジスタの内、あるト
ランジスタに過電流が流れようとするときには負帰還が
かかることになり、該トランジスタの破壊耐量を向上さ
せることができる。
【００１０】尚、半導体装置を示す各図において、本実
施例ではｎチャネルのＭＯＳＦＥＴを示しているが、こ
れに限るものではなく、公知の半導体装置製造技術によ
り製造されるｐチャネルのＭＯＳＦＥＴにも本発明の製
造方法及び半導体装置を適用することができる。
施例ではｎチャネルのＭＯＳＦＥＴを示しているが、こ
れに限るものではなく、公知の半導体装置製造技術によ
り製造されるｐチャネルのＭＯＳＦＥＴにも本発明の製
造方法及び半導体装置を適用することができる。
【００１１】
【発明の効果】以上詳述したように本発明の半導体装置
の製造方法によれば、コンタクト孔にバリアメタル及び
ポリシリコン層を埋め込んだことより、コンタクト孔部
分に形成される配線金属は平たん化され、上記配線金属
へのワイヤボンディングが良好に行えワイヤボンディン
グの信頼性を向上させることができる。
の製造方法によれば、コンタクト孔にバリアメタル及び
ポリシリコン層を埋め込んだことより、コンタクト孔部
分に形成される配線金属は平たん化され、上記配線金属
へのワイヤボンディングが良好に行えワイヤボンディン
グの信頼性を向上させることができる。
【００１２】本発明の半導体装置によれば、コンタクト
孔部分にポリシリコン層を形成したことより、上記コン
タクト孔部分を平たん化し、よって金属配線の平たん性
をよくし、上記金属配線へのワイヤボンディングの信頼
性を向上することができる。さらに、ポリシリコン層に
は該ポリシリコン層が所望の電気抵抗を有するようにイ
オン注入したことより、トランジスタに過電流が流れる
場合には負帰還が生じトランジスタの破壊耐量を向上さ
せることができる。
孔部分にポリシリコン層を形成したことより、上記コン
タクト孔部分を平たん化し、よって金属配線の平たん性
をよくし、上記金属配線へのワイヤボンディングの信頼
性を向上することができる。さらに、ポリシリコン層に
は該ポリシリコン層が所望の電気抵抗を有するようにイ
オン注入したことより、トランジスタに過電流が流れる
場合には負帰還が生じトランジスタの破壊耐量を向上さ
せることができる。
【図１】 本発明の半導体装置の一実施例における半導
体装置の断面図である。
体装置の断面図である。
【図２】 本発明の半導体装置の製造方法の一実施例に
おける製造方法の各工程を示すフローチャートである。
おける製造方法の各工程を示すフローチャートである。
【図３】 図２に示す製造方法におけるステップ１にお
ける半導体装置の状態を示す半導体装置の断面図であ
る。
ける半導体装置の状態を示す半導体装置の断面図であ
る。
【図４】 図２に示す製造方法におけるステップ２にお
ける半導体装置の状態を示す半導体装置の断面図であ
る。
ける半導体装置の状態を示す半導体装置の断面図であ
る。
【図５】 図２に示す製造方法におけるステップ３及び
ステップ４における半導体装置の状態を示す半導体装置
の断面図である。
ステップ４における半導体装置の状態を示す半導体装置
の断面図である。
【図６】 図２に示す製造方法におけるステップ６にお
ける半導体装置の状態を示す半導体装置の断面図であ
る。
ける半導体装置の状態を示す半導体装置の断面図であ
る。
【図７】 図２に示す製造方法におけるステップ７にお
ける半導体装置の状態を示す半導体装置の断面図であ
る。
ける半導体装置の状態を示す半導体装置の断面図であ
る。
【図８】 従来の電力用ＭＯＳＦＥＴの断面図である。
１１…半導体基板、１…ゲート電極におけるポリシリコ
ン、２…ＳｉＯ2膜、３…金属配線、１２…コンタクト
孔、１３…バリアメタル、１４…ポリシリコン層。
ン、２…ＳｉＯ2膜、３…金属配線、１２…コンタクト
孔、１３…バリアメタル、１４…ポリシリコン層。
Claims (5)
- 【請求項１】 半導体基板上に形成された層間絶縁膜を
選択的にエッチングし上記半導体基板を露出させるコン
タクト孔を開孔するコンタクト開孔工程と、 上記コンタクト開孔工程の後、上記コンタクト孔にて露
出した上記半導体基板上にバリアメタルを形成するバリ
アメタル形成工程と、 上記バリアメタル形成工程の後、上記コンタクト孔を埋
めるように上記バリアメタルの表面にポリシリコン層を
形成するポリシリコン形成工程と、 上記ポリシリコン形成工程の後、上記ポリシリコン層に
電気的に接続する配線を行う配線工程と、を備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 上記ポリシリコン形成工程の後上記配線
工程の前に、 上記ポリシリコン層が所望の電気抵抗値を得るようにイ
オン注入を行う注入工程を備えた、請求項１記載の半導
体装置の製造方法。 - 【請求項３】 上記半導体基板において上記コンタクト
孔に対応する領域はソース領域又はドレイン領域であ
る、請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 上記バリアメタルはチタン又はタングス
テンである、請求項１ないし３のいずれかに記載の半導
体装置の製造方法。 - 【請求項５】 半導体基板上に形成された層間絶縁膜を
選択的にエッチングすることで上記半導体基板を露出さ
せるコンタクト孔と、 上記コンタクト孔にて露出された半導体基板表面に形成
されるバリアメタルと、 上記バリアメタル上に形成され所望の電気抵抗値を有す
るために所定量のイオンが注入されたポリシリコン層
と、を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1502295A JPH08213453A (ja) | 1995-02-01 | 1995-02-01 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1502295A JPH08213453A (ja) | 1995-02-01 | 1995-02-01 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213453A true JPH08213453A (ja) | 1996-08-20 |
Family
ID=11877230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1502295A Pending JPH08213453A (ja) | 1995-02-01 | 1995-02-01 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213453A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003324196A (ja) * | 2002-04-30 | 2003-11-14 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔとその製造方法 |
| JP2005294872A (ja) * | 2005-07-05 | 2005-10-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| WO2010092691A1 (ja) * | 2009-02-16 | 2010-08-19 | トヨタ自動車株式会社 | 半導体装置 |
| JP2012114321A (ja) * | 2010-11-26 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013239489A (ja) * | 2012-05-11 | 2013-11-28 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2019093015A1 (ja) * | 2017-11-13 | 2019-05-16 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1995
- 1995-02-01 JP JP1502295A patent/JPH08213453A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003324196A (ja) * | 2002-04-30 | 2003-11-14 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔとその製造方法 |
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| US8952553B2 (en) | 2009-02-16 | 2015-02-10 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device with stress relaxation during wire-bonding |
| JP2012114321A (ja) * | 2010-11-26 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置 |
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| US20150123148A1 (en) * | 2012-05-11 | 2015-05-07 | Rohm Co., Ltd. | Semiconductor device and method for producing semiconductor device |
| US9508803B2 (en) | 2012-05-11 | 2016-11-29 | Rohm Co., Ltd. | Semiconductor device and method for producing semiconductor device |
| WO2019093015A1 (ja) * | 2017-11-13 | 2019-05-16 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US11171042B2 (en) | 2017-11-13 | 2021-11-09 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US11574840B2 (en) | 2017-11-13 | 2023-02-07 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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