DE112018003086T5 - Halbleitervorrichtung und verfahren zur herstellung einerhalbleitervorrichtung - Google Patents

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Takaaki Suzawa
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Fuji Electric Co Ltd
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Abstract

In einem Kontaktloch (14) eines Zwischenschichtisolationsfilms (13) wird ein Wolframfilm (16), der einen Kontaktstecker bildet, über ein Sperrschichtmetall (15) eingebettet. Der Zwischenschichtisolationsfilm (13) wird durch einen sequentiell gestapelten HTO-Film (11) und BPSG-Film (12) ausgebildet. Der BPSG-Film (12) weist eine schnellere Ätzrate als der HTO-Film (11) in Bezug auf eine Fluorwasserstoffsäurelösung auf, die beim Nassätzen der Vorbearbeitung vor der Ausbildung des Sperrschichtmetalls (15) verwendet wird. Bei der Herstellung einer Halbleitervorrichtung einer solchen Struktur wird, nachdem das Kontaktloch (14) im Zwischenschichtisolationsfilm (13) ausgebildet ist, eine Breite (w1) eines Abschnitts (14a) des Kontaktlochs (14) am BPSG-Film (12) durch das Nassätzen vor der Ausbildung des Sperrschichtmetalls (15) in einer stufenartigen Form erhöht, so dass sie breiter ist als eine Breite (w2) eines Abschnitts (14b) am HTO-Film (11), wodurch ein Seitenverhältnis des Kontaktlochs (14) verringert wird. Folglich können Größenverringerungen und eine Verbesserung der Zuverlässigkeit verwirklicht werden.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung beziehen sich auf eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung.
  • STAND DER TECHNIK
  • Um die Charakteristiken einer Halbleitervorrichtung zu verbessern, schreitet herkömmlich eine Verfeinerung von Einheitszellen (Funktionseinheit eines Elements) fort. Ein Verfahren zum Ausbilden eines Kontaktsteckers durch Einbetten eines Metall mit einer hohen Einbettungseigenschaft wie z. B. Wolfram (W) in ein Kontaktloch eines Mikromusters und Verwenden des Kontaktsteckers, um einen Kontakt (elektrischen Kontakt) zwischen einer vorderen Elektrode und einem Halbleitersubstrat auszubilden, ist als Verfahren zum Ausbilden einer Mikroeinheitszelle bekannt (siehe beispielsweise Patentdokument 1 (Absätze 0015 bis 0016, 1-1)).
  • Im Patentdokument 1 werden bei der Verbindung von Verdrahtungsschichten, die unter Einlegen eines Zwischenschichtisolationsfilms gestapelt werden, ein Titanfilm (Ti-Film) und ein Titannitridfilm (TiN-Film) sequentiell entlang einer Innenwand eines Kontaktlochs ausgebildet, das im Zwischenschichtisolationsfilm ausgebildet ist. Danach wird ein Wolframfilm auf den Titannitridfilm im Kontaktloch durch eine Reduktionsreaktion unter Verwendung von Wolframhexafluorid (WF6) und Monosilan (SiH4) oder Wasserstoff (H2) eingebettet.
  • Ein Verfahren zur Herstellung einer herkömmlichen Halbleitervorrichtung wird beschrieben. 10 ist ein Ablaufplan eines Umrisses eines Verfahrens zur Herstellung einer herkömmlichen Halbleitervorrichtung. Zuerst wird eine vorbestimmte Elementstruktur auf einer Seite der vorderen Oberfläche eines Halbleitersubstrats (Halbleiterwafers) ausgebildet (Schritt S101). Als nächstes wird auf einer vorderen Oberfläche des Halbleitersubstrats ein Hochtemperaturoxidfilm (HTO-Film) als erste Schicht eines Zwischenschichtisolationsfilms ausgebildet (Schritt S102).
  • Als nächstes wird auf der vorderen Oberfläche des Halbleitersubstrats ein Siliziumoxidfilm (SiO2-Film) durch einen Borphosphosilikatglasfilm (BPSG-Film) oder dergleichen als zweite Schicht des Zwischenschichtisolationsfilms ausgebildet (Schritt S103). Als nächstes wird auf dem Zwischenschichtisolationsfilm eine Resistmaske, in der Ausbildungsbereiche eines Kontaktlochs geöffnet sind, als Ätzmaske ausgebildet, die in einem anschließenden Ätzprozess verwendet werden soll (Schritt S104).
  • Als nächstes wird der Zwischenschichtisolationsfilm durch Trockenätzen unter Verwendung der Resistmaske als Maske selektiv entfernt, wodurch die Kontaktlöcher ausgebildet werden (Schritt S105). Jedes Kontaktloch weist eine Seitenwand auf, die zur vorderen Oberfläche des Halbleitersubstrats im Wesentlichen orthogonal ist, und weist eine im Wesentlichen rechteckige Querschnittsform mit einer gleichmäßigen Breite in einer Tiefenrichtung auf. In einem Prozess in Schritt S105 wird ein natürlicher Oxidfilm an einer Siliziumfläche (Si-Fläche) (Kontaktausbildungsposition zwischen einem Sperrschichtmetall und dem Halbleitersubstrat), die in den Kontaktlöchern freiliegt, gebildet.
  • Als nächstes wird die Resistmaske entfernt (Schritt S106). Als nächstes wird als Vorbearbeitung eines anschließenden Sputterprozesses der natürliche Oxidfilm, der während des Prozesses in Schritt S105 gebildet wird, durch einen Umkehrsputterprozess oder Nassätzen durch eine wässerige Lösung von gepufferter Fluorwasserstoffsäure (BHF) entfernt (Schritt S107). Während eines Prozesses in Schritt S107 wird die Querschnittsform der Kontaktlöcher in dem Zustand nach dem Prozess in Schritt S105 gehalten.
  • Als Sperrschichtmetall werden als nächstes ein Titanfilm und ein Titannitridfilm sequentiell entlang der Innenwände der Kontaktlöcher durch Sputtern ausgebildet (Schritt S108). Als nächstes wird durch Ausheilen (Wärmebehandlung) bewirkt, dass Titanatome im Sperrschichtmetall und Siliziumatome im Halbleitersubstrat miteinander reagieren, um Titansilizid auszubilden, wodurch ein ohmscher Kontakt zwischen dem Sperrschichtmetall und dem Halbleitersubstrat ausgebildet wird (Schritt S109).
  • Als nächstes wird ein Wolframfilm auf dem Titannitridfilm durch ein Verfahren zur chemischen Gasphasenabscheidung (CVD) ausgebildet, so dass er in die Kontaktlöcher eingebettet wird (Schritt S110). Als nächstes wird der Wolframfilm zurückgeätzt, was den Wolframfilm nur auf dem Titannitridfilm in den Kontaktlöchern belässt (Schritt S111). Danach werden restliche Teile wie z. B. eine vordere Elektrode, ein p+-Kollektorbereich, eine hintere Elektrode ausgebildet, wodurch die Halbleitervorrichtung vollendet wird.
  • Als Verfahren zum Ausbilden eines Kontaktlochs wurde ein weiteres Verfahren vorgeschlagen, in dem in einem Zwischenschichtisolationsfilm, in dem ein Siliziumoxidfilm und ein PSG-Film sequentiell gestapelt sind, eine Öffnung (Durchgangsloch) unter Verwendung einer Resistmaske als Maske ausgebildet wird. Nachdem eine Öffnungsbreite des oberen PSG-Films breiter als eine Öffnungsbreite eines unteren Siliziumoxidfilms durch Nassätzen durch eine wässerige Lösung von fluoriertem Wasserstoff (BHF) gemacht ist, um das Kontaktloch auszubilden, wird dann die Resistmaske entfernt (siehe beispielsweise Patentdokument 2 (Absätze 0014 bis 0016, 4 und 5) und Patentdokument 3 (Absätze 0014 bis 0018, 1).
    • Patentdokument 1: japanische Patentoffenlegungsschrift Nr. 2005-302752
    • Patentdokument 2: japanische Patentoffenlegungsschrift Nr. H5-74732
    • Patentdokument 3: japanische Patentoffenlegungsschrift Nr. S63-175442
  • OFFENBARUNG DER ERFINDUNG
  • VON DER ERFINDUNG ZU LÖSENDES PROBLEM
  • Bei den herkömmlichen Techniken (siehe 10) treten die folgenden Probleme auf. 11 bis 14 sind Querschnittsansichten einer herkömmlichen Halbleitervorrichtung während der Herstellung. in 11 bis 14 sind Elementstrukturen in einem Halbleitersubstrat 110 nicht dargestellt. 14 stellt schematisch einen Zustand eines Wolframfilms 106 dar, der durch ein Rasterelektronenmikroskop (SEM) nach dem Prozess in Schritt S110 in 10 und vor einem Prozess in Schritt S111 gefilmt wird. 11 bis 14 sind jeweils Zustände während der Prozesse in Schritten S105, S107, S108, S110 in 10.
  • Wie vorstehend beschrieben, ist in dem Prozess in Schritt S105 eine Breite w101. eines Kontaktlochs 104 in der Tiefenrichtung gleichmäßig (11). In dem Prozess in Schritt S108 wächst ein Sperrschichtmetall 105 teilweise dicker an oberen Enden (Ränder zwischen Seitenwänden des Kontaktlochs 104 und einer vorderen Oberfläche des Halbleitersubstrats 110) 104a des Kontaktlochs 104. Daher ist eine Breite w111 zwischen einander zugewandten Abschnitten des Sperrschichtmetalls 105 an den oberen Enden 104a des Kontaktlochs 104 schmäler als eine Breite w112 zwischen einander zugewandten Abschnitten des Sperrschichtmetalls 105 an einem anderen Abschnitt 104c als den oberen Enden 104a des Kontaktlochs 104 (13). In dem Prozess in Schritt S110 wächst der Wolframfilm 106 auf dem Sperrschichtmetall 105 an einer Innenwand des Kontaktlochs 104 und einander zugewandte Abschnitte einer Oberfläche des Wolframfilms 106 auf den einander zugewandten Seitenwänden des Kontaktlochs 104 kommen miteinander in Kontakt, wodurch ein Spalt zwischen einander zugewandten Abschnitten des Wolframfilms 106 auf den Seitenwänden gefüllt wird, wodurch das Kontaktloch 104 mit dem Wolframfilm 106 gefüllt wird.
  • Wie vorstehend beschrieben, wenn die Breite will zwischen den einander zugewandten Abschnitten des Sperrschichtmetalls 105 an den oberen Enden 104a des Kontaktlochs 104 schmal wird, stehen jedoch Abschnitte des Wolframfilms 106 an den einander zugewandten oberen Enden 104a des Kontaktlochs 104 jenseits der Abschnitte der Oberfläche des Wolframfilms 106 an den einander zugewandten Seitenwänden des Kontaktlochs 104 miteinander in Kontakt, wodurch das Kontaktloch 104 geschlossen wird. Wenn das Kontaktloch 104 in dieser Weise geschlossen wird, tritt ein Hohlraum (Leerstelle) 120 im Wolframfilm 106 auf (14). Gas auf Fluorbasis, das in einen Reaktor (Kammer) eingeführt wird, wenn der Wolframfilm 106 ausgebildet wird, wird im Hohlraum 120 eingeschlossen. Ferner tritt der Hohlraum 120 in einer Position auf, die von der Oberfläche des Wolframfilms 106 tief genug ist, dass der Hohlraum 120 nicht an der Oberfläche des Wolframfilms 106 nach dem Rückätzen des Wolframfilms 106 in Schritt S111 danach erscheint. Daher bleibt der Hohlraum 120 im Wolframfilm 106 in einem Zustand, wobei das Gas auf Fluorbasis darin eingeschlossen ist, selbst nach dem Rückätzen in Schritt S111.
  • Das Gas auf Fluorbasis, das im Hohlraum 120 eingeschlossen ist, der im Wolframfilm 106 auftritt, wirkt sich nachteilig auf die Zuverlässigkeit der Halbleitervorrichtung (Produkt) aus. Insbesondere entstehen Probleme wie z. B., dass eine vordere Elektrode (Elektrode usw., die Aluminium (AI) als Hauptbestandteil enthält: nicht dargestellt) auf dem Wolframfilm 106 durch das im Hohlraum 120 eingeschlossene Gas auf Fluorbasis korrodiert wird, der Hohlraum 120 aufgrund von Ausdehnung des eingeschlossenen Gases auf Fluorbasis größer wird, ein Hohlraum ferner in der vorderen Elektrode auftritt, usw. In 14 ist der Hohlraum 120 ein Abschnitt des Wolframfilms 106 mit einer dichteren Farbe als jener des Wolframfilms 106.
  • Ferner wird bei der Sputtervorbearbeitung in Schritt S107 der natürliche Oxidfilm, der zu einer Widerstandskomponente wird, wenn er in der Halbleitervorrichtung belassen wird, entfernt. Von einem HTO-Film 101 und einem BPSG-Film 102, die einen Zwischenschichtisolationsfilm 103 konfigurieren, an einem Abschnitt 104b am BPSG-Film 102 wird jedoch die Seitenwand des Kontaktlochs 104 durch die Sputtervorbearbeitung in Schritt S107 entfernt und vertieft (12). Folglich wird eine Breite w102 des Abschnitts 104b des Kontaktlochs 104 am BPSG-Film 102 breiter als die Breite w101, wenn das Kontaktloch 104 ausgebildet wird. Daher ist die Sputtervorbearbeitung in Schritt S107 auch ein Faktor, der das Auftreten des Hohlraums 120 im Wolframfilm 106 verursacht.
  • Die obigen Probleme werden merklicher, wenn ein Seitenverhältnis (= eine Tiefe d101 des Kontaktlochs 104/die Breite w101 des Kontaktlochs 104) des Kontaktlochs 104 zunimmt. Das Kontaktloch 104 einer Probe, die in 14 schematisch dargestellt ist, weist beispielsweise eine im Wesentlichen trapezförmige Querschnittsform auf, in der eine Breite w101' (≈ 0,6 m) zwischen den oberen Enden 104a geringfügig breiter festgelegt ist als eine Breite w103 (≈ 0,5 m) einer Unterseite davon. In diesem Fall ist die Breite w101 des Kontaktlochs 104 die Breite w101' zwischen den oberen Enden 104a des Kontaktlochs 104. Eine Einbettungseigenschaft des Wolframfilms 106 in Bezug auf das Kontaktloch 104 ist durch die Breite w101' zwischen den oberen Enden 104a des Kontaktlochs 104 bestimmt. Mit anderen Worten, die in 14 schematisch dargestellte Probe stellt ein Auftreten des Hohlraums 120 im Wolframfilm 106 dar, wenn das Seitenverhältnis (= die Tiefe d101 des Kontaktlochs 104/die Breite w101' zwischen den oberen Enden 104a des Kontaktlochs 104) des Kontaktlochs 104 etwa 1,6 (≈ 1 m/0,6 m) ist.
  • Um die mit den obigen herkömmlichen Techniken verbundenen Probleme zu lösen, besteht eine Aufgabe der Erfindung darin, eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung zu schaffen, die Größenverringerungen erleichtern und die Zuverlässigkeit verbessern können.
  • MITTEL ZUM LÖSEN DES PROBLEMS
  • Um die obigen Probleme zu lösen und eine Aufgabe der Erfindung zu erreichen, weist eine Halbleitervorrichtung gemäß der Erfindung die folgenden Eigenschaften auf. Ein erster Halbleiterbereich eines zweiten Leitfähigkeitstyps ist in einer Oberflächenschicht einer ersten Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps vorgesehen. Ein zweiter Halbleiterbereich des ersten Leitfähigkeitstyps ist ein Abschnitt des Halbleitersubstrats ausschließlich des ersten Halbleiterbereichs. Eine Elementstruktur mit einem pn-Übergang zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich ist auf einer Seite der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen. Ein Zwischenschichtisolationsfilm ist auf der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen, der die Elementstruktur bedeckt. Ein Kontaktloch ist selektiv in dem Zwischenschichtisolationsfilm geöffnet und legt selektiv die erste Hauptoberfläche des Halbleitersubstrats frei. Ein erster Metallfilm ist entlang einer Innenwand des Kontaktlochs vorgesehen. Der erste Metallfilm weist eine hohe Haftung an dem Halbleitersubstrat auf und bildet einen ohmschen Kontakt mit dem Halbleitersubstrat. Ein zweiter Metallfilm ist in das Kontaktloch auf dem ersten Metallfilm eingebettet. Eine erste Elektrode ist auf dem Zwischenschichtisolationsfilm und dem zweiten Metallfilm vorgesehen. Die erste Elektrode ist mit dem ersten Halbleiterbereich über den zweiten Metallfilm und den ersten Metallfilm elektrisch verbunden. Der Zwischenschichtisolationsfilm weist einen ersten und einen zweiten Isolationsfilm auf. Der erste Isolationsfilm ist auf der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen. Der zweite Isolationsfilm ist auf dem ersten Isolationsfilm vorgesehen. Der zweite Isolationsfilm besteht aus einem Isolationsmaterial mit einer Ätzrate, die schneller ist als jene des ersten Isolationsfilms in Bezug auf Fluorwasserstoffsäure oder verdünnte Fluorwasserstoffsäure. Das Kontaktloch weist an einer Seitenwand eine Stufe auf, die in einer stufenartigen Form eine Breite eines Abschnitts am zweiten Isolationsfilm erhöht, so dass sie breiter ist als eine Breite eines Abschnitts am ersten Isolationsfilm. Ein Seitenverhältnis des Abschnitts des Kontaktlochs am ersten Isolationsfilm liegt in einem Bereich von 0,5 bis 1,5. Ein Seitenverhältnis des Abschnitts des Kontaktlochs am zweiten Isolationsfilm liegt in einem Bereich von 0,5 bis 1,5.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung eine Querschnittsform des Abschnitts des Kontaktlochs am zweiten Isolationsfilm eine trapezförmige Form mit einer Breite auf einer Seite in Richtung der ersten Elektrode, die breiter ist als eine Breite auf einer Seite in Richtung des ersten Isolationsfilms, ist.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung eine Querschnittsform des Abschnitts des Kontaktlochs am ersten Isolationsfilm eine trapezförmige Form mit auf einer Seite in Richtung des zweiten Isolationsfilms einer Breite, die breiter ist als eine Breite auf einer Seite in Richtung des Halbleitersubstrats, ist.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung eine Breite des Abschnitts des Kontaktlochs am ersten Isolationsfilm in einem Bereich von 0,3 m bis 1,0 m liegt.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der erste Isolationsfilm ein Siliziumglasfilm ist.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der erste Isolationsfilm Phosphor enthält oder Phosphor und Bor enthält.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der zweite Isolationsfilm ein Hochtemperaturoxidfilm oder ein thermischer Oxidfilm ist.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der erste Metallfilm Titan als Hauptbestandteil enthält.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der zweite Metallfilm Wolfram als Hauptbestandteil enthält.
  • Ferner ist die Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung ein dritter Halbleiterbereich und eine zweite Elektrode ferner enthalten sind. Der dritte Halbleiterbereich steht mit dem zweiten Halbleiterbereich in Kontakt und ist in einer Oberflächenschicht an der zweiten Hauptoberfläche des Halbleitersubstrats vorgesehen. Die zweite Elektrode ist mit dem dritten Halbleiterbereich elektrisch verbunden. Die Elementstruktur weist den ersten Halbleiterbereich, einen vierten Halbleiterbereich, einen Gate-Isolationsfilm und eine Gate-Elektrode auf. Der vierte Halbleiterbereich des ersten Leitfähigkeitstyps ist selektiv im ersten Halbleiterbereich vorgesehen. Der Gate-Isolationsfilm ist in Kontakt mit einem Abschnitt des ersten Halbleiterbereichs zwischen dem zweiten Halbleiterbereich und dem vierten Halbleiterbereich vorgesehen. Die Gate-Elektrode ist auf einer entgegengesetzten Seite des ersten Halbleiterbereichs vorgesehen, um den Gate-Isolationsfilm dazwischen einzufügen.
  • Um die obigen Probleme zu lösen und eine Aufgabe der Erfindung zu erreichen, weist ferner ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung die folgenden Eigenschaften auf. Zuerst wird ein Prozess zum Ausbilden eines ersten Halbleiterbereichs eines zweiten Leitfähigkeitstyps in einer Oberflächenschicht einer ersten Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps und Ausbilden einer Elementstruktur mit einem pn-Übergang zwischen dem ersten Halbleiterbereich und einem zweiten Halbleiterbereich des ersten Leitfähigkeitstyps auf einer Seite der ersten Hauptoberfläche des Halbleitersubstrats, wobei der zweite Halbleiterbereich ein Abschnitt des Halbleitersubstrats ausschließlich des ersten Halbleiterbereichs ist, durchgeführt. Als nächstes wird ein zweiter Prozess zum Ausbilden eines Zwischenschichtisolationsfilms, der die Elementstruktur bedeckt, auf der ersten Hauptoberfläche des Halbleitersubstrats durchgeführt. Als nächstes wird ein dritter Prozess zum Ausbilden eines Resistfilms, in dem ein vorbestimmter Abschnitt geöffnet ist, auf dem Zwischenschichtisolationsfilm durchgeführt.
  • Als nächstes wird ein vierter Prozess zum selektiven Entfernen des Zwischenschichtisolationsfilms und Ausbilden eines Kontaktlochs, das selektiv die erste Hauptoberfläche des Halbleitersubstrats freilegt, durch Durchführen von Ätzen unter Verwendung des Resistfilms als Maske durchgeführt. Als nächstes wird ein fünfter Prozess zum Entfernen des Resistfilms durchgeführt. Als nächstes wird ein sechster Prozess zum Entfernen eines natürlichem Oxidfilms, der einen Abschnitt der ersten Hauptoberfläche des Halbleitersubstrats bedeckt, die im Kontaktloch freiliegt, durch Durchführen von Nassätzen unter Verwendung einer wässerigen Lösung, die Fluorwasserstoffsäure oder eine verdünnte Fluorwasserstoffsäure enthält, durchgeführt. Als nächstes wird ein siebter Prozess zum Ausbilden eines ersten Metallfilms mit hoher Haftung am Halbleitersubstrat, der einen ohmschen Kontakt mit dem Halbleitersubstrat bildet, entlang einer Innenwand des Kontaktlochs durchgeführt Als nächstes wird ein achter Prozess zum Einbetten eines zweiten Metallfilms auf dem ersten Metallfilm in das Kontaktloch durchgeführt.
  • Als nächstes wird ein neunter Prozess zum Ausbilden einer ersten Elektrode auf dem Zwischenschichtisolationsfilm und dem zweiten Metallfilm und elektrischen Verbinden der ersten Elektrode mit dem ersten Halbleiterbereich über den zweiten Metallfilm und den ersten Metallfilm durchgeführt. Der zweite Prozess umfasst: einen Prozess zum Ausbilden eines ersten Isolationsfilms als Zwischenschichtisolationsfilm auf der ersten Hauptoberfläche des Halbleitersubstrats und einen Prozess zum Ausbilden eines zweiten Isolationsfilms als Zwischenschichtisolationsfilm auf dem ersten Isolationsfilm, wobei der zweite Isolationsfilm aus einem Isolationsmaterial mit einer Ätzrate ausgebildet wird, die schneller ist als jene des ersten Isolationsfilms in Bezug auf die wässerige Lösung. Im sechsten Prozess wird eine Stufe an einer Seitenwand des Kontaktlochs durch Nassätzen in einer stufenartigen Form ausgebildet, wobei eine Breite eines Abschnitts des Kontaktlochs am zweiten Isolationsfilm breiter gemacht wird als eine Breite eines Abschnitts am ersten Isolationsfilm.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im sechsten Prozess durch das Nassätzen der Abschnitt des Kontaktlochs am ersten Isolationsfilm ein Seitenverhältnis in einem Bereich von 0,5 bis 1,5 aufweist.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im vierten Prozess der Abschnitt des Kontaktlochs am zweiten Isolationsfilm ein Seitenverhältnis aufweist, das in einem Bereich von 0,5 bis 1,5 festgelegt ist.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im vierten Prozess das Kontaktloch durch anisotropes Ätzen ausgebildet wird.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im vierten Prozess das Kontaktloch durch isotropes Ätzen ausgebildet wird.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im vierten Prozess die Breite des Abschnitts des Kontaktlochs am ersten Isolationsfilm so festgelegt wird, dass sie in einem Bereich von 0,3 m bis 1,0 m liegt.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im siebten Prozess der erste Metallfilm durch ein Sputterverfahren ausgebildet wird.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung im siebten Prozess der erste Metallfilm durch ein Verfahren zur chemischen Gasphasenabscheidung ausgebildet wird.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der erste Isolationsfilm ein Siliziumglasfilm ist.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der erste Isolationsfilm Phosphor enthält oder Phosphor und Bor enthält.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der zweite Isolationsfilm ein Hochtemperaturoxidfilm oder ein thermischer Oxidfilm ist.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der erste Metallfilm Titan als Hauptbestandteil enthält.
  • Ferner ist das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass in der obigen Erfindung der zweite Metallfilm Wolfram als Hauptbestandteil enthält.
  • Gemäß der vorliegenden Erfindung wird durch das Nassätzen der Vorbearbeitung zum Ausbilden des ersten Metallfilms die Breite eines Abschnitts des Kontaktlochs im zweiten Isolationsfilm in einer stufenartigen Form breiter gemacht als die Breite eines Abschnitts im ersten Isolationsfilm, wodurch ermöglicht wird, dass das Seitenverhältnis des Kontaktlochs verringert wird. Selbst wenn ein Kontaktloch eines Mikromusters für Einheitszellengrößenverringerungen ausgebildet wird, kann folglich der erste Metallfilm mit einer gleichmäßigen Dicke entlang der Innenwand des Kontaktlochs ausgebildet werden. Außerdem kann der zweite Metallfilm, der den Kontaktstecker bildet, in das Kontaktloch auf dem ersten Metallfilm eingebettet werden, ohne dass ein Hohlraum im zweiten Metallfilm auftritt.
  • EFFEKT DER ERFINDUNG
  • Die Halbleitervorrichtung und das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung erreichen insofern einen Effekt, als Größenverringerungen erleichtert werden können und die Zuverlässigkeit verbessert werden kann.
  • Figurenliste
    • 1 ist eine Querschnittsansicht einer Struktur der Halbleitervorrichtung gemäß einer Ausführungsform.
    • 2 ist ein Ablaufplan eines Umrisses eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der Ausführungsform.
    • 3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 4 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 5 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 6 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 7 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 8 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 9 ist eine Querschnittsansicht eines anderen Beispiels eines Zustandes der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung.
    • 10 ist ein Ablaufplan eines Umrisses eines Verfahrens zur Herstellung einer herkömmlichen Halbleitervorrichtung.
    • 11 ist eine Querschnittsansicht der herkömmlichen Halbleitervorrichtung während der Herstellung.
    • 12 ist eine Querschnittsansicht der herkömmlichen Halbleitervorrichtung während der Herstellung.
    • 13 ist eine Querschnittsansicht der herkömmlichen Halbleitervorrichtung während der Herstellung.
    • 14 ist eine Querschnittsansicht der herkömmlichen Halbleitervorrichtung während der Herstellung.
  • BESTE ART(EN) ZUR AUSFÜHRUNG DER ERFINDUNG
  • Ausführungsformen einer Halbleitervorrichtung und eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung werden mit Bezug auf die begleitenden Zeichnungen im Einzelnen beschrieben. In der vorliegenden Beschreibung und den begleitenden Zeichnungen bedeuten Schichten und Bereiche, denen n oder p vorangestellt ist, dass Mehrheitsladungsträger Elektronen oder Löcher sind. Außerdem bedeutet + oder -, das an n oder p angehängt ist, dass die Störstellenkonzentration höher bzw. niedriger ist als Schichten und Bereiche ohne + oder -. In der nachstehenden Beschreibung der Ausführungsformen und den begleitenden Zeichnungen werden Hauptabschnitten, die identisch sind, dieselben Bezugszeichen gegeben und sie werden nicht wiederholt beschrieben.
  • (Ausführungsform)
  • Eine Struktur einer Halbleitervorrichtung gemäß einer Ausführungsform wird beschrieben, wobei ein Bipolartransistor mit isoliertem Gate (IGBT) als Beispiel herangezogen wird. 1 ist eine Querschnittsansicht einer Struktur der Halbleitervorrichtung gemäß der Ausführungsform. In 1 sind zwei Einheitszellen eines aktiven Bereichs (Bereich, in dem ein Strom fließt, wenn sich ein Element in einem EIN-Zustand befindet), der die Stromansteuerung steuert, dargestellt, während andere Einheitszellen, die zu diesen Einheitszellen benachbart sind, und ein Kantenabschlussbereich, der einen Umfang des aktiven Bereichs umgibt, nicht dargestellt sind (ähnlich in 3 bis 9).
  • Der Kantenabschlussbereich ist ein Bereich zwischen dem aktiven Bereich und einer Seitenoberfläche eines Halbleitersubstrats 10 und ist ein Bereich eines Driftbereichs von n--Typ (zweiter Halbleiterbereich) 1 und dient zum Mildern eines elektrischen Feldes auf einer Seite der vorderen Oberfläche eines Chips und Aushalten einer Durchbruchspannung (Stehspannung). Die Durchbruchspannung ist eine Spannungsgrenze, bei der keine fehlgeleitete Operation oder Zerstörung eines Elements auftritt. Im Kantenabschlussbereich ist beispielsweise eine Kantenabschlussstruktur wie z. B. eine Übergangsabschlusserweiterungsstruktur (JTE-Struktur), ein Feldbegrenzungsring (FLR), eine Feldplatte und ein RESURF oder dergleichen angeordnet.
  • Die Halbleitervorrichtung gemäß der Ausführungsform, die in 1 dargestellt ist, ist ein Graben-Gate-IGBT, der auf einer Seite der vorderen Oberfläche des Halbleitersubstrats (Halbleiterchip) 10 ein MOS-Gate (isoliertes Gate, das durch Metall, einen Oxidfilm und einen Halbleiter gebildet ist) einer Graben-Gate-Struktur umfasst. Das MOS-Gate ist durch einen Basisbereich vom p-Typ (erster Halbleiterbereich) 2, einen Emitter-Bereich vom n+-Typ (vierter Halbleiterbereich) 3, einen Kontaktbereich 4 vom p+-Typ, einen Graben 5, einen Gate-Isolationsfilm 6 und eine Gate-Elektrode 7 konfiguriert. Eine Einheitszelle ist durch einen Graben 5 und Kontakte (elektrische Kontaktabschnitte zwischen dem Halbleitersubstrat 10 und einer Emitterelektrode 17), die auf beiden Seiten des einen Grabens 5 benachbart sind, konfiguriert. Der Basisbereich 2 vom p-Typ ist selektiv in einer Oberflächenschicht an einer vorderen Oberfläche des Halbleitersubstrats 10 vorgesehen. Ein anderer Abschnitt des Halbleitersubstrats 10 als der Basisbereich 2 vom p-Typ und ein Kollektorbereich vom p+-Typ (dritter Halbleiterbereich) 8, die nachstehend beschrieben werden, ist der Driftbereich 1 vom n--Typ.
  • Der Emitterbereich 3 vom n+-Typ und der Kontaktbereich 4 vom p+-Typ sind selektiv in einem Oberflächenbereich (der Oberflächenschicht an der vorderen Oberfläche des Halbleitersubstrats 10) des Basisbereichs 2 vom p-Typ ausgebildet. Der Emitterbereich 3 vom n+-Typ und der Kontaktbereich 4 vom p+-Typ stehen miteinander in Kontakt. Der Graben 5 durchdringt den Emitterbereich 3 vom n+-Typ und den Basisbereich 2 vom p-Typ und erreicht den Driftbereich 1 vom n-Typ. Im Graben 5 ist die Gate-Elektrode 7 über den Gate-Isolationsfilm 6 vorgesehen. Der Kollektorbereich 8 vom p+-Typ ist in einer Oberflächenschicht an einer hinteren Oberfläche des Halbleitersubstrats 10 vorgesehen. Eine Kollektorelektrode (zweite Elektrode) 9 ist insgesamt an der hinteren Oberfläche des Halbleitersubstrats 10 vorgesehen und ist mit dem Kollektorbereich 8 vom p+-Typ elektrisch verbunden.
  • In der vorderen Oberfläche des Halbleitersubstrats 10 sind ein Hochtemperaturoxidfilm (HTO-Film) 11 und ein BPSG-Film 12 sequentiell als Zwischenschichtisolationsfilm 13 gestapelt, der die Gate-Elektrode 7 bedeckt. Der Zwischenschichtisolationsfilm 13 ist insgesamt an der vorderen Oberfläche des Halbleitersubstrats 10 vorgesehen. Eine Dicke des HTO-Films 11 kann beispielsweise in einem Bereich von etwa 1000 Ä bis 2000 Å liegen. Eine Dicke des BPSG-Films 12 kann beispielsweise in einem Bereich von etwa dreimal bis viermal die Dicke des HTO-Films 11 liegen. Anstelle des HTO-Films 11 kann ein thermischer Oxidfilm als untere Schicht des Zwischenschichtisolationsfilms 13 verwendet werden. Anstelle des BPSG-Films 12 kann ein PSG-Film oder ein Film aus nicht dotiertem Silikatglas (NSG) als obere Schicht des Zwischenschichtisolationsfilms 13 verwendet werden.
  • Im Zwischenschichtisolationsfilm 13 ist ein Kontaktloch 14, das den Zwischenschichtisolationsfilm 13 in der Tiefenrichtung durchdringt, vorgesehen. Die Tiefenrichtung ist eine Richtung von der vorderen Oberfläche zur hinteren Oberfläche des Halbleitersubstrats 10. Eine Unterseite des Kontaktlochs 14 kann über die vordere Oberfläche des Halbleitersubstrats 10 in Richtung einer Kollektorseite (in Richtung des Kollektorbereichs 8 vom p+-Typ) vorstehen. Mit anderen Worten, ein Durchgangsloch des Zwischenschichtisolationsfilms 13 und eine Nut, die an der vorderen Oberfläche des Halbleitersubstrats 10 ausgebildet ist und mit dem Durchgangsloch kontinuierlich ist, können gemeinsam das Kontaktloch 14 bilden. Das Kontaktloch 14 kann in einer Anordnung mit einer gestreiften Form, die sich parallel zur vorderen Oberfläche des Halbleitersubstrats 10 erstreckt, oder einer Anordnung mit einer matrixartigen Form von der vorderen Oberfläche des Halbleitersubstrats 10 betrachtet angeordnet sein.
  • Ferner weist das Kontaktloch 14 eine Querschnittsform auf, in der eine Breite w1 eines Abschnitts 14a am BPSG-Film 12 breiter ist als eine Breite w2 eines Abschnitts 14b am HTO-Film 11. Mit anderen Worten, an einer Seitenwand des Kontaktlochs 14 ist eine einzelne Stufe 14c an einer Grenzfläche zwischen dem HTO-Film 11 und dem BPSG-Film 12 vorgesehen und eine Breite einer oberen Endseite des Kontaktlochs 14 ist breiter als eine Breite einer unteren Seite des Kontaktlochs 14 in einer stufenartigen Form aufgrund der Stufe 14c. Ein oberes Ende des Kontaktlochs 14 ist ein Rand zwischen einer Seitenwand des Kontaktlochs 14 und der vorderen Oberfläche des Halbleitersubstrats 10.
  • Ein Seitenverhältnis (= eine Tiefe d1 eines Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12/die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12) des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 kann beispielsweise in einem Bereich von etwa 0,5 bis 1,5 liegen. Ein Grund dafür ist wie folgt.
  • Wenn das Seitenverhältnis des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 geringer ist als 0,5 und das Kontaktloch 14 mit einem Wolframfilm 16 gefüllt wird, tritt eine Aussparung an einem oberen Abschnitt des Wolframfilms 16 auf. Daher kann der Wolframfilm 16 im Kontaktloch 14 auch durch Rückätzen zum Belassen des Wolframfilms 16 nur im Kontaktloch 14 verschwinden (geätzt werden).
  • Wenn das Seitenverhältnis des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 1,5 überschreitet und das Kontaktloch 14 mit dem Wolframfilm 16 gefüllt wird, kontaktieren ferner Abschnitte des Wolframfilms 16, die an der vorderen Oberfläche des Halbleitersubstrats 10 abgeschieden werden, einander und werden verbunden, wodurch ein oberer Abschnitt des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 geschlossen wird und eine Leerstelle im Wolframfilm 16 auftreten kann.
  • Ein Seitenverhältnis (= eine Tiefe d2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11/die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11) des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 kann beispielsweise in einem Bereich von etwa 0,5 bis 1,5 liegen. Ein Grund dafür ist wie folgt.
  • Wenn das Seitenverhältnis des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 geringer ist als 0,5 und der Abschnitt 14b des Kontaktlochs 14 am HTO-Film 11 mit dem Wolframfilm 16 gefüllt wird, tritt eine Aussparung am oberen Abschnitt des Wolframfilms 16 auf. Die Aussparung am oberen Abschnitt des Wolframfilms 16 weist ein großes Seitenverhältnis auf und ist schwierig mit dem Wolframfilm 16 zu füllen. Wenn der Abschnitt 14a des Kontaktlochs 14 am BPSG-Film 12 mit dem Wolframfilm 16 gefüllt wird, wird daher die Aussparung am oberen Abschnitt des Wolframfilms 16 am Abschnitt 14b des Kontaktlochs 14 am HTO-Film 11 nicht mit dem Wolframfilm 16 gefüllt und kann im Wolframfilm 16 als Leerstelle bleiben.
  • Wenn das Seitenverhältnis des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 111,5 überschreitet und der Abschnitt 14b des Kontaktlochs 14 am HTO-Film 11 mit dem Wolframfilm 16 gefüllt wird, wird ferner der Wolframfilm 16 leicht an einem Treppenabsatz (Oberfläche, die zur vorderen Oberfläche des Halbleitersubstrats 10 im Wesentlichen parallel ist) der Stufe 14c an den Seitenwänden des Kontaktlochs 14 abgeschieden. Abschnitte des Wolframfilms 16, die an den Treppenabsätzen der Stufen 14c an den Seitenwänden des Kontaktlochs 14 abgeschieden werden, kontaktieren einander und werden verbunden, wodurch ein oberer Abschnitt des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 geschlossen wird und eine Leerstelle im Wolframfilm 16 auftreten kann.
  • Ein Seitenverhältnis (= eine Tiefe d10 des Kontaktlochs 14/die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12) des Kontaktlochs 14 liegt insgesamt vorzugsweise in einem Bereich von etwa 0,5 bis 1,5. Ein Grund dafür ist ein gleicher wie der Grund, dass das Seitenverhältnis des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 in den vorstehend beschriebenen Bereich gesetzt werden kann.
  • Die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 ist vorzugsweise beispielsweise 0,5 m oder mehr und kann so breit wie möglich sein, ohne zur Verbindung mit dem benachbarten Kontaktloch 14 zu führen. Folglich kann eine Einbettungseigenschaft des später beschriebenen Wolframfilms 16 in Bezug auf das Kontaktloch 14 verbessert werden.
  • Die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 ist vorzugsweise so schmal wie möglich. Ein Grund dafür ist wie folgt. Der Graben 5 und das Kontaktloch 14 sind um einen vorbestimmten Abstand L getrennt, wodurch ein Auftreten eines Kriechstroms unterdrückt werden kann. Daher kann der vorbestimmte Abstand L zwischen dem Graben 5 und dem Kontaktloch 14 sichergestellt werden und ein Abstand w11 zwischen (Mesaabschnitt) den Gräben 5 wird verringert, was weitere Größenverringerungen der Einheitszelle ermöglicht.
  • Insbesondere liegt die Breite (Breite der Unterseite des Kontaktlochs 14) w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 beispielsweise in einem Bereich von etwa 0,3 m bis 1,0 m. Ein Grund dafür ist wie folgt. Wenn die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 geringer ist als 0,3 m, wird das Einbetten des Wolframfilms (zweiter Metallfilm) 16 in den Abschnitt 14b des Kontaktlochs 14 am HTO-Film 11 über ein Sperrschichtmetall (erster Metallfilm) 15, das nachstehend beschrieben wird, schwierig. Wenn die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 111,0 m überschreitet, kann die Emitterelektrode (Elektrode, die Aluminium als Hauptbestandteil enthält: erste Elektrode) 17, die nachstehend beschrieben wird, in den Abschnitt 14b des Kontaktlochs 14 am HTO-Film 11 eingebettet werden, wodurch ein durch den Wolframfilm 16 ausgebildeter Kontaktstecker unnötig ist.
  • Eine Querschnittsform des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 kann eine rechteckige Form sein, in der die Seitenwände des Kontaktlochs 14 zur vorderen Oberfläche des Halbleitersubstrats 10 im Wesentlichen orthogonal sind. Mit anderen Worten, die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 kann in der Tiefenrichtung gleichmäßig sein. In diesem Fall sind Größenverringerungen der Einheitszelle möglich.
  • Ferner ist eine Querschnittsform des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 vorzugsweise eine trapezförmige Form, in der eine Breite in Richtung der Emitterelektrode 17 breiter ist als eine Breite w1' in Richtung des HTO-Films 11. In diesem Fall entspricht in der Querschnittsform des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 die Breite in Richtung der Emitterelektrode 17 der Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12, wenn die Querschnittsform des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 eine rechteckige Form ist.
  • Wenn die Querschnittsform des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 eine trapezförmige Form ist, wie vorstehend beschrieben, ist die Breite w1 der Seite der Emitterelektrode 17 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 relativ breit, wodurch ermöglicht wird, dass die Einbettungseigenschaft des Wolframfilms 16 in das Kontaktloch 14 verbessert wird. Außerdem ist die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 schmäler, was ermöglicht, dass der Abstand w11 zwischen den Gräben 5 verringert wird.
  • Eine Querschnittsform des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 kann eine rechteckige Form sein, in der die Seitenwände des Kontaktlochs 14 zur vorderen Oberfläche des Halbleitersubstrats 10 im Wesentlichen orthogonal sind. Mit anderen Worten, die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 kann in der Tiefenrichtung gleichmäßig sein. In diesem Fall sind Größenverringerungen der Einheitszelle möglich.
  • Die Querschnittsform des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 kann eine trapezförmige Form sein, in der eine Breite w2' in Richtung des BPSG-Films 12 breiter ist als eine Breite (die Breite der Unterseite des Kontaktlochs 14) in Richtung des Halbleitersubstrats 10. Die Breite w2' der Seite des BPSG-Films 12 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 ist um eine Breite des Treppenabsatzes (die Oberfläche, die zur vorderen Oberfläche des Halbleitersubstrats 10 im Wesentlichen parallel ist) der Stufe 14c schmäler als die Breite w1' der Seite des HTO-Films 11 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12. Eine Breite der Seite des Halbleitersubstrats 10 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 entspricht der Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11, wenn die Querschnittsform des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 eine rechteckige Form ist.
  • Wenn die Querschnittsform des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 eine trapezförmige Form ist, wie vorstehend beschrieben, ist die Breite w2' einer oberen Endseite des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 verbreitert, was ermöglicht, dass die Einbettungseigenschaft des Wolframfilms 16 in Bezug auf den Abschnitt 14b des Kontaktlochs 14 am HTO-Film 11 verbessert wird. Außerdem ist die Breite der Unterseite des Kontaktlochs 14 verringert, wodurch ermöglicht wird, dass der Abstand w11 zwischen den Gräben 5 verringert wird.
  • Im Kontaktloch 14 ist das Sperrschichtmetall 15 entlang einer Innenwand (Seitenoberflächen des Zwischenschichtisolationsfilms 13 und der vorderen Oberfläche des Halbleitersubstrats 10) des Kontaktlochs 14 vorgesehen. Das Sperrschichtmetall 15 kann sich zu einer Oberfläche (d. h. der Oberfläche des BPSG-Films 12) des Zwischenschichtisolationsfilms 13 erstrecken. Das Sperrschichtmetall 15 weist eine hohe Haftung an einem Halbleiterabschnitt (dem Halbleitersubstrat 10) auf und ist durch ein Metall ausgebildet, das einen ohmschen Kontakt mit dem Halbleiterabschnitt bildet. Insbesondere kann das Sperrschichtmetall 15 beispielsweise ein Titanfilm (Ti-Film) oder ein gestapelter Metallfilm sein, in dem ein Titanfilm und ein Titannitridfilm (TiN-Film) gestapelt sind. Eine Dicke des Sperrschichtmetalls 15 kann beispielsweise in einem Bereich von etwa 0,1 m bis 0,2 m liegen und kann insbesondere beispielsweise 15 m sein.
  • Auf dem Sperrschichtmetall 15 ist der Wolframfilm (W-Film) 16 als Kontaktstecker so vorgesehen, dass er in das Kontaktloch 14 eingebettet ist. Die Emitterelektrode 17 ist insgesamt an der vorderen Oberfläche des Halbleitersubstrats 10 im aktiven Bereich vorgesehen. Die Emitterelektrode 17 ist mit dem Emitterbereich 3 vom n+-Typ und dem Kontaktbereich 4 vom p+-Typ über den Wolframfilm 16 und das Sperrschichtmetall 15 elektrisch verbunden und ist mit dem Basisbereich 2 vom p-Typ über den Kontaktbereich 4 vom p+-Typ elektrisch verbunden.
  • Eine Elektrodenstruktur ist ausgebildet, in der die Emitterelektrode 17 und ein Halbleiterabschnitt über das Sperrschichtmetall 15 und den Wolframfilm 16, der in das Kontaktloch 14 in dieser Weise eingebettet ist, elektrisch verbunden sind, wodurch ein Grabenrastermaß (der Abstand w11 zwischen den Gräben 5) verschmälert werden kann. Ferner ist die Emitterelektrode 17 von der Gate-Elektrode 7 durch den Zwischenschichtisolationsfilm 13 elektrisch isoliert. Die Emitterelektrode 17 ist beispielsweise eine Aluminium-Silizium-Elektrode (Al-Si-Elektrode), die Aluminium als Hauptbestandteil enthält.
  • Als nächstes wird ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der Ausführungsform beschrieben. 2 ist ein Ablaufplan eines Umrisses des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der Ausführungsform. 3 bis 8 sind Querschnittsansichten der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung. 9 ist eine Querschnittsansicht eines anderen Beispiels eines Zustandes der Halbleitervorrichtung gemäß der Ausführungsform während der Herstellung. In 3 bis 9 sind Elementstrukturen im Halbleitersubstrat 10 nicht dargestellt. 7 stellt schematisch einen Zustand des Wolframfilms 16 dar, der durch ein Rasterelektronenmikroskop (SEM) nach einem Prozess in Schritt S10 und vor einem Prozess in Schritt S11 in 2 gefilmt wird. 3 bis 6 entsprechen den Schritten S5, S7, S8 bzw. S10 in 2.
  • Zuerst wird auf der Seite der vorderen Oberfläche des Halbleitersubstrats (Halbleiterwafer) 10 eine vorbestimmte Elementstruktur (MOS-Gate, d. h. der Basisbereich 2 vom p-Typ, der Emitterbereich 3 vom n+-Typ, der Kontaktbereich 4 vom p+-Typ, der Graben 5, der Gate-Isolationsfilm 6 und die Gate-Elektrode 7) des Graben-Gate-IGBT ausgebildet (Schritt S1). Wie in 3 dargestellt, wird als nächstes auf der vorderen Oberfläche des Halbleitersubstrats 10 der HTO-Film 11 beispielsweise durch ein CVD-Verfahren als erste Schicht des Zwischenschichtisolationsfilms 13 ausgebildet (Schritt S2). Als nächstes wird auf der vorderen Oberfläche des Halbleitersubstrats 10 der BPSG-Film 12 beispielsweise durch ein CVD-Verfahren als zweite Schicht des Zwischenschichtisolationsfilms ausgebildet (Schritt S3). Als nächstes wird auf dem Zwischenschichtisolationsfilm 13 eine Resistmaske 21, in der Ausbildungsbereiche des Kontaktlochs 14 geöffnet sind, als Ätzmaske ausgebildet, die in einem anschließenden Ätzprozess verwendet wird (Schritt S4).
  • Als nächstes wird der Zwischenschichtisolationsfilm 13 durch Trockenätzen unter Verwendung der Resistmaske 21 als Maske selektiv entfernt, wodurch die Kontaktlöcher 14 ausgebildet werden (Schritt S5). Abschnitte der vorderen Oberfläche des Halbleitersubstrats 10, die in den Kontaktlöchern 14 freiliegen, können durch das Trockenätzen in Schritt S5 geringfügig entfernt werden. In einem Prozess in Schritt S5 wird ferner ein natürlicher Oxidfilm (nicht dargestellt) an einer Siliziumfläche (Si-Fläche) (Kontaktausbildungsposition zwischen dem Sperrschichtmetall 15 und dem Halbleitersubstrat 10), die in den Kontaktlöchern 14 freiliegt, gebildet.
  • Ferner weisen in dem Prozess in Schritt S5, wenn die Kontaktlöcher 14 durch anisotropes Ätzen ausgebildet werden, die Kontaktlöcher 14 eine Querschnittsform auf, die eine rechteckige Form ist, in der die Seitenwände zur vorderen Oberfläche des Halbleitersubstrats 10 im Wesentlichen orthogonal sind. Mit anderen Worten, der Abschnitt 14a des Kontaktlochs 14 am BPSG-Film 12 und der Abschnitt 14b im HTO-Film 11 weisen beide eine Querschnittsform auf, die eine im Wesentlichen rechteckige Form ist.
  • Ferner weisen im Prozess in Schritt S5, wenn die Kontaktlöcher 14 durch isotropes Ätzen ausgebildet werden, die Kontaktlöcher 14 eine Querschnittsform auf, die eine trapezförmige Form ist, in der die Breite der oberen Endseite geringfügig breiter ist als die Breite an der unteren Seite. Mit anderen Worten, der Abschnitt 14a des Kontaktlochs 14 am BPSG-Film 12 und der Abschnitt 14b im HTO-Film 11 weisen beide eine Querschnittsform auf, die eine im Wesentlichen trapezförmige Form ist.
  • Wie in 4 dargestellt, wird als nächstes die Resistmaske entfernt (Schritt S6). Als nächstes wird als Vorbearbeitung eines anschließenden Sperrschichtmetallausbildungsprozesses der natürliche Oxidfilm, der während des Prozesses in Schritt S5 gebildet wird, durch Nassätzen durch eine wässerige Lösung von Fluorwasserstoffsäure (HF) oder eine wässerige Lösung einer verdünnten Fluorwasserstoffsäure entfernt (Schritt S7). In einem Prozess in Schritt S7 ist eine Ätzrate des Zwischenschichtisolationsfilms 13 durch die wässerige Lösung von Fluorwasserstoffsäure oder die wässerige Lösung einer verdünnten Fluorwasserstoffsäure schneller an dem Abschnitt 14a im BPSG-Film 12 als jene am Abschnitt 14b im HTO-Film 11.
  • In Schritt S7 wird daher als Konsequenz von Differenzen der Ätzrate für den BPSG-Film 12 und den HTO-Film 11 die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 breiter als die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 in einer stufenartigen Form, wodurch die einzelne Stufe 14c an den Seitenwänden des Kontaktlochs 14 ausgebildet wird. Andererseits wird der HTO-Film 11 nicht wesentlich geätzt. Daher wird die Breite w2 des Abschnitts 14b des Kontaktlochs 14 am HTO-Film 11 auf einer Breite (d. h. Sollwert) zur Zeit des Prozesses in Schritt S5 gehalten und gewünschte Charakteristiken werden erhalten.
  • Die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 kann durch Zeitsteuerung des Nassätzens verschiedenartig geändert werden. Im Prozess in Schritt S7 wird ferner die Siliziumfläche, die in den Kontaktlöchern 14 freiliegt, nicht geätzt und daher wird die Tiefe d10 des Kontaktlochs 14 auf einer gleichen Tiefe wie vor der Vorbearbeitung gehalten. In dieser Weise wird im Prozess in Schritt S7 der natürliche Oxidfilm, der während des Prozesses in Schritt S5 gebildet wird, entfernt und die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 wird verbreitert, was ermöglicht, dass das Seitenverhältnis des Kontaktlochs 14 insgesamt verringert wird.
  • In einem Fall, in dem die Vorbearbeitung als Trockenätzen angenommen wird, sind ferner Trockenätzraten des HTO-Films 11 und des BPSG-Films 12 gleich und daher werden die Breiten w1, w2 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 und des Abschnitts 14b im HTO-Film 11 gleichmäßig breiter. Daher wird in der vorliegenden Erfindung der Prozess in Schritt S7 durch Nassätzen durchgeführt. Selbst wenn die erste Schicht des Zwischenschichtisolationsfilms 13 ein thermischer Oxidfilm anstelle des HTO-Films 11 ist oder wenn die zweite Schicht des Zwischenschichtisolationsfilms 13 ein PSG-Film oder ein NSG-Film anstelle des BPSG-Films 12 ist, kann eine Breite eines Abschnitts des PSG-Films oder des NSG-Films im Kontaktloch 14 durch die Vorbearbeitung durch eine Fluorwasserstoffsäurelösung oder eine verdünnte Fluorwasserstoffsäurelösung relativ breit gemacht werden.
  • Wie in 5 dargestellt, werden als nächstes ein Titanfilm und ein Titannitridfilm sequentiell entlang der Innenwände der Kontaktlöcher 14 als Sperrschichtmetall 15 ausgebildet (Schritt S8). Der Titanfilm und der Titannitridfilm können durch Sputtern oder chemische Gasphasenabscheidung (CVD) ausgebildet werden. Wie vorstehend beschrieben, wird die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 während des Prozesses in Schritt S7 breit gemacht, wodurch in einem Prozess in Schritt S8 das Sperrschichtmetall 15 mit einer gleichmäßigen Dicke ausgebildet werden kann und das Sperrschichtmetall 15 an Abschnitten nicht dick wächst.
  • Der Prozess in Schritt S8 wird vorzugsweise innerhalb beispielsweise 24 Stunden nach dem Prozess in Schritt S7 durchgeführt. Ein Grund dafür besteht darin, dass, wenn das Halbleitersubstrat 10 für mehr als 24 Stunden nach dem Prozess in Schritt S7 belassen (gelagert) wird, ein natürlicher Oxidfilm, der dick genug ist, um sich nachteilig auf Halbleitervorrichtungscharakteristiken auszuwirken, erneut an der Siliziumfläche gebildet wird, die in den Kontaktlöchern 14 freiliegt. Vor dem Prozess in Schritt S8, wenn das Halbleitersubstrat 10 vorübergehend nach dem Prozess in Schritt S7 gelagert wird, genügt es, dass eine Lagerstelle des Halbleitersubstrats 10 anders ist als eine Umgebung, die positiv mit Sauerstoff besprüht wird, und kann eine Umgebung sein, die der Atmosphäre ausgesetzt ist.
  • Als nächstes wird durch Ausheilen (Wärmebehandlung) ein ohmscher Kontakt zwischen dem Sperrschichtmetall 15 und dem Halbleitersubstrat 10 ausgebildet (Schritt S9). Wie in 6 dargestellt, wird als nächstes unter Verwendung eines CVD-Verfahrens durch eine Reduktionsreaktion von Wolframhexafluorid (WF6) und Wasserstoff (H2) der Wolframfilm 16 auf dem Sperrschichtmetall 15 gezüchtet und der Wolframfilm 16 wird in die Kontaktlöcher 14 eingebettet (Schritt S10). In einem Prozess in Schritt S10 wird der Wolframfilm 16 auf der Innenwand (Seitenwänden und Unterseite) jedes Kontaktlochs 14 gezüchtet und Abschnitte einer Oberfläche des Wolframfilms 16 auf den einander zugewandten Seitenwänden des Kontaktlochs 14 kontaktieren einander, wodurch ein Spalt zwischen Abschnitten des Wolframfilms 16 auf den Seitenwänden gefüllt wird, wodurch das Kontaktloch 14 mit dem Wolframfilm 16 gefüllt wird.
  • Wie vorstehend beschrieben, wird die Breite w1 des Abschnitts 14a des Kontaktlochs 14 am BPSG-Film 12 während des Prozesses in Schritt S7 verbreitert, wodurch das Seitenverhältnis des Kontaktlochs 14 verringert wird. Daher können im Prozess in Schritt S10, bevor die Abschnitte des Wolframfilms 16, die auf der Innenwand des Kontaktlochs 14 gezüchtet werden, an den einander zugewandten oberen Enden des Kontaktlochs 14 einander kontaktieren und das Kontaktloch 14 schließen, die Abschnitte der Oberfläche des Wolframfilms 16 auf den einander zugewandten Seitenwänden des Kontaktlochs 14 einander kontaktieren. Daher tritt kein Hohlraum im Wolframfilm 16 auf und das Kontaktloch 14 kann fast vollständig mit dem Wolframfilm 16 eingebettet werden (siehe 7).
  • Als nächstes wird der Wolframfilm 16 zurückgeätzt, wodurch der Wolframfilm 16 nur auf dem Sperrschichtmetall 15 im Kontaktloch 14 belassen wird (Schritt S11). Im Prozess in Schritt S10 tritt beispielsweise unter der Annahme, dass ein Hohlraum im Wolframfilm 16 auftritt, der Hohlraum in einer Position auf, die von der Oberfläche des Wolframfilms 16 flach genug ist, so dass es scheint, dass der Hohlraum, der an einem oberen Abschnitt durch das Rückätzen in Schritt S11 geöffnet wird, zu einer Nut 20 (siehe 9) an der Oberfläche des Wolframfilms 16 während des Rückätzens wird. Selbst wenn ein Hohlraum im Wolframfilm 16 während des Prozesses in Schritt S10 auftritt, wird daher Gas auf Fluorbasis, das im Hohlraum durch den Prozess in Schritt S11 eingeschlossen wird, nach außen freigesetzt.
  • Während in 8 ein Fall, in dem kein Hohlraum im Wolframfilm 16 auftritt, dargestellt ist, ist in 9 ein Hohlraum, der im Wolframfilm 16 während des Prozesses in Schritt S10 auftritt, in einem Zustand dargestellt, in dem nach dem Rückätzen in Schritt S11 der Hohlraum zur Nut 20 wird und an der Oberfläche des Wolframfilms 16 erscheint. In der Nut 20, die an der Oberfläche des Wolframfilms 16 erzeugt wird, wird die Emitterelektrode 17 anschließend eingebettet. Als nächstes werden restliche Teile wie z. B. die Emitterelektrode 17, der Kollektorbereich 8 vom p+-Typ, die Kollektorelektrode 9 usw. ausgebildet. Als nächstes wird der Halbleiterwafer in individuelle Chips zertrennt (geschnitten), wodurch die in 1 dargestellte Halbleitervorrichtung vollendet wird.
  • Wie vorstehend beschrieben, wird gemäß einer Ausführungsform der Zwischenschichtisolationsfilm bereitgestellt, in dem ein erster Isolationsfilm (HTO-Film) und ein zweiter Isolationsfilm (BPSG-Film) mit im Vergleich zum ersten Isolationsfilm einer schnelleren Ätzrate durch eine wässerige Lösung, die Fluorwasserstoffsäure oder verdünnte Fluorwasserstoffsäure enthält, die beim Nassätzen einer Vorbearbeitung zum Ausbilden eines Sperrschichtmetalls verwendet wird, sequentiell gestapelt sind. Folglich wird durch die Vorbearbeitung, die durchgeführt wird, nachdem die Kontaktlöcher im Zwischenschichtisolationsfilm ausgebildet sind, eine Breite eines Abschnitts des Kontaktlochs im zweiten Isolationsfilm in einer stufenartigen Form breiter gemacht als eine Breite eines Abschnitts im ersten Isolationsfilm und das Seitenverhältnis des Kontaktlochs kann verringert werden. Selbst wenn ein Kontaktloch eines Mikromusters ausgebildet wird, und für Einheitszellengrößenverringerungen kann folglich das Sperrschichtmetall mit einer gleichmäßigen Dicke entlang der Innenwand des Kontaktlochs ausgebildet werden. Außerdem kann im Kontaktloch der Wolframfilm, der einen Kontaktstecker bildet, auf dem Sperrschichtmetall eingebettet werden, ohne dass ein Hohlraum im Wolframfilm auftritt. Daher kann das Kontaktloch des Mikromusters ausgebildet werden, was Einheitszellengrößenverringerungen ermöglicht. Außerdem kann verhindert werden, dass ein Gas auf Fluorbasis, das sich nachteilig auf Elementcharakteristiken auswirkt, in den Wolframfilm eingeschlossen wird, der der Kontaktstecker ist, der die vordere Elektrode und das Halbleitersubstrat elektrisch verbindet, und daher kann die Zuverlässigkeit der Halbleitervorrichtung (Produkt) verbessert werden.
  • Im Vorangehenden ist die vorliegende Erfindung nicht auf die vorstehend beschriebenen Ausführungsformen begrenzt und verschiedene Modifikationen innerhalb eines Bereichs, der nicht vom Gedanken der Erfindung abweicht, sind möglich. Die Erfindung ist beispielsweise auf verschiedene Typen von Elementen anwendbar, bei denen ein Kontakt zwischen der vorderen Elektrode und dem Halbleitersubstrat über einen Kontaktstecker ausgebildet wird. Insbesondere ist die Erfindung ferner beispielsweise auf Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs: Feldeffekttransistoren vom MOS-Typ mit einem isolierten Gate, das durch eine 3-Schicht-Struktur eines Metalls, eines Oxidfilms und eines Halbleiters ausgebildet ist) und rückwärts leitende IGBTs (RC-IGBTs) anwendbar. Die Erfindung ist ferner auf eine Struktur mit planarem Gate anstelle einer Graben-Gate-Struktur anwendbar. Ferner wird die Erfindung ähnlich implementiert, wenn die Leitfähigkeitstypen (n-Typ, p-Typ) umgekehrt werden.
  • INDUSTRIELLE ANWENDBARKEIT
  • Wie beschrieben, sind die Halbleitervorrichtung und das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung für Halbleitervorrichtungen nützlich, in denen ein Kontakt zwischen der vorderen Elektrode und dem Halbleitersubstrat durch einen Kontaktstecker ausgebildet wird, und sind für Graben-Gate-IGBTs besonders geeignet.
  • Bezugszeichenliste
  • 1
    Driftbereich vom n--Typ
    2
    Basisbereich vom p-Typ
    3
    Emitterbereich vom n+-Typ
    4
    Kontaktbereich vom p+-Typ
    5
    Graben
    6
    Gate-Isolationsfilm
    7
    Gate-Elektrode
    8
    Kollektorbereich vom p+-Typ
    9
    Kollektorelektrode
    10
    Halbleitersubstrat
    11
    HTO-Film
    12
    BPSG-Film
    13
    Zwischenschichtisolationsfilm
    14
    Kontaktloch
    14a
    Abschnitt des Kontaktlochs am BPSG-Film
    14b
    Abschnitt des Kontaktlochs am HTO-Film
    14c
    Stufe an der Seitenwand des Kontaktlochs
    15
    Sperrschichtmetall
    16
    Wolframfilm
    17
    Emitterelektrode
    20
    Nut (Hohlraum)
    L
    Abstand zwischen Graben und Kontaktloch
    w1, w1'
    Breite des Abschnitts des Kontaktlochs am BPSG-Film
    w2, w2'
    Breite des Abschnitts des Kontaktlochs am HTO-Film
    w11
    Abstand zwischen Gräben
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
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Claims (23)

  1. Halbleitervorrichtung, die umfasst: einen ersten Halbleiterbereich eines zweiten Leitfähigkeitstyps, der in einer Oberflächenschicht einer ersten Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps vorgesehen ist; einen zweiten Halbleiterbereich des ersten Leitfähigkeitstyps, wobei der zweite Halbleiterbereich ein Abschnitt des Halbleitersubstrats ausschließlich des ersten Halbleiterbereichs ist; eine Elementstruktur, die auf einer Seite der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen ist und einen pn-Übergang zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich aufweist; einen Zwischenschichtisolationsfilm, der auf der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen ist und die Elementstruktur bedeckt; ein Kontaktloch, das selektiv die erste Hauptoberfläche des Halbleitersubstrats freilegt und durch selektives Öffnen des Zwischenschichtisolationsfilms ausgebildet ist; einen ersten Metallfilm, der entlang einer Innenwand des Kontaktlochs vorgesehen ist, wobei der erste Metallfilm eine hohe Haftung an dem Halbleitersubstrat aufweist und einen ohmschen Kontakt mit dem Halbleitersubstrat bildet; einen zweiten Metallfilm, der in das Kontaktloch eingebettet ist, auf dem ersten Metallfilm; und eine erste Elektrode, die auf dem Zwischenschichtisolationsfilm und dem zweiten Metallfilm vorgesehen ist und mit dem ersten Halbleiterbereich über den zweiten Metallfilm und den ersten Metallfilm elektrisch verbunden ist, wobei der Zwischenschichtisolationsfilm aufweist: einen ersten Isolationsfilm, der auf der ersten Hauptoberfläche des Halbleitersubstrats vorgesehen ist, und einen zweiten Isolationsfilm, der auf dem ersten Isolationsfilm vorgesehen ist und aus einem Isolationsmaterial mit einer Ätzrate besteht, die schneller ist als jene des ersten Isolationsfilms in Bezug auf Fluorwasserstoffsäure oder verdünnte Fluorwasserstoffsäure, das Kontaktloch an einer Seitenwand eine Stufe aufweist, die in einer stufenartigen Form eine Breite eines Abschnitts am zweiten Isolationsfilm erhöht, so dass sie breiter ist als eine Breite eines Abschnitts am ersten Isolationsfilm, ein Seitenverhältnis des Abschnitts des Kontaktlochs am ersten Isolationsfilm in einem Bereich von 0,5 bis 1,5 liegt, und ein Seitenverhältnis des Abschnitts des Kontaktlochs am zweiten Isolationsfilm in einem Bereich von 0,5 bis 1,5 liegt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Querschnittsform des Abschnitts des Kontaktlochs am zweiten Isolationsfilm eine trapezförmige Form mit auf einer Seite in Richtung der ersten Elektrode einer Breite, die breiter ist als eine Breite auf einer Seite in Richtung des ersten Isolationsfilms, ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Querschnittsform des Abschnitts des Kontaktlochs am ersten Isolationsfilm eine trapezförmige Form mit auf einer Seite in Richtung des zweiten Isolationsfilms einer Breite, die breiter ist als eine Breite auf einer Seite in Richtung des Halbleitersubstrats, ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei eine Breite des Abschnitts des Kontaktlochs am ersten Isolationsfilm in einem Bereich von 0,3 m bis 1,0 m liegt.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei der erste Isolationsfilm ein Siliziumglasfilm ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei der erste Isolationsfilm Phosphor enthält oder Phosphor und Bor enthält.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei der zweite Isolationsfilm ein Hochtemperaturoxidfilm oder ein thermischer Oxidfilm ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei der erste Metallfilm Titan als Hauptbestandteil enthält.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei der zweite Metallfilm Wolfram als Hauptbestandteil enthält.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, die ferner umfasst: einen dritten Halbleiterbereich in Kontakt mit dem zweiten Halbleiterbereich, der in einer Oberflächenschicht an einer zweiten Hauptoberfläche des Halbleitersubstrats vorgesehen ist; und eine zweite Elektrode, die mit dem dritten Halbleiterbereich elektrisch verbunden ist, wobei die Elementstruktur aufweist: den ersten Halbleiterbereich, einen vierten Halbleiterbereich des ersten Leitfähigkeitstyps, der selektiv im ersten Halbleiterbereich vorgesehen ist, einen Gate-Isolationsfilm, der in Kontakt mit einem Abschnitt des ersten Halbleiterbereichs zwischen dem zweiten Halbleiterbereich und dem vierten Halbleiterbereich vorgesehen ist, und eine Gate-Elektrode, die auf einer entgegengesetzten Seite des ersten Halbleiterbereichs vorgesehen ist, um den Gate-Isolationsfilm dazwischen einzufügen.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: einen ersten Prozess zum Ausbilden eines ersten Halbleiterbereichs eines zweiten Leitfähigkeitstyps in einer Oberflächenschicht einer ersten Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, und Ausbilden einer Elementstruktur mit einem pn-Übergang zwischen dem ersten Halbleiterbereich und einem zweiten Halbleiterbereich des ersten Leitfähigkeitstyps auf einer Seite der ersten Hauptoberfläche des Halbleitersubstrats, wobei der zweite Halbleiterbereich ein Abschnitt des Halbleitersubstrats ausschließlich des ersten Halbleiterbereichs ist; einen zweiten Prozess zum Ausbilden eines Zwischenschichtisolationsfilms auf der ersten Hauptoberfläche des Halbleitersubstrats, der die Elementstruktur bedeckt; einen dritten Prozess zum Ausbilden eines Resistfilms auf dem Zwischenschichtisolationsfilm, in dem ein vorbestimmter Abschnitt geöffnet ist; einen vierten Prozess zum selektiven Entfernen des Zwischenschichtisolationsfilms und Ausbilden eines Kontaktlochs, das selektiv die erste Hauptoberfläche des Halbleitersubstrats freilegt, durch Durchführen von Ätzen unter Verwendung des Resistfilms als Maske; einen fünften Prozess zum Entfernen des Resistfilms; einen sechsten Prozess zum Entfernen eines natürlichen Oxidfilms, der einen Abschnitt der ersten Hauptoberfläche des Halbleitersubstrats bedeckt, die im Kontaktloch freiliegt, durch Durchführen von Nassätzen unter Verwendung einer wässerigen Lösung, die Fluorwasserstoffsäure oder verdünnte Fluorwasserstoffsäure enthält; einen siebten Prozess zum Ausbilden eines ersten Metallfilms mit einer hohen Haftung am Halbleitersubstrat entlang einer Innenwand des Kontaktlochs, der einen ohmschen Kontakt mit dem Halbleitersubstrat bildet; einen achten Prozess zum Einbetten eines zweiten Metallfilms auf dem ersten Metallfilm in das Kontaktloch; und einen neunten Prozess zum Ausbilden einer ersten Elektrode auf dem Zwischenschichtisolationsfilm und dem zweiten Metallfilm, und elektrischen Verbinden der ersten Elektrode mit dem ersten Halbleiterbereich über den zweiten Metallfilm und den ersten Metallfilm, wobei der zweite Prozess umfasst: einen Prozess zum Ausbilden eines ersten Isolationsfilms als Zwischenschichtisolationsfilm auf der ersten Hauptoberfläche des Halbleitersubstrats, und einen Prozess zum Ausbilden eines zweiten Isolationsfilms als Zwischenschichtisolationsfilm auf dem ersten Isolationsfilm, wobei der zweite Isolationsfilm aus einem Isolationsmaterial mit einer Ätzrate ausgebildet wird, die schneller ist als jene des ersten Isolationsfilms in Bezug auf die wässerige Lösung, und der sechste Prozess das Ausbilden einer Stufe an einer Seitenwand des Kontaktlochs durch das Nassätzen und Erhöhen einer Breite eines Abschnitts des Kontaktlochs am zweiten Isolationsfilm in einer stufenartigen Form, so dass sie breiter ist als eine Breite eines Abschnitts am ersten Isolationsfilm, umfasst.
  12. Verfahren nach Anspruch 11, wobei im sechsten Prozess durch das Nassätzen der Abschnitt des Kontaktlochs am ersten Isolationsfilm ein Seitenverhältnis in einem Bereich von 0,5 bis 1,5 aufweist.
  13. Verfahren nach Anspruch 11 oder 12, wobei im vierten Prozess der Abschnitt des Kontaktlochs am zweiten Isolationsfilm ein Seitenverhältnis aufweist, das in einem Bereich von 0,5 bis 1,5 festgelegt wird.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei der vierte Prozess das Ausbilden des Kontaktlochs durch anisotropes Ätzen umfasst.
  15. Verfahren nach einem der Ansprüche 11 bis 13, wobei der vierte Prozess das Ausbilden des Kontaktlochs durch isotropes Ätzen umfasst.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei der vierte Prozess umfasst, dass die Breite des Abschnitts des Kontaktlochs am ersten Isolationsfilm so hergestellt wird, dass sie in einem Bereich von 0,3 m bis 1,0 m liegt.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei der siebte Prozess das Ausbilden des ersten Metallfilms durch ein Sputterverfahren umfasst.
  18. Verfahren nach einem der Ansprüche 11 bis 16, wobei der siebte Prozess das Ausbilden des ersten Metallfilms durch ein Verfahren zur chemischen Gasphasenabscheidung umfasst.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei der erste Isolationsfilm ein Siliziumglasfilm ist.
  20. Verfahren nach Anspruch 19, wobei der erste Isolationsfilm Phosphor enthält oder Phosphor und Bor enthält.
  21. Verfahren nach einem der Ansprüche 11 bis 20, wobei der zweite Isolationsfilm ein Hochtemperaturoxidfilm oder ein thermischer Oxidfilm ist.
  22. Verfahren nach einem der Ansprüche 11 bis 21, wobei der erste Metallfilm Titan als Hauptbestandteil enthält.
  23. Verfahren nach einem der Ansprüche 11 bis 22, wobei der zweite Metallfilm Wolfram als Hauptbestandteil enthält.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7529429B2 (ja) 2019-05-30 2024-08-06 ローム株式会社 半導体装置
US11205720B2 (en) 2019-05-30 2021-12-21 Rohm Co., Ltd. Semiconductor device with contact plugs
JPWO2021039348A1 (de) * 2019-08-26 2021-03-04
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
CN111128872B (zh) * 2019-12-30 2022-11-25 上海集成电路研发中心有限公司 一种接触孔及其制作方法
CN113611662B (zh) * 2021-08-02 2023-06-30 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
WO2024147230A1 (ja) * 2023-01-05 2024-07-11 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4933431B1 (de) * 1968-08-12 1974-09-06
JPS60192329A (ja) * 1984-03-14 1985-09-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS63175442A (ja) 1987-01-14 1988-07-19 Nec Corp 多層配線型集積回路の製造方法
JPH0463462A (ja) * 1990-07-03 1992-02-28 Oki Electric Ind Co Ltd スルーホールの形成方法
JPH04219932A (ja) * 1990-12-19 1992-08-11 Ricoh Co Ltd 半導体装置の製造方法
JPH0574732A (ja) 1991-09-13 1993-03-26 Matsushita Electric Works Ltd コンタクトホールの形成方法
JPH08213453A (ja) * 1995-02-01 1996-08-20 Ricoh Co Ltd 半導体装置とその製造方法
JP4205128B2 (ja) * 1996-04-11 2009-01-07 三菱電機株式会社 高耐圧半導体装置およびその製造方法
KR100252760B1 (ko) * 1996-12-30 2000-05-01 김영환 텅스텐 플러그를 사용한 반도체 소자의 금속배선 형성방법
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
TW588460B (en) 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
JP2004266082A (ja) * 2003-02-28 2004-09-24 Mitsumi Electric Co Ltd 半導体装置の製造方法及び半導体装置
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005302752A (ja) 2004-04-06 2005-10-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP5135668B2 (ja) * 2004-09-02 2013-02-06 富士電機株式会社 半導体装置および半導体装置の製造方法
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US20110006362A1 (en) * 2009-07-10 2011-01-13 Force Mos Technology Co. Ltd. Trench MOSFET with on-resistance reduction
US8680610B2 (en) * 2009-12-17 2014-03-25 Force Mos Technology Co., Ltd. Trench MOSFET having floating dummy cells for avalanche improvement
JP2011228338A (ja) * 2010-04-15 2011-11-10 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2014011173A (ja) * 2012-06-27 2014-01-20 Toshiba Corp 半導体装置及びその製造方法
JP5831526B2 (ja) * 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法
JP5908524B2 (ja) * 2014-04-21 2016-04-26 三菱電機株式会社 半導体装置
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016115698A (ja) 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置とその製造方法
JP6832645B2 (ja) * 2016-07-20 2021-02-24 ローム株式会社 半導体装置

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Publication number Publication date
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