DE102013101113A1 - Vorrichtung und Verfahren für einen Leistungs-MOS-Transistor - Google Patents
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Abstract
Ein Leistungs-MOS-Transistor (100) umfasst einen Drain-Kontaktanschluss (112), der über einer ersten Seite eines Substrats (104) gebildet ist, einen Source-Kontaktanschluss (102), der über einer zweiten Seite des Substrats (104) gebildet ist, und einen Graben (132), der zwischen einem ersten Drain-/Source-Bereich (110, 108, 122/124) und einem zweiten Drain-/Source-Bereich gebildet ist. Der Graben (132) umfasst eine erste Gate-Elektrode (128) und eine zweite Gate-Elektrode, wobei die oberen Oberflächen der ersten Gate-Elektrode (128) und der zweiten Gate-Elektrode auf gleicher Höhe mit einer unteren Oberfläche des Drain-Bereiches (110, 108, 122) ausgerichtet sind. Der Graben (132) umfasst weiterhin eine Feldplatte (116), die zwischen der ersten Gate-Elektrode (128) und der zweiten Gate-Elektrode gebildet ist, wobei die Feldplatte (116) mit dem Source-Bereich (124) elektrisch verbunden ist.
Description
- HINTERGRUND
- Die Halbleiterindustrie ist aufgrund von Verbesserungen in der Integrationsdichte von verschiedenartigen elektronischen Komponenten (zum Beispiel von Transistoren, Dioden, Widerständen, Kondensatoren, etc.) schnell gewachsen. Zum größten Teil resultiert diese Verbesserung in der Integrationsdichte aus einer Verkleinerung des Halbleiter-Prozessknotens (zum Beispiel Verkleinern der Prozessknoten auf den sub-20nm-Knoten hin). Um Halbleiterbauteile herunterzuskalieren, werden neue Techniken benötigt, um die Leistung der elektronischen Komponenten von einer Generation zur nächsten beizubehalten. Zum Beispiel sind für Hochleistungsanwendungen ein geringer Betriebswiderstand, eine geringe Gate-Ladung und Leistungstransistoren mit einer hohen Durchschlagspannung wünschenswert.
- Mit der Entwicklung der Halbleitertechnologien wurden in heutigen integrierten Schaltkreisen Metall-Oxid-Halbleiter(MOS)-Transistoren umfassend eingesetzt. MOS-Transistoren sind spannungsgesteuerte Bauteile. Wenn an das Gate eines MOS-Transistors eine Steuerspannung angelegt wird und die Steuerspannung größer als ein Schwellwert des MOS-Transistors ist, entsteht zwischen Drain und Source des MOS-Transistors eine leitende Verbindung. Als Folge fließt zwischen Drain und Source des MOS-Transistors ein Strom. Wenn jedoch die Steuerspannung, die an das Gate des MOS-Transistors angelegt ist, kleiner als der Schwellwert des MOS-Transistors ist, ist der MOS-Transistor abgeschaltet.
- MOS-Transistoren können in zwei Hauptkategorien eingeteilt werden. Einerseits in n-Kanal-MOS-Transistoren; und andererseits in p-Kanal-MOS-Transistoren. Weiterhin können MOS-Transistoren nach einem Strukturunterschied in zwei Unterkategorien eingeteilt werden, nämlich in planare MOS-Transistoren und in vertikale MOS-Transistoren.
- Vertikale Leistungs-MOS-Transistoren sind umfassend für Hochspannungs- und Stromanwendungen verwendet worden, da sie eine geringe Gate-Betriebsleistung, eine schnelle Schaltgeschwindigkeit und einen geringen Betriebswiderstand aufweisen. In einem vertikalen Leistungs-MOSFET sind Drain und Source auf gegenüberliegenden Seiten eines Wafers angeordnet. Zwischen Drain und Source eines vertikalen Leistungs-MOS-Transistors kann eine Grabenstruktur gebildet sein.
- KURZBESCHREIBUNG DER FIGUREN
- Für ein umfassenderes Verständnis der vorliegenden Offenbarung sowie ihrer Vorteile wird nun Bezug auf die folgenden Beschreibungen zusammen mit den beigefügten Zeichnungen genommen, in denen:
-
1 eine Schnittansicht eines Bottom-Source-Grabenleistungs-MOSFET gemäß einer Ausführungsform darstellt; -
2 eine Schnittansicht eines Halbleiterbauteils darstellt, das einen Bottom-Source-Grabenleistungs-MOSFET gemäß einer Ausführungsform umfasst; -
3 eine Schnittansicht eines Substrates gemäß einer Ausführungsform darstellt; -
4 eine Schnittansicht des Halbleiterbauteils aus3 darstellt, nachdem gemäß einer Ausführungsform von dem Substrat eine Epitaxialschicht gewachsen ist; -
5 eine Schnittansicht des Halbleiterbauteils aus4 darstellt, nachdem gemäß einer Ausführungsform von der p-leitenden Epitaxialschicht eine weitere Epitaxialschicht gewachsen ist; -
6 eine Schnittansicht des Halbleiterbauteils aus5 darstellt, nachdem gemäß einer Ausführungsform auf dem Halbleiterbauteil eine dielektrische Schicht abgeschieden wurde; -
7 eine Schnittansicht des Halbleiterbauteils aus6 darstellt, nachdem gemäß einer Ausführungsform auf der dielektrischen Schicht eine Hartmaskenschicht abgeschieden wurde; -
8 eine Schnittansicht des Halbleiterbauteils aus7 darstellt, nachdem gemäß einer Ausführungsform in den Epitaxialschichten ein erster Graben gebildet wurde; -
9 eine Schnittansicht des Halbleiterbauteils aus8 darstellt, nachdem gemäß einer Ausführungsform in dem Graben eine erste dielektrische Gate-Schicht gebildet wurde; -
10 eine Schnittansicht des Halbleiterbauteils aus9 darstellt, nachdem gemäß einer Ausführungsform in dem Graben eine Gate-Elektrodenschicht gebildet wurde; -
11 eine Schnittansicht des Halbleiterbauteils aus10 darstellt, nachdem gemäß einer Ausführungsform auf die Gate-Elektrodenschicht ein Ätzprozess angewendet wurde; -
12 eine Schnittansicht des Halbleiterbauteils aus11 darstellt, nachdem gemäß einer Ausführungsform ein n+-Bereich gebildet wurde; -
13 eine Schnittansicht des Halbleiterbauteils aus12 darstellt, nachdem gemäß einer Ausführungsform zwei n-leitende Drain-Drift-Bereiche gebildet wurden; -
14 eine Schnittansicht des Halbleiterbauteils aus13 darstellt, nachdem gemäß einer Ausführungsform in dem Graben und auf der Oberfläche des Halbleiterbauteils eine Oxidschicht abgeschieden wurde; -
15 eine Schnittansicht des Halbleiterbauteils aus14 darstellt, nachdem gemäß einer Ausführungsform auf den Bodenabschnitt der Oxidschicht ein anisotroper Ätzprozess angewendet wurde; -
16 eine Schnittansicht des Halbleiterbauteils aus15 darstellt, nachdem gemäß einer Ausführungsform ein zweiter Graben gebildet wurde; -
17 eine Schnittansicht des Halbleiterbauteils aus16 darstellt, nachdem gemäß einer Ausführungsform ein p+-Bereich gebildet wurde; -
18 eine Schnittansicht des Halbleiterbauteils aus17 darstellt, nachdem gemäß einer Ausführungsform in dem Graben eine Feldplatte gebildet wurde; -
19 eine Schnittansicht des Halbleiterbauteils aus18 darstellt, nachdem gemäß einer Ausführungsform auf die Feldplatte ein Rückätzprozess angewendet wurde; -
20 eine Schnittansicht des Halbleiterbauteils aus19 darstellt, nachdem gemäß einer Ausführungsform auf die obere Oberfläche des Halbleiterbauteils ein Prozess zur Entfernung der Hartmaske angewendet wurde; -
21 eine Schnittansicht des Halbleiterbauteils aus20 darstellt, nachdem gemäß einer Ausführungsform in der n-leitenden Epitaxialschicht ein n+-Bereich gebildet wurde; -
22 eine Schnittansicht des Halbleiterbauteils aus21 darstellt, nachdem gemäß einer Ausführungsform in dem Graben ein dielektrischer Bereich gebildet wurde; und -
23 eine Schnittansicht des Halbleiterbauteils aus22 darstellt, nachdem gemäß einer Ausführungsform Drain- und Source Kontaktanschlüsse gebildet wurden. - Ziffern und Symbole, die in den unterschiedlichen Figuren einander entsprechen, beziehen sich im Allgemeinen, wenn nicht anders angegeben, auf einander entsprechende Teile. Die Figuren sollen die relevanten Einzelheiten der verschiedenartigen Ausführungsformen deutlich veranschaulichen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
- AUSFÜHRLICHE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
- Die Herstellung und Verwendung der vorliegenden Ausführungsformen wird im Folgenden ausführlich erläutert. Es ist jedoch zu beachten, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte zur Verfügung stellt, die in einer breiten Vielfalt spezieller Zusammenhänge ausgeführt werden können. Die konkret beschriebenen Ausführungsformen sind lediglich beispielhaft für konkrete Herstellungs- und Verwendungsarten der offenbarten Ausführungsformen und beschränken nicht den Umfang der Offenbarung.
- Die vorliegende Offenbarung beschreibt Ausführungsformen in einem konkreten Zusammenhang, nämlich Bottom-Source-Leistungs-Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs). Die Ausführungsformen der Offenbarung können jedoch auch auf eine Vielfalt von Hochspannungstransistoren angewendet werden. Weiterhin können die Ausführungsformen der Offenbarung auf eine Vielfalt von Strukturen von Halbleiterbauteilen angewendet werden. Nachstehend werden verschiedenartige Ausführungsformen mit Bezug auf die beigefügten Zeichnungen ausführlich beschrieben.
-
1 ist eine Schnittansicht eines Bottom-Source-Grabenleistungs-MOSFETs gemäß einer Ausführungsform. Wie in1 gezeigt, sind ein Source-Kontaktanschluss102 und ein Drain-Kontaktanschluss112 des Bottom-Source-Grabenleistungs-MOSFET100 auf gegenüberliegenden Seiten eines Wafers gefertigt. Insbesondere ist der Source-Kontaktanschluss102 unter einem p+-Substrat104 gebildet. Der Drain-Kontaktanschluss112 ist über einem p+-Substrat104 gebildet. Der Bottom-Source-Grabenleistungs-MOSFET100 umfasst weiterhin eine p-leitende Epitaxialschicht106 , die von dem p+-Substrat104 gewachsen ist. Ein n+-Source-Bereich124 ist in der p-leitenden Epitaxialschicht106 gebildet. - Ein n+-Drain-Bereich
110 ist unter dem Drain-Kontaktanschluss112 gebildet. Eine n-leitende Epitaxialschicht108 ist zwischen dem n+-Drain-Bereich110 und der p-leitenden Epitaxialschicht106 gebildet. - Wie in
1 gezeigt, kann zwischen dem n+-Source-Bereich124 und dem Drain-Kontaktanschluss112 ein Graben132 gebildet sein. Der Graben umfasst eine Feldplatte116 , eine Oxidschicht114 , eine erste dielektrische Gate-Schicht902 , eine zweite dielektrische Gate-schicht1402 und zwei Gate-Bereiche128 . Die Gate-Bereiche128 sind in der unteren Hälfte des Grabens132 gebildet. Die Feldplatte116 ist zwischen zwei Gate-Bereichen128 gebildet und über einen p+-Bereich126 und das p+-Substrat104 elektrisch mit dem Source-Kontaktanschluss (sog. Kontakt-"Plug")102 verbunden. - Im Vergleich zu herkömmlichen Graben-MOS-Transistoren, die in einem Gate-Graben einen einzigen Gate-Bereich aufweisen, hat der Bottom-Source-Grabenleistungs-MOSFET
100 einen vergleichsweise kleinen Gate-Bereich, da der Gate-Bereich, wie in1 gezeigt, in zwei kleinere Gate-Bereiche aufgeteilt ist. Zusätzlich ist die Feldplatte116 eingebracht, um die Öffnung zwischen den in1 gezeigten Gate-Bereichen zu füllen. Aufgrund einer verringerten Fläche des Gate-Bereiches ist die Gate-Ladung des Bottom-Source-Grabenleistungs-MOSFET100 entsprechend verringert. Kurz ausgedrückt ergibt sich daraus, dass die Feldplatte116 mit dem Kontaktanschluss102 verbunden ist, das vorteilhafte Merkmal einer verbesserten Gate-Ladungskapazität. Als Folge können die Schaltverluste des Bottom-Source-Grabenleistungs-MOSFET100 verringert werden. - Die Oxidschicht
114 , die erste dielektrische Gate-Schicht902 und die zweite dielektrische Gate-Schicht1402 füllen den freien Raum des Grabens132 , sodass die Gate-Bereiche128 , die Feldplatte116 und der Drain-Kontaktanschluss112 gegeneinander isoliert sind. Gemäß einer Ausführungsform wirkt die zweite dielektrische Gate-Schicht1402 als Isolationsschicht zwischen der Feldplatte116 und den Gate-Bereichen128 . Die zweite dielektrische Gate-Schicht1402 hat eine Dicke von D1, die in einem Bereich von etwa 0,1 µm bis etwa 0,5 µm liegt. - Der Bottom-Source-Grabenleistungs-MOSFET
100 kann zwei n-leitende Drain-Drift(NDD)-Bereiche umfassen, die entlang des Außenumfanges des Grabens gebildet sind. Die NDD-Bereiche122 sind zu dem Graben symmetrisch. Die NDD-Bereiche122 sind eine Verlängerung des Drains und sind elektrisch mit dem Drain-Kontaktanschluss112 verbunden. - In einer Ausführungsform wird der Drain-Bereich des Bottom-Source-Grabenleistungs-MOSFET
100 durch den n+-Drain-Bereich110 , die n-leitende Epitaxialschicht108 und die NDD-Bereiche122 gebildet. Um den Drain-Bereich mit den äußeren Schaltkreisen (nicht gezeigt) zu verbinden, ist der Drain-Bereich mit dem Drain-Kontaktanschluss112 verbunden. Um die Gate-zu-Drain-Kapazität zu verringern, können die NDD-Bereiche122 entlang der Gate-Bereiche128 gebildet werden. Insbesondere werden die Gate-Bereiche128 in einem NDD-Ionenimplantationsprozess als Ionenimplantationsmasken verwendet, um zu verhindern, dass die Ionen aus den NDD-Bereichen in die Bereiche eintreten, die unter den oberen Bereichen der Gate-Bereiche128 angeordnet sind. Als Folge liegen die unteren Abschnitte der NDD-Bereiche122 auf gleicher Höhe wie die oberen Abschnitte der Gate-Bereiche128 . -
2 zeigt eine Schnittansicht eines Halbleiterbauteils gemäß einer Ausführungsform, welches einen Bottom-Source-Grabenleistungs-MOSFET umfasst. Das Halbleiterbauteil200 beinhaltet vier Bereiche, nämlich einen ersten Bereich202 zur Bildung eines Bottom-Source-Grabenleistungs-MOSFET-Bauteils, einen zweiten Bereich204 zur Bildung eines planaren NMOS-Bauteils, einen dritten Bereich206 zur Bildung eines planaren PMOS-Bauteils, einen vierten Bereich208 zur Bildung eines Niederspannungs-NMOS-Bauteils und einen fünften Bereich210 zur Bildung eines Niederspannungs-PMOS-Bauteils. Jeder der Bereiche202 ,204 ,206 ,208 und210 wird durch Isolationsbereiche, wie zum Beispiel durch flache Grabenisolations-(STI = "shallow trench isolation")-Bereiche, definiert. Alternativ können Feldoxide zu Isolationsbereichen ausgebildet sein. - Wie in
2 gezeigt, wird zur Integration des Bottom-Source-Grabenleistungs-MOSFET-Bauteils mit den seitlichen MOS-Bauteilen (zum Beispiel einem planaren NMOS-Bauteil) ein tiefer p-Topf, wie in2 gezeigt, verwendet, um die seitlichen MOS-Bauteile von dem - Bottom-Source-Grabenleistungs-MOSFET Bauteil zu isolieren. Der Bottom-Source-Grabenleistungs-MOSFET
100 , der in1 gezeigt ist, bringt das vorteilhafte Merkmal mit sich, dass die Bottom-Source-Grabenleistungs-MOSFET-Struktur mit seitlichen MOS-Bauteilen integrierbar ist. Daher kann der bestehende Herstellungsprozess für seitliche Bauteile weiterhin verwendet werden. Der bestehende Herstellungsprozess für seitliche Bauteile hilft die Herstellungskosten eines Bottom-Source-Grabenleistungs-MOSFET zu reduzieren. - Die
3 bis22 zeigen Zwischenschritte bei der Herstellung des Bottom-Source-Grabenleistungs-MOSFET100 , der in1 gezeigt ist, gemäß einer Ausführungsform.3 zeigt eine Schnittansicht eines Substrates104 gemäß einer Ausführungsform. Das Substrat104 kann aus Silizium, aus Siliziumgermanium, aus Siliziumcarbit oder Ähnlichem bestehen. Gemäß einer Ausführungsform kann das Substrat104 ein p+-Substrat sein, das mit einem p-leitenden Fremdstoff, wie Bor, Indium oder Ähnlichem dotiert ist. Das Substrat104 weist eine Dotierungsdichte auf, die in einem Bereich von etwa 1018/cm3 bis etwa 1021/cm3 liegt. -
4 zeigt eine Schnittansicht des in3 gezeigten Halbleiterbauteils, nachdem von dem p-leitenden Substrat104 gemäß einer Ausführungsform eine Epitaxialschicht gewachsen ist. Die p-leitende Epitaxialschicht106 ist von dem p-leitenden Substrat104 gewachsen. Das epitaktische Wachstum der p-leitenden Epitaxialschicht106 kann unter Verwendung geeigneter Halbleiterherstellungsprozesse, wie chemischer Aufdampfung (CVD), chemischer Aufdampfung bei ultrahohem Vakuum (UHV-CVD) und Ähnliche, ausgeführt werden. Gemäß einer Ausführungsform weist die p-leitende Epitaxialschicht106 eine Dotierungsdichte auf, die in einem Bereich von etwa 1014/cm3 bis etwa 1016/cm3 liegt. -
5 zeigt eine Schnittansicht des in4 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine weitere Epitaxialschicht von der p-leitenden Epitaxialschicht gewachsen ist. Die n-leitende Epitaxialschicht108 ist von der p-leitenden Epitaxialschicht106 gewachsen. Das epitaktische Wachstum der n-leitenden Epitaxialschicht108 kann unter Verwendung geeigneter Herstellungsprozesse wie CVD, UHV-CVD und Ähnlichen, ausgeführt werden. Gemäß einer Ausführungsform weist die n-leitende Epitaxialschicht108 eine Dotierungsdichte auf, die in einem Bereich von etwa 1014/cm3 bis etwa 1016/cm3 liegt. -
6 zeigt eine Schnittansicht des in5 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine dielektrische Schicht auf dem Halbleiterbauteil abgeschieden wurde. Die dielektrische Schicht602 kann eine Oxidschicht umfassen. Die dielektrische Schicht602 kann durch einen Oxidationsprozess, wie nasse oder trockene thermische Oxidation in einer Umgebung, die ein Oxid, H2O, NO oder eine Kombination daraus umfasst, oder durch CVD-Techniken, die Tetraethylorthosilikat (TEOS) und Sauerstoff als Vorprodukt verwenden, gebildet werden. -
7 zeigt eine Schnittansicht des in6 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf der dielektrischen Schicht eine Hartmaskenschicht abgeschieden wurde. Die Hartmaskenschicht702 dient als Ätzmaske. Die Hartmaskenschicht702 kann aus geeigneten Materialien, wie Siliziumnitrid, gebildet sein. Innerhalb der gesamten Beschreibung kann die Hartmaskenschicht702 alternativ auch als Nitridschicht702 bezeichnet sein. Die Nitridschicht702 ist mit Hilfe geeigneter Herstellungstechniken, wie CVD oder Ähnlichen, auf der dielektrischen Schicht602 abgeschieden. -
8 zeigt eine Schnittansicht des in7 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in den Epitaxialschichten ein erster Graben gebildet wurde. Die Nitridschicht702 wird unter Beachtung der Position des Grabens132 des Bottom-Source-Grabenleistungs-MOSFET100 (in1 gezeigt) strukturiert. Im Anschluss wird der Graben802 in einem Ätzprozess gebildet. Der Ätzprozess kann eine reaktive Ionenätzung (RIE) oder eine andere Trockenätzung, eine anisotrope Nassätzung oder einen anderen geeigneten anisotropen Ätz- oder Strukturierungsprozess umfassen. Die Epitaxialschichten, welche die n-leitende Epitaxialschicht108 und die p-leitende Epitaxialschicht106 beinhalten, werden geätzt, um den ersten Graben802 zu bilden. Wie in8 gezeigt, kann der Ätzprozess durch die n-leitende Epitaxialschicht108 hindurch ätzen und teilweise die p-leitende Epitaxialschicht106 ätzen, um den ersten Graben802 zu bilden. -
9 zeigt eine Schnittansicht des in8 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben eine erste dielektrische Gate-Schicht gebildet wurde. Wie in9 gezeigt ist, ist die erste dielektrische Gate-Schicht902 auf dem Boden des ersten Grabens802 sowie auf den Seitenwänden des ersten Grabens802 gebildet. Die erste dielektrische Gate-Schicht902 kann aus häufig verwendeten dielektrischen Materialien, wie aus Oxiden, aus Nitriten, aus Oxynitriten, aus High-k-Materialien, aus Kombinationen aus diesen sowie aus Mehrfachschichten aus diesen gebildet werden. Gemäß einer Ausführungsform ist die erste dielektrische Gate-Schicht902 eine Oxidschicht. Die erste dielektrische Gate-Schicht902 kann unter Verwendung geeigneter thermischer Behandlungstechniken, Nassbehandlungstechniken oder Abscheidungstechniken wie PVD, CVD, ALD oder Ähnliche gebildet werden. -
10 zeigt eine Schnittansicht des in9 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben eine Gate-Elektrodenschicht gebildet wurde. Die Gate-Elektrodenschicht1002 kann aus einem leitfähigen Material, wie z.B. aus einem Metall (zum Beispiel Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), aus einem Metallsilizid (zum Beispiel Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), aus einem Metallnitrid (zum Beispiel Titannitrid, Tantalnitrid), aus dotiertem polykristallinem Silizium, aus anderen leitfähigen Materialien, oder aus einer Kombination aus diesen bestehen. In einem Beispiel ist amorphes Silizium abgeschieden und rekristallisiert, so dass polykristallines Silizium (Polysilizium) gebildet wird. - Gemäß einer Ausführungsform wird die Gate-Elektrodenschicht
1002 aus Polysilizium gebildet. Die Gate-Elektrodenschicht1002 kann durch Abscheidung von dotiertem oder undotiertem Polysilizium mit Hilfe von chemischer Aufdampfung unter geringem Druck (LPCVD) gebildet werden. Gemäß einer anderen Ausführungsform wird die Gate-Elektrodenschicht1002 aus metallischen Materialien wie Titannitrid, Tantalnitrid, Wolframnitrid, Titan, Tantal und/oder aus Kombinationen gebildet. Die Metall-Gate-Elektrodenschicht kann auf der ersten dielektrischen Gate-Schicht902 unter Verwendung geeigneter Abscheidungstechniken wie ALD, CVD, PVD und Ähnlichen gebildet werden. - Die oben genannten Abscheidungstechniken sind aus dem Stand der Technik wohlbekannt und werden daher vorliegend nicht beschrieben.
-
11 zeigt eine Schnittansicht des in10 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf die Gate-Elektrodenschicht ein Ätzprozess angewendet wurde. Ein Ätzprozess kann angewendet werden, um unerwünschte Abschnitte der Gate-Elektrodenschicht zu entfernen, um die Gate-Elektroden128 , wie in11 gezeigt, zu bilden. Gemäß einer Ausführungsform ist das Gate-Elektrodenmaterial polykristallines Silizium. Der Ätzprozess kann ein nasser oder trockener, ein anisotroper oder isotroper Ätzprozess sein, ist jedoch vorzugsweise ein anisotroper trockener Ätzprozess. Wie in11 gezeigt, liegt die obere Oberfläche der Gate-Elektrode128 unterhalb der unteren Oberfläche der n-leitenden Epitaxialschicht108 . -
12 zeigt eine Schnittansicht des in11 gezeigten Halbleiterbauteils nachdem gemäß einer Ausführungsform in der p-leitenden Epitaxialschicht ein n+-Bereich gebildet wurde. Wie in12 gezeigt, ist der n+-Bereich124 mit Hilfe eines geeigneten Herstellungsprozesses, wie einem Ionenimplantationsprozess, gebildet. Gemäß einer Ausführungsform kann der n+-Bereich124 als Source-Bereich des in1 gezeigten Bottom-Source-Grabenleistungs-MOSFET100 dienen. - In einer Ausführungsform, in der das Substrat
104 ein p-leitendes Substrat ist, kann der Source-Bereich124 durch Implantation geeigneter n-leitender Dotierungsmittel, wie Phosphor, Arsen oder Ähnliche, gebildet werden. Alternativ wird in einer Ausführungsform, in der das Substrat104 ein n-leitendes Substrat ist, der Source-Bereich124 durch Implantation geeigneter p-leitender Dotierungsmittel, wie Bor, Gallium, Indium oder Ähnliche, gebildet. Gemäß einer Ausführungsform weist der Source-Bereich124 eine Dotierungsdichte auf, die in einem Bereich von etwa 1019/cm3 bis etwa 1021/cm3 liegt. -
13 zeigt eine Schnittansicht des in12 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform zwei n-leitende Drain-Drift-Bereiche gebildet wurden. Wie in13 gezeigt, können die n-leitenden Drain-Drift-Bereiche122 durch geeignete Herstellungsprozesse, wie einen Ionenimplantationsprozess unter einem geneigten Winkel, gebildet werden. Gemäß einer Ausführungsform werden die n-leitenden Drain-Drift-Bereiche122 durch Implantation geeigneter n-leitender Dotierungsmittel, wie Phosphor, gebildet. Es ist zu beachten, dass andere n-leitende Dotierungsmittel, wie Arsen, Stickstoff, Antimon, eine Kombination aus diesen oder Ähnliche, alternativ verwendet werden können. Gemäß einer Ausführungsform weisen die n-leitenden Drain-Drift-Bereiche122 eine Dotierungsdichte auf, die in einem Bereich von etwa 1015/cm3 bis etwa 1018/cm3 liegt. - Wie in
13 gezeigt, werden die Richtungen des Ionenimplantationsprozesses unter einem geneigten Winkel durch Pfeile1302 dargestellt. Indem die Richtungen der Ionenimplantation, wie durch die Pfeile1302 in13 gezeigt, gesteuert werden, können die Gate-Bereiche128 als Ionenimplantationsmasken wirken. Als Folge verhindern die Gate-Bereiche128 , dass Ionen in die Bereiche unter den oberen Abschnitten der Gate-Bereiche128 eintreten. Wie in13 gezeigt, sind die unteren Abschnitte der n-leitenden Drain-Driftbereiche122 nach der Anwendung des Ionenimplantationsprozesses annähernd auf gleicher Höhe mit den oberen Abschnitten der Gate-Elektroden128 angeordnet. - Eine derartige Ausrichtung zwischen den n-leitenden Drain-Drift-Bereichen
122 und den Gate-Elektroden128 zu haben, hat das vorteilhafte Merkmal, dass die Gate-zu-Drain-Kapazität des Bottom-Source-Graben-Leistungs-MOSFETs100 entsprechend verringert werden kann. Die derartig verringerte Gate-zu-Drain-Kapazität hilft, die Schaltverluste des Botton-Source-Graben-Leistungs-MOSFETs100 weiter zu verbessern. -
14 zeigt eine Schnittansicht des in13 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine zweite dielektrische Schicht in dem Graben und auf der Oberfläche des Halbleiterbauteils abgeschieden wurde. Die zweite dielektrische Gate-Schicht1402 kann aus Oxid bestehen. Die zweite dielektrische Gate-Schicht1402 kann durch einen geeigneten Oxidationsprozess, wie einen nassen oder trockenen thermischen Oxidationsprozess, CVD oder Ähnliche, gebildet werden. Gemäß einer Ausführungsform wird der Oxidationsprozess derart gesteuert, dass die zweite dielektrische Gateschicht1402 eine Dicke in einem Bereich von etwa 0,1 µm bis etwa 0,5 µm aufweist. -
15 zeigt eine Schnittansicht des in14 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein anisotroper Ätzprozess auf den unteren Abschnitt der Oxidschicht angewendet wurde. Ein Ätzprozess wird angewendet, um den unteren Abschnitt der zweiten dielektrischen Gate-Schicht1402 zu entfernen. Der Ätzprozess kann eine reaktive Ionenätzung (RIE) oder eine andere Trockenätzung, eine anisotrope Nassätzung oder eine andere geeignete anisotrope Ätzung oder einen Strukturierungsprozess umfassen. Als Folge ist der mittlere Abschnitt der oberen Oberfläche des n+-Bereiches124 frei von Oxid. -
16 zeigt eine Schnittansicht des in15 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein zweiter Graben gebildet wurde. Ähnlich wie bei der Bildung des ersten Grabens, der in8 gezeigt ist, wird ein Ätzprozess, wie eine reaktive Ionenätzung (RIE) oder eine andere Trockenätzung, eine anisotrope Nassätzung oder eine andere geeignete anisotrope Ätzung oder ein Strukturierungsprozess auf die obere Oberfläche des n+-Bereiches124 angewendet. Als Folge wird ein zweiter Graben1602 gebildet. Wie in16 gezeigt, kann der Ätzprozess, um den zweiten Graben1602 zu bilden, durch den n+-Bereich124 hindurch ätzen und teilweise die p-leitende Epitaxialschicht106 ätzen. -
17 zeigt eine Schnittansicht des in16 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein p+-Bereich gebildet wurde. Der p+-Bereich126 ist neben dem n+-Bereich124 gebildet. Der p+-Bereich126 kann gebildet werden, indem ein p-leitendes Dotierungsmittel, wie Bor in einer Konzentration zwischen etwa 1019/cm3 bis etwa 1021/cm3 implantiert wird. Wie in17 gezeigt, ist der untere Abschnitt des zweiten Grabens1602 von dem p+-Bereich126 umgeben. -
18 zeigt eine Schnittansicht des in17 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben eine Feldplatte gebildet wurde. Die Feldplatte116 kann aus leitfähigen Materialien, wie Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium oder aus einer Kombination aus diesen gebildet sein. Gemäß einer Ausführungsform ist die Feldplatte116 aus Wolfram gebildet. Die Feldplatte116 kann gebildet werden, indem Wolfram mit einem geeigneten Herstellungsprozess wie chemischer Bedampfung bei niedrigem Druck (LPCVD) abgeschieden wird. -
19 zeigt eine Schnittansicht des in18 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf die Feldplatte ein Rückätzprozess angewendet wurde. Ein Rückätzprozess wird oben auf der Feldplatte116 angewendet. Als Folge wird ein Abschnitt der Feldplatte116 entfernt. Gemäß einer Ausführungsform hängt die Durchschlagsspannung des in1 gezeigten Bottom-Source-Graben-Leistungs-MOSFETs100 von der Höhe der Feldplatte116 ab. Der Rückätzprozess kann daher derart gesteuert werden, dass die Höhe der Feldplatte116 die Anforderung für die Durchschlagsspannung des Bottom-Source-Graben-Leistungs-MOSFETs100 erfüllt. -
20 zeigt eine Schnittansicht des in19 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf die obere Oberfläche des Halbleiterbauteils ein Hartmaskenentfernungsprozess angewendet wurde. Wie in20 gezeigt, wurden die Hartmaskenschicht und die Oxidschichten, welche in19 gezeigt sind, mit Hilfe eines geeigneten Prozesses zur Entfernung einer Hartmaskenschicht, wie z.B. einem Nassätzprozess, entfernt. Der Entfernungsprozess wird auf die obere Oberfläche des Halbleiterbauteils angewendet, bis die n-leitende Epitaxialschicht108 freiliegt. -
21 zeigt eine Schnittansicht des in20 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in der n-leitenden Epitaxialschicht ein n+-Bereich gebildet wurde. Wie in21 gezeigt, wird der n+-Bereich110 durch einen Ionenimplantationsprozess gebildet. Der n+-Bereich110 dient als Drain-Bereich des in1 gezeigten Botton-Source-Graben-Leistungs-MOSFETs. Es ist zu beachten, dass der Drain des Bottom-Source-Graben-Leistungs-MOSFETs den n+-Bereich110 , die n-leitende Epitaxialschicht108 und die NDD-Bereiche122 beinhalten kann. - In einer Ausführungsform, in der das Substrat
104 ein p-leitendes Substrat ist, kann der Drain- Bereich110 gebildet werden, indem geeignete n-leitende Dotierungsmittel, wie Phosphor, Arsen, oder Ähnliche, implantiert werden. Alternativ kann in einer Ausführungsform, in der das Substrat104 ein n-leitendes Substrat ist, der Drain-Bereich110 gebildet werden, indem geeignete p-leitende Dotierungsmittel, wie Bor, Gallium, Indium oder Ähnliche, implantiert werden. Gemäß einer Ausführungsform weist der Drain-Bereich110 eine Dotierungsdichte auf, die in einem Bereich von etwa 1019/cm3 bis etwa 1021/cm3 liegt. -
22 zeigt eine Schnittansicht des in21 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben ein dielektrischer Bereich gebildet wurde. Der dielektrische Bereich114 kann aus einem Oxid, wie zum Beispiel Siliziumoxid, gebildet sein. Gemäß einer Ausführungsform wird der Graben mit einem Oxid gefüllt, bis die obere Oberfläche des Oxids oberhalb der oberen Oberfläche des n+-Bereiches110 liegt. - Wie in
22 gezeigt, ist die Feldplatte116 durch den dielektrischen Bereich114 von aktiven Bereichen (zum Beispiel den NDD-Bereichen122 und der n-leitenden Epitaxialschicht108 ) getrennt. In gleicher Weise ist die Feldplatte116 von den Gate-Elektroden128 getrennt. Gemäß einer Ausführungsform sind die Feldplatte116 und die Gate-Elektroden128 etwa 0,1 µm bis etwa 0,5 µm voneinander getrennt. -
23 zeigt eine Schnittansicht des in22 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform Drain- und Source-Kontaktanschlüsse gebildet wurden. Der Drain-Kontaktanschluss112 und der Source-Kontaktanschluss102 kann durch leitfähige Materialien gebildet werden. Der Drain-Kontaktanschluss112 und der Source-Kontaktanschluss102 kann durch geeignete Herstellungsprozesse, wie zum Beispiel einen Damaszierungsprozess, gebildet werden. - Wie in
23 gezeigt, sind der Drain-Kontaktanschluss112 und der Source-Kontaktanschluss102 auf gegenüberliegenden Seiten des p-leitenden Substrats104 gebildet. Der Graben, der die Gate-Elektroden128 und die Feldplatte116 umfasst, ist zwischen dem Drain-Kontaktanschluss112 und dem Source-Kontaktanschluss102 gebildet. Ferner ist die Feldplatte116 über den p+-Bereich126 und das p-leitende Substrat104 elektrisch mit dem Source-Kontaktanschluss102 verbunden. Es ist zu beachten, dass in23 der Source-Bereich der N+-Bereich124 ist. Die Feldplatte116 , der P+-Bereich126 und das P+-Substrat104 bilden zwischen dem Source-Bereich (N+-Bereich124 ) und dem Source-Kontaktanschluss102 einen Strompfad mit geringem Widerstand. - Auch wenn Ausführungsformen der vorliegenden Offenbarung sowie ihre Vorteile ausführlich beschrieben wurden, ist zu beachten, dass hierin vielfältige Änderungen, Ersetzungen und Abänderungen vorgenommen werden können, ohne von der Idee und dem Umfang der Offenbarung, die durch die beigefügten Ansprüche definiert werden, abzuweichen.
- Ferner soll der Umfang der vorliegenden Anwendungen nicht auf die konkreten Ausführungsformen des Prozesses, des Gerätes, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Schritte, die in der Beschreibung beschrieben wurden, beschränkt sein. Aus der vorliegenden Offenbarung wird es der Durchschnittsfachmann ohne Weiteres erkennen, dass Prozesse, Geräte, eine Herstellung, Materialzusammensetzungen, Mittel, Verfahren oder Schritte, die derzeitig bestehen oder später entwickelt werden und die im Wesentlichen die gleichen Aufgaben erfüllen oder im Wesentlichen dieselben Ergebnisse erzielen wie die entsprechenden vorliegend beschriebenen Ausführungsformen, gemäß der vorliegenden Offenbarung verwendet werden können. Demgemäß sollen solche Prozesse, Geräte, eine solche Herstellung, solche Materialzusammensetzungen, Mittel, Verfahren oder Schritte im Umfang der angefügten Ansprüche enthalten sein.
Claims (10)
- Vorrichtung, die Folgendes umfasst: einen ersten Drain-/Source-Kontaktanschluss, der über einer ersten Seite eines Substrats gebildet ist, wobei der erste Drain-/Source-Kontaktanschluss mit einem ersten Drain-/Source-Bereich verbunden ist; einen zweiten Drain-/Source-Kontaktanschluss, der über einer zweiten Seite des Substrats gebildet ist, wobei der zweite Drain-/Source-Kontaktanschluss mit einem zweiten Drain-/Source-Bereich verbunden ist; und einen Graben, der zwischen dem ersten Drain-/Source-Kontaktanschluss und dem zweiten Drain-/Source-Kontaktanschluss gebildet ist, wobei der Graben Folgendes umfasst: eine erste Gate-Elektrode; eine zweite Gate-Elektrode, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode in einem unteren Abschnitt des Grabens gebildet sind; zwei Drift-Bereiche, die entlang von Seitenwänden eines oberen Abschnittes des Grabens gebildet sind, und eine Feldplatte, die zwischen der ersten Gate-Elektrode und der zweiten Gate-Elektrode gebildet ist, wobei die Feldplatte mit dem zweiten Drain-/Source-Bereich elektrisch verbunden ist.
- Vorrichtung nach Anspruch 1, die weiterhin Folgendes umfasst: einen ersten Diffusionsbereich, der einen ersten n-leitenden Drain-Drift-Bereich umfasst; und einen zweiten Diffusionsbereich, der einen zweiten n-leitenden Drain-Drift-Bereich umfasst, wobei der ersten n-leitende Drain-Drift-Bereich und der zweite n-leitende Drain-Drift-Bereich zu dem Graben symmetrisch sind, und/oder eine p-leitende Epitaxialschicht, die über dem Substrat gebildet ist; und einen p+-Bereich, der in der p-leitenden Epitaxialschicht gebildet ist, wobei der p+-Bereich mit der Feldplatte elektrisch verbunden ist.
- Vorrichtung nach Anspruch 2, die weiterhin Folgendes umfasst: einen zweiten n+-Bereich, der zwischen einer unteren Oberfläche des Grabens und dem p+-Bereich gebildet ist, wobei der zweite n+-Bereich vorzugsweise über die Feldplatte, den p+-Bereich und das Substrat mit dem zweiten Drain-/Source-Kontaktanschluss verbunden ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes umfasst: eine erste dielektrische Schicht, die zwischen der ersten Gate-Elektrode und der Feldplatte gebildet ist; und eine zweite dielektrische Schicht, die zwischen der zweiten Gate-Elektrode und der Feldplatte gebildet ist, wobei die erste dielektrische Schicht und die zweite dielektrische Schicht vorzugsweise aus einem Oxid gebildet sind und eine Dicke in einem Bereich von etwa 0,1 µm bis etwa 0,5 µm aufweisen, und/oder wobei der erste Drain-/Source-Bereich ein Drain eines Graben-Leistungs-Transistors ist; und der zweite Drain-/Source-Bereich eine Source des Graben-Leistungs-Transistors ist.
- Bauteil, das Folgendes umfasst: einen Drain-Bereich mit einer ersten Leitfähigkeitsart, der über einem Substrat mit einer zweiten Leitfähigkeitsart gebildet ist; einen Source-Bereich mit der ersten Leitfähigkeitsart, der über dem Substrat gebildet ist; und einen Graben, der zwischen dem Drain-Bereich und dem Source-Bereich gebildet ist, wobei der Graben Folgendes umfasst: eine erste Gate-Elektrode; eine Feldplatte, die neben der ersten Gate-Elektrode gebildet ist, wobei die erste Gate-Elektrode und die Feldplatte durch eine erste dielektrische Schicht voneinander getrennt sind, und wobei die Feldplatte mit dem Source-Bereich elektrisch verbunden ist; und eine zweite Gate-Elektrode, die neben der Feldplatte gebildet ist, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode zu der Feldplatte symmetrisch sind.
- Bauteil nach Anspruch 5, das weiterhin Folgendes umfasst: einen ersten Drain-Drift-Bereich, der mit dem Drain-Bereich verbunden ist; und einen zweiten Drain-Drift-Bereich, der mit dem Drain-Bereich verbunden ist, wobei der erste Drain-Drift-Bereich und der zweite Drain-Drift-Bereich zu dem Graben symmetrisch sind, und/oder eine erste Epitaxialschicht mit der zweiten Leitfähigkeitsart, die über dem Substrat gebildet ist; und eine zweite Epitaxialschicht mit der ersten Leitfähigkeitsart, die über der ersten Epitaxialschicht gebildet ist.
- Bauteil nach einem der Ansprüche 5 oder 6, wobei: die erste Leitfähigkeitsart eine n-Leitung ist; und die zweite Leitfähigkeitsart eine p-Leitung ist, oder die erste Leitfähigkeitsart eine p-Leitung ist; und die zweite Leitfähigkeitsart eine n-Leitung ist, und/oder wobei das Bauteil weiterhin Folgendes umfasst: einen Drain-Kontaktanschluss, der mit dem Drain-Bereich verbunden ist, wobei der Drain-Kontaktanschluss über einer ersten Seite des Substrats gebildet ist; und einen Source-Kontaktanschluss, der mit dem Source-Bereich verbunden ist, wobei der Source-Kontaktanschluss über einer zweiten Seite des Substrats gebildet ist.
- Verfahren, das die folgenden Schritte umfasst: Bereitstellen eines Substrats mit einer zweiten Leitfähigkeitsart; Wachsen einer ersten Epitaxialschicht mit der zweiten Leitfähigkeitsart; Wachsen einer zweiten Epitaxialschicht mit einer ersten Leitfähigkeitsart; Bilden eines Grabens in der ersten Epitaxialschicht und der zweiten Epitaxialschicht; Bilden einer ersten Gate-Elektrode in dem Graben; Bilden einer zweiten Gate-Elektrode in dem Graben; Anwenden eines Ionenimplantationsprozesses, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode als Ionenimplantationsmasken verwendet werden, um einen ersten Drain-Drift-Bereich bzw. einen zweiten Drain-Drift-Bereich zu bilden; Bilden einer Feldplatte in dem Graben, wobei die Feldplatte zwischen der ersten Gate-Elektrode und der zweiten Gate-Elektrode angeordnet ist; Bilden eines Drain-Bereiches in der zweiten Epitaxialschicht, wobei der Drain-Bereich die erste Leitfähigkeitsart aufweist; und Bilden eines Source-Bereiches in der ersten Epitaxialschicht, wobie der Source-Bereich die erste Leitfähigkeitsart aufweist, und wobei der Source-Bereich mit der Feldplatte elektrisch verbunden ist.
- Verfahren nach Anspruch 8, das weiterhin die folgenden Schritte umfasst: Bilden des ersten Drain-Drift-Bereiches entlang einer ersten Seitenwand des Grabens; und Bilden des zweiten Drain-Drift-Bereiches entlang einer zweiten Seitenwand des Grabens, wobei obere Abschnitte der ersten Gate-Elektrode und der zweiten Gate-Elektrode in Übereinstimmung mit unteren Abschnitten des ersten Drain-Drift-Bereiches und des zweiten Drain-Drift-Bereiches ausgerichtet sind, und/oder das Verfahren weiterhin die folgenden Schritte umfasst: Füllen des Freiraums zwischen der Feldplatte und der ersten Gate-Elektrode mit einer ersten dielektrischen Schicht, wobei die erste dielektrische Schicht vorzugsweise aus einem Oxid gebildet ist; und die erste dielektrische Schicht vorzugsweise eine Dicke in einem Bereich von etwa 0,1 µm bis etwa 0,5 µm aufweist.
- Verfahren nach Anspruch 8 oder 9, das weiterhin die folgenden Schritte umfasst: Bilden eines Drain-Kontaktanschlusses, der mit dem Drain-Bereich verbunden ist, wobei der Drain-Kontaktanschluss über einer ersten Seite des Substrats gebildet wird; und Bilden eines Source-Kontaktanschlusses, der mit dem Source-Bereich verbunden ist, wobei der Source-Kontaktanschluss über einer zweiten Seite des Substrats gebildet wird, wobei das genannte Verfahren vorzugsweise weiterhin den folgenden Schritt umfasst: Bilden eines p+-Bereiches in der ersten Epitaxialschicht, wobei der Source-Bereich über die Feldplatte, den p+-Bereich und das Substrat mit dem Source-Kontaktanschluss verbunden ist.
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