CN110366781B - 具有深源接触的功率mosfet - Google Patents

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Abstract

一种功率MOSFET IC器件，其包括形成在半导体衬底中的MOSFET单元阵列(300A、300B)。MOSFET单元阵列包括内部MOSFET单元(300A)的内部区和外部MOSFET单元(300B)的外边缘区，阵列的内部区的每个内部MOSFET单元包括内部MOSFET器件对，其在共用漏极接触(314)处彼此耦合。在一个示例实施例中，每个内部MOSFET器件包括延伸到半导体衬底的衬底接触区中的源极接触沟槽(SCT)。提供SCT沟槽，其长度(303)小于内部MOSFET器件的多晶硅栅极(312)的线性部分(310A)，其中SCT沟槽与具有曲线布局几何结构的多晶硅栅极(312)对准。

Description

具有深源接触的功率MOSFET
技术领域
本公开总体涉及半导体器件及其制造方法的领域，并且更特别地而非限制性地涉及功率MOSFET器件及其制造。
背景技术
功率MOSFET是特定类型的金属氧化物半导体场效应晶体管，其被设计成处置显著功率水平(例如，通常涉及大于1A的切换)。功率MOSFET以优越的切换速度而众所周知，并且用于许多应用，诸如电源、DC-DC转换器、低压电机控制器，以及其他高频脉宽调制(PWM)应用中的开关等。
包括功率MOSFET的微电子器件中的效率和功率损耗是功率电子应用中的主要问题。工程师不断受到增加功率密度且同时减少在应用中消耗的功率量的挑战。减少的功率消耗有助于将器件温度保持在规定之下，这导致对功率MOSFET应用中更好的操作效率的持续需求。例如，用于改善DC/DC同步降压转换器的效率的传统做法包括通过设计较低导通状态电阻(RDSON)器件来减少MOSFET中的传导损耗，以及通过减少器件电容来降低切换损耗。然而，用于实现RDSON的渐进式改善的当前技术由于器件的击穿电压与其导通状态电阻之间需要权衡而处于收益递减点。这是因为器件的击穿电压直接影响电阻贡献。
随着集成电路的设计和半导体制造不断进步，也同时在追求半导体器件(包括功率MOSFET)的改善。
发明内容
下面展示了简化的概述，以便提供本发明的一个或更多个方面的基本理解。本概述不是本发明的广泛综述，并且既不旨在识别本公开的关键或必要元件也不旨在描写其范围。相反，本概述的主要目的是以简化的形式展示本公开的一些概念，作为稍后展示的更详细的描述的序言。
在一个方面中，公开了一种IC例如功率MOSFETIC及其制造的实施例，其通过利用一个或更多的创新深源极接触(SCT)沟槽布局设计增强来克服在处理IC制造流程中所需要深源极接触(SCT)沟槽特征时可能会遇到的几个挑战。示例IC尤其包括半导体衬底，其具有顶部表面和底部表面；以及至少一个MOSFET单元，其形成在半导体衬底上。MOSFET单元包括MOSFET器件对，其在共用漏极接触处彼此耦合，其中，至少一个MOSFET器件包括SCT沟槽，其延伸到在靠近底部表面的半导体衬底中的衬底接触区。提供SCT沟槽，其沿着顶部表面的长度小于至少一个MOSFET器件的多晶硅栅极的线性部分，其中，SCT沟槽与具有曲线布局几何结构的多晶硅栅极的互补轮廓(例如，自对准源极)对准。
在另一个方面中，公开了一种横向扩散的金属氧化物半导体晶体管(LDMOS)器件的实施例，其尤其包括：具有顶部表面和底部表面的半导体衬底，该半导体衬底具有邻近顶部表面定位且具有上表面的掺杂层；第一导电类型的源极区和漏极区，其形成在掺杂层中接近掺杂层的上表面，源极区和漏极区彼此间隔开并且通过形成在掺杂层中的第二导电类型的沟道区分离，沟道区具有在源极区下方延伸的一部分，其中漏极区包括邻近沟道区形成的掺杂漏极(例如，LDD)区；掺杂漏极接触区，其通过轻掺杂漏极区与沟道区间隔开；导电栅极，其具有上表面和侧壁表面，该导电栅极形成在栅极电介质层上方，该栅极电介质层形成在沟道区上方，导电栅极与源极区和漏极区至少部分地重叠；导电路径，其经由设置在形成于掺杂层中的SCT沟槽中的导体连接源极区和掺杂衬底，并延伸到半导体衬底中的衬底接触区中。SCT沟槽的长度，例如沿着掺杂层的上表面或半导体衬底的顶部表面限定的长度，小于导电栅极的线性部分，SCT沟槽与形成为具有曲线几何结构的导电栅极对准；第一绝缘层，其形成在导电栅极的上表面和侧壁表面上方；场板，将其提供在轻掺杂漏极区和第一绝缘层的至少一部分的上方，其中将该场板连接到源极；第二绝缘层，其形成在场板、场板、第一绝缘层和沟槽上方；以及漏电极，其电耦合到漏极接触区。
在另外的方面中，公开了一种制造功率MOSFET集成电路的方法，诸如上面阐述的LDMOS器件，其包括将SCT沟槽特征约束到多晶硅栅极的线性部分。在另一个实施例中，功率MOSFET单元(也被称为终端单元)的阵列的边缘单元被制造成包括非有效/非活动(inactive)部分，其中没有形成SCT沟槽和相关联的源极区，从而具体地获得在边缘单元中的非功能性部分。在涉及具有非有效部分的边缘单元的又一个实施例中，可以在管芯边缘处提供接地突片，以便确保在器件操作期间与非有效部分相关联的管芯边缘场板处于稳定电势。在涉及具有非有效部分的边缘单元的另外的相关的实施例中，边缘单元可具有不同于MOSFET单元阵列的其他单元的特征几何结构(例如，内部单元或非终端单元)。
附图说明
本公开的各实施例在附图的图中以示例的方式而非限制的方式示出，在附图中，相同的附图标记指示类似的元件。应当注意，本公开中对“实施例”或“一个实施例”的不同引用未必是指相同的实施例，并且此类引用可意指至少一个。另外，当结合实施例描述特定特征、结构或特性时，认为无论是否明确描述，本领域技术人员在其知识范围内都可结合其他实施例来实现此类特征、结构或特性。
附图被并入本说明书中且形成本说明书的一部分，以示出本公开的一个或更多个示例性实施例。将通过结合所附权利要求书且参考附图的以下具体实施方式来理解本公开的各种优点和特征，在附图中：
图1描绘了根据本公开的一个实施例的示例功率MOSFET集成电路或器件的一部分的横截面视图；
图2是根据本公开的一个实施例的制造功率MOSFET集成电路的方法相关联的流程图。
图3A-图3C描绘了根据本公开的一个或更多个实施例的示例功率MOSFET单元的布局图；
图4A描绘了根据本公开的一个示例实施例的图3A中所示的内部功率MOSFET单元布局的横截面视图；以及
图4B描绘了根据本公开的一个示例实施例的图3B所示的外部功率MOSFET单元布局的横截面视图。
具体实施方式
参考附图描述本公开，其中相同的附图标记通常在全文用于指代相同的元件。附图未按比例绘制，并且附图仅被提供用于示出本发明。为了说明，下面参考示例应用描述本公开的几个方面。应当理解的是，阐述许多具体细节、关系和方法以提供对本公开的理解。然而，相关领域的技术人员将容易认识到，可以在没有具体细节中的一个或多个的情况下或利用其他方法来实践本公开。在其他情况下，未详细示出众所周知的结构或操作，以避免使本公开混淆。本公开不受动作或事件的所示次序限制，因为一些动作可以不同次序发生和/或与其他动作或事件同时发生。另外，并非所有示出的动作或事件都是实施根据本公开的方法所必需的。
在以下描述中，可以参考附图，其中可参考所描述的示图或其说明性元件的取向来使用某些方向术语(诸如，例如，“上”、“下”、“顶部”、“底部”、“左边”、“右边”、“前侧”、“后侧”、“垂直”、“水平”等)。由于实施例的部件可以以多个不同取向定位，所以方向术语被用于说明的目的，而绝不进行限制。同样，对于被称为“第一”、“第二”等的特征的引用并不指示任何特定的次序、重要性等，并且此类引用可根据上下文、实施方式等加以必要的修正而互换。应当理解，可以利用另外的实施例，并且可以做出结构或逻辑改变，而不脱离本公开的范围。除非另有特别说明，本文中所描述的各种示例性实施例的特征可以彼此组合。
如本说明书所用，术语“耦合”、“电耦合”、“连接”或“电连接”不意味着意指元件必须直接耦合或连接在一起。中介元件可被提供在“耦合”、“电耦合”、“连接”或“电连接”的元件之间。
下面描述的示例半导体器件可以包括半导体材料，或者可以由半导体材料形成，半导体材料诸如为Si、SiC、SiGe、GaAs或有机半导体材料。半导体材料可以被具体化为半导体晶圆或半导体芯片，其包含一个或更多个功率MOSFET集成电路、输入/输出和控制电路，以及微处理器、微控制器和/或微机电部件或系统(MEMS)等。半导体芯片还可以包括不是半导体的无机材料和/或有机材料，例如绝缘体(诸如电介质层、塑料或金属等)。
现在参考附图且更特别地参考图1，其中所描绘的是根据本公开的一个实施例的示例功率MOSFET器件100的一部分的横截面视图，其中一个或更多个布局设计创新可以被实施用于克服有关于制造具有高纵横比特征的半导体器件的某些问题，诸如深源极接触沟槽。通过说明性的方式，示例功率MOSFET器件100被示出为具有金属填充的深源极接触(SCT)120的平面栅极功率MOSFET器件，金属填充的深源极接触(SCT)120可以形成在半导体衬底材料的沟槽中。在示例实施方式中，深源极接触120可以形成为包括难熔金属填充物122的金属插塞，该难熔金属填充物122可包括铂族金属(PGM)，该铂族金属(PGM)将形成在功率MOSFET单元部分110A或110B的体部114中的源极区127连接到衬底接触区139。在一个示例实施例中，钨可以用作难熔金属填充物。难熔金属的识别特征是其耐热性，其中五种工业难熔金属(钼(Mo)、铌(Nb)、铼(Re)、钽(Ta)和钨(W))都具有超过2000℃的熔点，其中钨具有3422℃的熔点。示例PGM包括铱(Ir)、锇(Os)、钯(Pd)、铂(Pt)和铑(Rh)，其中Pt和Pd分别具有1769℃和1554℃的熔点。此类熔点可以与铝(Al)(不是难熔金属或PGM)进行比较，铝仅具有660℃的熔点，并且因此对于形成所公开的金属填充的深SCT120的金属填充物不是理想的。
在一个示例实施例中，功率MOSFET 100包括在衬底105的顶部表面附近定位的掺杂层108。掺杂层108可以被开发作为外延(epi)层或通过离子注入形成。如前所述，衬底105和/或外延层108可包括硅、硅锗或其他半导体材料。然而，在某些附加的或可替代的实施例中，MOSFET 100可以直接形成在衬底105(诸如包括具有适当掺杂物质和浓度的体硅的衬底)上。在一个实施方式中，掺杂层108是在更重掺杂的衬底105上的轻掺杂的外延层108，且具有被设计成增加器件击穿电压的层厚度。
因此，在本公开的实施例中，功率MOSFET 100可被认为是具有掺杂的衬底(例如，衬底105)以及掺杂层(例如，epi108)的半导体结构，该掺杂的衬底具有底部表面和顶部表面，并且该掺杂层邻近顶部表面定位并且具有上表面，其中第一导电类型的源极区和漏极区可以形成在掺杂层中接近掺杂层的上表面，源极区和漏极区彼此间隔开并且通过形成在掺杂层中的第二导电类型的沟道区分离，该沟道区具有在源极区下方延伸的一部分，并且另外其中该漏极区形成掺杂区129中，其邻近形成在体部114中的沟道区。在一个示例实施方式中，掺杂区129包括具有比漏极区132更轻的浓度的轻掺杂漏极(LDD)。
在一个示例中的MOSFET IC 100，漏极区132可以提供有漏极接触(DCT)130。该DCT130包括用势垒金属衬垫130B金属插塞130A。在一个实施方式中，势垒金属衬垫130包括钛和/或氮化钛(Ti/锡)。横向围绕深SCT 120的一部分，源极区127被耦合到深SCT 120。源极区127通常通过离子注入形成。深SCT 120借助于金属填充物122向源极区127提供低电阻接触。深SCT 120经由在深SCT 120底部处的高度掺杂的衬底接触区139(对于P型衬底是掺杂的p+)(可选地穿过外延层108的薄区)将源极127连接到epi层108或衬底105，使得在功率MOSFET 100接通时的操作期间，电流能够以最小的电阻垂直向下流动且流出衬底105(例如，半导体管芯)的背面(在示例源极向下实施方式中)。
因此，对于外部电路系统，衬底105的背侧通常可操作为源极引脚。顶侧金属(其将在(一个或更多个)电介质层138的顶部上并耦合到穿过电介质层138至漏极132的漏极接触)可操作为漏极引脚。如上所述，在深SCT 120的底部处是衬底接触区139，衬底接触区139通常注入区，形成在蚀刻了用于深SCT 120的沟槽之后，其与epi层108是相同类型的掺杂。在说明性制造流程中，衬底接触区139的硼掺杂水平可以为约1x1020cm-3(例如，5x1019cm-3至1x1021cm-3)，以便向衬底105提供低电阻欧姆接触。
继续参考图1，应当了解，两个独立的功率MOSFET器件110A和110B被示出形成可用作功率MOSFET器件构造块的单元，在图1所示的该示例性布置中，从深SCT 120的中点到DCT130的中点限定每个器件。然而，技术人员将认识到，实际的功率MOSFET器件可以被视为2D晶体管阵列，因为可能存在并联电耦合在一起的数百或数千个独立有源MOSFET单元，以及示例单元可以从一个SCT的中点被限定到下一个SCT的中点。因此，依据重复单元是如何定义的，通常通过包括两个器件110A、110B的单位单元的重复镜像在电路设计中构建用于形成功率MOSFET器件的2D晶体管阵列，该器件110A、110B由共用SCT或共用DCT彼此耦合。
独立功率MOSFET器件110A/110B还包括形成在合适的栅极电介质层112上方的相应栅极电极或栅极堆叠，例如，栅极111A、栅极111B。附加地或可替代地，可选的硅化物层113A/113B可被提供作为MOSFET器件的栅极堆叠的一部分。无论是否实施多层堆叠，绝缘层(例如，第一绝缘层143形成在侧壁表面上方的隔离物并延伸超过堆叠的顶部表面)可被提供作为电介质势垒。此外，功率MOSFET单元110A/110B的栅极/堆叠111A/1113A和111B/1113B都独立地通过另一个金属或掺杂多晶元件(未示出)电连结在一起，该另一个金属或掺杂多晶元件通常可以连接到器件封装件的栅极电极端子。由于晶体管单元阵列通常由该单位单元的重复镜像构建，所以应当了解，如图1的示例布置中所示，一个DCT 130在任一侧上共享两个栅极，正如一个深SCT 120在任一侧上共享两个栅极。
源极场板117可被提供作为深SCT结构120的延伸部，以作为邻近功率MOSFET单元110A/110B的相应栅极电极的源极金属包封或延伸部进行操作。在一个示例实施方式中，源极场板(FP)117可以包括难熔金属材料层或难熔金属材料层堆叠，其由诸如TiN/Ti、钨、Ti-钨(Ti-W)等材料形成。在一些实施例中，难熔金属可集合基于多晶硅的材料或堆叠提供。另外，此类难熔金属材料也可以被提供在深SCT 120的底部处。在示例制造流程中，可以在TiN/Ti沉积之后执行快速热退火(RTA)步骤，这在具有epi层108的一个实施例中导致在Ti/Si界面处形成硅化钛。金属硅化物的这种形成也可有利于深SCT 120与epi层108(或衬底105)之间的良好的欧姆接触。
继续参考图1的横截面视图，示例功率MOSFET器件100的制造可以包括在栅极堆叠111A/113A和111B/113B上面以及围绕和/或覆盖FP 117形成一个或更多个电介质层138。通常，此类电介质层138可以包括由一个或更多个沉积的氧化硅层(例如，原硅酸四乙酯(TEOS)衍生的掺杂了硼和磷的TEOS(BPTEOS)/TEOS)层)形成的电介质堆叠，这可以基于标准层间电介质处理(沉积/光刻/蚀刻)。
在一个示例实施方式中，还可提供倾斜注入步骤，这有助于将适当的物质倾斜注入到SCT沟槽120的侧壁区中以在形成金属填充物122之前形成掺杂的衬垫136。本领域技术人员将认识到，这种倾斜注入可以帮助减少体部区114(例如，P掺杂)与衬底105或epi层108之间的电阻。针对例示为NMOS器件的功率MOSFET器件100，倾斜沟槽注入利用第一导电类型(例如，p型)。通常，用于包括硼的倾斜注入的注入参数可以包括从1x1014cm-2至5x1015cm-2的剂量范围、20keV至60keV的能量范围以及5度至25度的角度范围。
技术人员应当了解，所公开的MOSFET具有类似于LDMOS(横向扩散MOSFET)结构的形式，其在一些实施例中可以被实施为设计用于低导通电阻和高阻断电压的非对称功率MOSFET。如本文所用，LDMOS器件可以被视为与扩散金属氧化物半导体(DMOS)器件同义。除了钨(W)之外，金属填充物122还可以包括其他难熔金属(诸如Ta)或PGM(诸如Pt或Pd)、它们的金属硅化物，或此类金属的金属合金(包括Ti-W)。
尽管本文大体描述了NMOS晶体管，但是本领域普通技术人员应该清楚的是，使用本专利申请的公开内容也通过用p掺杂区取代n掺杂区来形成PMOS晶体管，并且反之亦然，其中所得结构是大致相似的。例如，所公开的NMOS功率MOSFET器件与PMOS功率MOSFET器件的差异可以涉及使用相反类型的掺杂，例如，用于NMOS的P/P+衬底变成用于PMOS的N/N+衬底，源极区和漏极区从用于NMOS的N型掺杂改变为用于PMOS的P型掺杂，并且体部区从用于NMOS的P型改变为用于PMOS的N型。此外，尽管N沟道MOSFET单元结构包括在图1中举例说明了独立功率MOSFET器件的源极向下增强型晶体管，但是参考本专利申请的本领域技术人员将了解，根据本文的教导加以必要的修正，也可以在功率MOSFET实施方式中通过适当的极性改变来利用P沟道器件和/或漏极向下架构。
本领域技术人员将认识到，所公开的功率MOSFET 100的深SCT结构120被布置成欧姆接触源极区和器件的衬底，该源极区和器件的衬底可以利用相对于彼此相反的类型的物质来掺杂。此外，金属(例如，W)填充的深SCT被识别，以减少功率FET的SCT寄生电阻以及面积归一化的导通状态电阻(RSP)。如在别处所指出的，深沟槽SCT结构120通常具有高纵横比(AR)，例如具有栅极堆叠111A/113A和111B/113B之间的0.2-0.4微米的关键尺寸(CD)开口，其提供源极的自对准，用于1.0微米的深度(包括栅极叠层)或更大的深度。因此，在一些实施例中，深SCT 120的AR可为5：1或更多。在一些其他实施例中，深SCT 120可具有0.4微米的开口和1.2微米的深度(包括栅极堆叠厚度)，从而导致AR为3：1。因此本领域技术人员将认识到，各种其他AR组合可以根据半导体工艺和制造流程而获得。
提供了沟槽AR具有各种目标范围(例如，在某些实施例中至少2：1至5：1)，在一个示例中，制造流程在此认识到导致用于可在制造深SCT结构中使用金属填充和蚀刻工艺的显著挑战。使用金属填充和回蚀处理在制造具有高AR值的深SCT沟槽中的示例挑战可以包括在场板结构(例如，FP 117)上方形成金属残余物或颗粒。如本领域的技术人员可以了解的，这种金属残留物的颗粒可能会导致源极(因为它被连接到FP)和漏极接触之间的泄漏和短路。此外，在SCT中形成的金属接缝(或空隙区)可以添加到寄生电阻，从而导致增加的RSP。此外，由于在包括功率MOSFET单元阵列的整个管芯/晶圆上的金属填充和回蚀操作中的固有的工艺变化，具有深凹槽的要求的SCT沟槽可能无法正确或一致地打开。更进一步，存在在功率MOSFET阵列的边缘处在SCT/多晶硅栅极的布局中的单元不对称(即，单元阵列的外部区)，在随后的FP沉积过程中，它在Si角导致差的Ti/TiN覆盖。这些问题已被确认为不仅导致工艺流程的鲁棒性降低，而且还会对由于参数的损失而产生产产量的负面影响(例如，由于IDSS的故障而造成的损失，其中IDSS被称为FET的零偏置的漏极电流)。
可能会遇到一些上面描述的问题的示例功率MOSFET的工艺流程可以在本文中阐述为用于提供相对于本公开的一个实施例的参考工艺流程目的的说明性半导体工艺环境。例如，平面栅极功率MOSFET制造的金属填充物沉积/回蚀工艺流程可以从包含P+体硅衬底上的P型外延层的半导体晶圆开始。包括WSi2作为多晶硅上的硅化物层的栅电极可以形成为用于两个相邻MOSFET器件(例如，上文描述的器件110A和100B)的MOSFET单元的栅电极。在一个实施方式中，可在衬底上方形成包含175埃的氧化硅(SiO2)的栅极电介质。可以形成约1.5微米(μm)深的沟槽，该沟槽包括0.5微米高的栅极堆叠，沟槽开口CD为约0.3微米，其可以在Ti的/>上衬有包含/> 的TiN的FP材料。而这种Ti/TiN层可以延伸进入深SCT以涂覆其侧壁，而TiN/Ti的材料本身可能不足以从源127提供到掺杂层108或基板105的低电阻路径。深SCT 120可以(例如，通过化学气相沉积或CVD工艺的方式)填充有钨(W)沉积。随后在示例工艺流程实施方式中，钨回蚀蚀刻处理可以包括3步等离子体蚀刻，其中工艺气体包含SF6/O2/N2，压力为30毫托至35毫托，等离子体源功率为/>偏压功率/>以及腔室壁温度为约50℃与静电卡盘(ESC)的温度为约30℃。在一个示例性工艺流程中，各种蚀刻参数可设置有至少10％的公差。与用于制造功率MOSFET的金属填充物沉积/回蚀工艺流程有关的附加细节可以在2016年6月2日提交的，(案卷号TI-76107)的共同转让的共同未决的美国专利申请号15/171,136发现，通过引用并入本文。
为了克服这些问题中的至少一些，新颖SCT布局设计创新在本文中阐述了可以在各种组合来实施，从而引起多个实施例。概括地说，在一个方面，SCT布局特征的长度(例如，沿衬底的顶部表面的水平尺寸)被限制，使得它不延伸超出多晶硅栅极曲线区域，其中，SCT被对准到多晶硅栅极的互补轮廓(即，直线部分)。因此，在该方面中，在功率MOSFET器件或单元中的实际SCT宽度由栅极到栅极间隔来确定(包括其中提供栅极间隔物的间隔物宽度)，而不是根据需要在SCT布局延伸超过多晶硅栅极曲线区域的布置中的SCT布局尺寸来确定。利用将SCT布局特征限制为多晶硅栅极特征的线性部分的所公开的方法，可以减轻处理中的不均匀性的影响，如下面将进一步详细描述的。在另一个方面中，在多晶硅/SCT布局单元阵列边缘的不对称被去除，以便确保所有SCT沟槽在两个多晶硅栅极之间，由此确定所有SCT的Si拐角(包括那些形成在阵列外部的单元)将具有相同的轮廓，从而具有均匀的Ti/TiN覆盖。在又一个方面，接地突片可被提供在管芯边缘处，以便确保管芯边缘场板在器件操作期间处于稳定的电势，因为单元边缘多晶硅/SCT布局不对称性可以在一个实施例中已被删除。这些不同的方面将在下文中更加详细地描述，认识到不是本公开内容的所有实施例要求本公开内容的实践中每个和每一个设计创新方面。
图2是根据本公开的一个实施例的制造功率MOSFET集成电路的方法200相关联的流程图。在框202处，提供具有顶部表面和底部表面的半导体衬底，其中可以邻近半导体表面的顶部表面形成具有适当物质和浓度的掺杂层，并且半导体衬底具有上表面(框204)。可以形成定位在接近掺杂层的上表面的掺杂层中的第一导电类型的源极区和漏极区，该源极区和漏极区彼此间隔开并通过形成在掺杂层中的第二导电类型的沟道区分离(框206)。在一个实施方式中，沟道区可以提供有源极区下方延伸的部分，其中漏极区可以包括形成在接近沟道区形成的适当掺杂区的一部分(例如，轻掺杂漏极(LDD)区)。掺杂漏极接触区可以形成，使得其与沟道区经由轻掺杂漏极区间隔开(框208)。可以在栅极电介质层上方形成具有上表面和侧壁表面的导电栅极，该栅极电介质层形成在沟道区上，其中导电栅极可以部分地重叠在源极区和漏极区(框210)。经由设置在SCT沟槽中的导体形成用于连接源极区和半导体衬底的导电路径，该SCT沟槽形成在掺杂层中并延伸到半导体衬底中的衬底接触区中。提供SCT沟槽，其长度，例如，沿掺杂层的上表面中(或者，在没有掺杂层的一个实施例中，沿着半导体衬底的顶部表面)的两个尺寸中的较长者，该长度小于形成为具有曲线几何结构的导电栅极的线性部分，(框212)。应当了解的是，本文中称为导电栅极的线性部分的长度是在顶部平面视图中对应于导电栅极的布局特征的长度，而不是通常用于参考MOSFET器件的横截面的电“沟道栅极长度”。在导电栅极的上表面和侧壁表面上方形成第一绝缘层(框214)的，其中在轻掺杂漏极区和第一绝缘层的至少一部分上方形成具有适当金相属性的场板层，其中场板层连接到源极区和SCT(框216)。在场板层、第一绝缘层(例如，未被场板层覆盖)和沟槽上方形成第二绝缘层(框218)。形成电耦合到漏极接触区的漏电极，以完成功率MOFET集成电路制造(框220)。
图3A-图3C描绘了根据本公开的一个或更多个实施例的顶部平面视图中的示例功率MOSFET单元的布局图。图3A中的附图标记300A涉及IC或管芯的功率MOSFET单元阵列的内部区。示出了连续地设置在内部区中的三个重复单元302-1、302-2、302-3的布局，其可以被称为内部单元，其中每个内部单元包括两个邻近MOSFET器件，如上文详细描述的。作为特别参考单元302-2的说明，在内部MOSFET器件对之间提供共用漏极接触314(在图4A的横截面视图中详细示出)，它们在共用漏极接触314处彼此耦合。多晶硅栅极特征312被提供为具有延伸部311的叉形结构(例如，作为封闭式音叉形或跑道形等)，其中从延伸部311发出的两个线性部分310A、310B形成跑道形或闭合叉形，线性部分310A/310B(称为“指状物”或“尖头”或类似含义的术语)是可操作为单元302-2的两个MOSFET器件的相应栅极。因此，可以看出，示例多晶硅栅极特征312可以包括由两个基本平行的线性部分310A、310B形成的曲线布局几何结构，该线性部分310A、310B在每个端部处连接有基本上半圆形或弓形部分308A、308B，其中延伸部311形成连接到包括栅极接触316的MOSFET IC器件的多晶硅边界或边缘313。
根据本专利申请的教导，提供了基本上矩形的源极接触(SCT)沟槽特征304，其长度303小于内部MOSFET器件的多晶硅栅极的线性部分(例如，长度部分或指状物310A/310B)，用于限定与源极区306相关的源极接触导体，其中SCT沟槽304与栅极自对准(即，SCT沟槽与栅极的互补轮廓或尺寸对准)。如本领域技术人员将了解的，由于阵列中的MOSFET单元的重复图案，SCT沟槽304和相关的源极区306可操作为内部单元302-2的MOSFET器件和邻近单元302-3的连续MOSFET器件中的一个的源极端子，类似于以上详细描述的图1中所示的横截面布置。图4A和图4B还示出了类似的横截面视图，这将在下文中阐述。
在一种布置中，SCT沟槽304可以短于示例多晶硅栅极特征312的两端盖弯曲部分308A、308B的特定距离(即，SCT沟槽的长度被限制或限制在栅极特征的线性部分中)，从而确保SCT沟槽特征不会延伸超过每个端盖弯曲部分。在另一种布置中，SCT沟槽304可以限制在一端，但不能限制在另一端。在其他的布置中，SCT沟槽304可以从示例多晶硅栅极特征312的相应端盖弯曲部分308A、308B拉回不同的距离(例如，SCT沟槽304的末端可以小于端盖弯曲部分308A一段距离，该距离不同于SCT沟槽304的相对末端相对于另一端盖弯曲部分308B被限制的距离)。本领域技术人员将容易认识到，可以在本公开的范围内获得SCT沟槽特征限制相对于示例多晶硅栅极特征312的端盖弯曲部分308A、308B的若干变化。无论SCT沟槽形成的变化如何，都可以提供FP层318，用于以如前所述的方式覆盖在多晶硅栅极特征、SCT沟槽特征以及各种MOSFET单元302-1至302-3区的沟道和掺杂区上方。
因为SCT沟槽特征304限于多晶硅栅极特征312的线性部分310A、310B，所以实际的单元区域SCT宽度由两个邻近单元之间的栅极到栅极间隔(包括任何间隔物)确定，例如，单元302-2和302-3，而不是SCT沟槽布局尺寸，其可以延伸超出传统工艺流程中的弯曲部分。在本专利申请的其它地方已经注意到，这种延伸的SCT沟槽特征易于在管芯上进行不均匀的处理，导致各种工艺缺陷和伴随的产量降低，特别是在SCT结构需要高AR的情况下。
转到图3B中，附图标记300B指代外边缘或功率MOSFET单元阵列的外部区域，其可包括具有上述内部单元的内部区。优选地，外部区域包括与MOSFET单元350-1相邻的最后MOSFET单元350-2，其类似于内部单元。而MOSFET单元350-1可以具有与内部单元302-1至302-3相同的单元结构，边缘MOSFET单元350-2(也同义地称为终端单元、边缘单元或外部单元或类似含义的术语)可以包括一个完全形成的MOSFET器件354，其被设置邻近不包含SCT沟槽形成或源极区的非有效电路部分352(即，部分形成的部分)。换句话说，非有效电路部分352包括没有源极端子的区域，尽管可以提供常规多晶硅栅极部分356作为形成类似于内部MOSFET单元的多晶硅栅极特征312的叉状多晶硅栅极特征358的一个分支。另外，类似于内部MOSFET单元的漏极接触314的共用漏极接触314也可以设置在功能MOSFET器件354和终端单元350-2的邻近非功能部分352之间。同样地，也可以以类似的方式为功能MOSFET器件354和邻近终端单元350-2的非功能部分352提供场板层318，其可以延伸到多晶硅边界313上方以覆盖多晶硅边界313。
应当理解，通过提供终端单元布置不同于MOSFET IC器件的内部单元。可以确定所有SCT沟槽特征都设置在两个多晶硅栅极特征之间。因此，可以确保所有SCT/多晶硅拐角具有相同的轮廓和相同的FP覆盖(例如，Ti/TiN覆盖)。如前所述，这种布置可以帮助确保整个器件的均匀处理，从而减少可能由非自对准源极接触侧(例如，阻挡层的空隙和变薄)引起的工艺弱点。
如图3C中所示MOSFET IC器件的示例外部区300C的进一步变化。其中终端单元370-2可具有与邻近单元370-1的几何结构不同的特征几何结构，该邻近单元370-1的几何结构与内部单元相同，例如，单元302-1至302-3。举例来说，终端单元370-2被提供为比其邻近单元370更短的单元，具有相应较短的漏极接触380、较短的多晶硅栅极特征382以及较短的SCT接触特征376和相关联的源极区377。因此，诸如单元370-2的单元可以包括MOSFET器件374，其具有小于内部MOSFET器件的多晶硅栅极的长度的第二长度的多晶硅栅极。此外，类似于图3B中所示的外部区300B的终端单元布置350-2，在图3C所示的实施例中，终端单元370-2可以设置有邻近功能MOSFET器件374的非功能电路部分372。在又一实施例中，SCT接触部件376可以以类似于图3A的实施例的方式限于多晶硅栅极特征382的线性部分。
在又一个方面中，接地突片可以设置在图3B和图3C的任一实施例中，以便由于非功能电路部分352(在图3B中)和非功能电路分布372(在图3C中)没有源极沟槽形成和相关联的源极区域，确保管芯/器件边缘处的场板在器件工作期间处于稳定电势。作为说明，接地突片320被示出为在图3B的实施例中耦合到FP层318。同样地，可以在图3C的实施例中提供类似的接地突片布置。明显的是，取决于特定制造工艺的要求，接地突片的数量、形状、尺寸和位置可以是可变的。
图4A描绘了沿X-X’截取的图3A中所示的内部功率MOSFET单元布局的横截面视图400A。在某些实施例中，内部MOSFET单元401A表示单元302-1至302-3以及邻近终端单元的单元的横截面视图。图4B描绘了沿Y-Y’截取的包括外部/终端MOSFET单元401B的横截面视图400B。对于本领域技术人员来说明显的是，视图400A和400B共同表示功率MOSFET IC器件或管芯的横截面视图，其中内部区域或部分由视图400A示出和边缘或外部部分由视图400B示出。在两个视图400A、400B中，具有掺杂层404(例如，P外延层)的衬底402支撑掺杂区域406，如先前参考图1所述。N+源极414形成在邻近SCT 410的P型体部408中，其填充有W插塞412。在掺杂区域406中限定的N+漏极416与漏极插塞422接触。由氧化物绝缘(未具体标记)重叠的多晶硅栅极418被场板420覆盖。整个单元阵列可以被诸如TEOS 424的保护性氧化物层覆盖，其中漏极插塞暴露用于电接触。在终端单元401B中，非功能性电路部分452以非有效多晶硅“栅极”450为例，其被场板455覆盖，该场板455延伸到边界多晶硅区456及其上方。如前所述，非功能性电路部分452没有功能MOSFET器件所需的源极和相关联的SCT沟槽。
下表列出了通过实施上述创新的SCT设计方面获得的说明性产量增强：
表-1(如果没有创新SCT设计特征)
LOT-ID 故障箱 产量损失
LOT-1 损 5.40％
LOT-2 损 6.90％
LOT-3 损 17.04％
表-2(用创新SCT设计特点)
LOT-ID 故障箱 产量损失
LOT-A 损 1.20％
LOT-B 损 1.33％
LOT-C 损 1.20％
本领域技术人员将了解的是，由于IDSS参数故障导致的产量损失在根据本专利公开中阐述的SCT布局特征处理的晶圆的分裂中得到显著地改善。
基于上述描述，技术人员将认识到，本文公开的实施例有利地提供各种SCT布局特征，其有助于硅沟槽的均匀处理，其中栅极堆叠形貌存在于MOSFET单元阵列中。在一个实施方式中，本公开的实施例消除了沟槽边界仅由光刻胶边缘限定的特征(例如，超出弯曲多晶硅栅极结构的弯曲部分的SCT延伸)。由于所有沟槽由在栅极周围形成的自对准栅极或间隔物氧化物限定，因此可以在功率MOSFET工艺流程中实现更好的过程控制，尤其是那些为了实现各种功率应用中的击穿电压(BVDss)和特定导通电阻(RSP)之间的折衷而优化的工艺流程。
虽然已经详细示出和描述了各种实施例，但是权利要求书不限于任何特定的实施例或示例。上面的详细描述都不应被解读为暗示任何特定的组件、元件、步骤、动作或功能是必不可少的，使得它必须包括在权利要求书的范围内。以单数引用元件不旨在意味着“一个且仅一个”(除非明确如此陈述)，而是“一个或更多个”。本领域普通技术人员已知的上面描述的实施例的元件的所有结构和功能等同物通过引用清楚地并入本文，并且旨在被本权利要求书所涵盖。因此，本领域技术人员将认识到，可通过在随附权利要求书的精神和范围内的各种修改和变更来实践本文所描述的示例性实施例。

Claims (32)

1.一种集成电路即IC，其包括：
半导体衬底，其具有顶部表面和底部表面；以及
至少一个金属氧化物半导体场效应晶体管单元即MOSFET单元，其形成在所述半导体衬底中的，所述MOSFET单元包括MOSFET器件对，其在共用的漏极接触处彼此耦合，其中，所述至少一个MOSFET器件包括源极接触沟槽即SCT沟槽，其延伸到邻近所述底部表面的所述半导体衬底中的衬底接触区中，所述SCT沟槽具有沿着所述顶部表面的长度，其小于所述至少一个MOSFET器件的多晶硅栅极的线性部分，所述SCT沟槽与具有曲线布局几何结构的所述多晶硅栅极的互补轮廓对准。
2.根据权利要求1所述的IC，还包括MOSFET单元的阵列，其中所述阵列的外部单元包括外部MOSFET器件和形成在所述半导体衬底中的非有效电路部分。
3.根据权利要求2所述IC，其中，所述外部MOSFET器件包括具有沿着所述顶部表面的第二长度的第二多晶硅栅极，并且所述第二长度比所述至少一个MOSFET器件的所述多晶硅栅极的长度短。
4.根据权利要求2所述的IC，所述外部MOSFET器件包括具有沿着所述顶部表面的第二长度的第二多晶硅栅极，并且所述第二长度与所述至少一个MOSFET器件的所述多晶硅栅极的长度相同。
5.根据权利要求2所述的IC，其进一步包括耦合到所述外部MOSFET器件的场板的接地突片。
6.根据权利要求5所述的IC，其中所述场板包括由从钛、氮化钛即Ti/TiN、钨和Ti-钨即Ti-W组成的组中选择的材料形成的至少一个难熔金属材料层。
7.根据权利要求1所述的IC，所述SCT沟槽具有至少为2：1的纵横比。
8.根据权利要求1所述的IC，所述SCT沟槽填充有金属插塞，其包括难熔金属或铂族金属填充物即PGM填充物，用于形成与所述至少一个MOSFET器件的源极端子的电接触。
9.一种横向扩散金属氧化物半导体晶体管器件即LDMOS器件，其包括：
具有顶部表面和底部表面的半导体衬底，所述半导体衬底具有邻近所述顶部表面且具有上表面的掺杂层；
第一导电类型的源极区和漏极区，所述第一导电类型的源极区和漏极区被定位在所述掺杂层中接近所述掺杂层的所述上表面，所述源极区和所述漏极区彼此间隔开并且通过形成在所述掺杂层中的第二导电类型的沟道区分离，所述沟道区具有在所述源极区下方延伸的一部分，其中所述漏极区包括邻近所述沟道区形成的轻掺杂漏极区即LDD区；
掺杂漏极接触区，所述掺杂漏极接触区通过所述轻掺杂漏极区与所述沟道区间隔开；
具有上表面和侧壁表面的导电栅极，所述导电栅极形成在栅极电介质层上方，所述栅极电介质层形成在所述沟道区上方，所述导电栅极与所述源极区和所述漏极区至少部分地重叠；
导电路径，所述导电路径经由设置在源极接触沟槽即SCT沟槽中的导体连接所述源极区和所述半导体衬底，所述SCT沟槽形成于所述掺杂层中并延伸到所述半导体衬底中的衬底接触区中，所述SCT沟槽具有沿所述顶部表面的长度，其小于所述导电栅极的线性部分，所述SCT沟槽与具有曲线几何结构的所述导电栅极的互补轮廓对准；
第一绝缘层，所述第一绝缘层在所述导电栅极的所述上表面和所述侧壁表面上方；
场板，所述场板形成在所述轻掺杂漏极区和所述第一绝缘层的至少一部分的上方，其中所述场板连接到所述源极区；
第二绝缘层，所述第二绝缘层在场板层、所述第一绝缘层和所述SCT沟槽上方；以及
漏电极，所述漏电极电耦合到所述漏极接触区。
10.根据权利要求9所述的LDMOS器件，其中所述SCT沟槽具有至少为2：1的纵横比。
11.根据权利要求9所述的LDMOS器件，其中所述场板包括由从钛、氮化钛即Ti/TiN、钨和Ti-钨即Ti-W组成的组中选择的材料形成的至少一个难熔金属材料层。
12.根据权利要求9所述的LDMOS器件，其中所述SCT沟槽填充有金属插塞，其形成包括难熔金属或铂族金属填充物即PGM填充物的导体。
13.一种制造功率金属氧化物半导体场效应晶体管集成电路即MOSFET集成电路的方法，所述方法包括：
提供具有顶部表面和底部表面的半导体衬底；
形成邻近所述半导体表面的顶部表面且具有上表面的掺杂层；
形成定位在所述掺杂层中邻近所述掺杂层的所述上表面的第一导电类型的源极区和漏极区，所述源极区和所述漏极区彼此间隔开并且通过形成在所述掺杂层中的第二导电类型的沟道区分离，所述沟道区具有在所述源极区下方延伸的一部分，其中所述漏极区包括邻近所述沟道区形成的轻掺杂漏极区即LDD区；
形成掺杂漏极接触区，所述掺杂漏极接触区通过所述轻掺杂漏极区与所述沟道区间隔开；
形成具有上表面和侧壁表面的导电栅极，所述导电栅极形成在栅极电介质层上方，所述栅极电介质层形成在所述沟道区上方，所述导电栅极与所述源极区和所述漏极区至少部分地重叠；
形成导电路径，所述导电路径经由设置在源极接触沟槽即SCT沟槽中的导体连接所述源极区和所述半导体衬底，所述SCT沟槽形成于所述掺杂层中并延伸到所述半导体衬底中的衬底接触区中，所述SCT沟槽具有沿所述顶部表面的长度，其小于所述导电栅极的线性部分，所述SCT沟槽与具有曲线几何结构的所述导电栅极的互补轮廓对准；
形成第一绝缘层，所述第一绝缘层在所述导电栅极的所述上表面和所述侧壁表面上方；
形成场板层，所述场板层在所述轻掺杂漏极区上方，其中所述场板层连接到所述源极区；
形成第二绝缘层，所述第二绝缘层在所述场板层、所述第一绝缘层和所述SCT沟槽上方；以及
形成漏电极，所述漏电极电耦合到所述漏极接触区。
14.根据权利要求13所述的方法，其中，所述SCT沟槽具有至少为2：1的纵横比。
15.根据权利要求13所述的方法，其中所述场板层包括由从钛、氮化钛即Ti/TiN、钨和Ti-钨即Ti-W组成的组中选择的材料形成的至少一个难熔金属材料层。
16.根据权利要求13所述的方法，其中所述SCT沟槽填充有金属插塞，其形成包括难熔金属或铂族金属填充物即PGM填充物的导体。
17.一种形成电子器件的方法，其包括：
在衬底上方的外延层中形成具有第一导电类型的第一掺杂区和第二掺杂区；
在所述第一掺杂区上方形成第一栅极结构和第二栅极结构；
在所述第一栅极结构和第二栅极结构之间形成沟槽接触，所述沟槽接触延伸穿过所述第一掺杂区并接触所述衬底；
在所述第二掺杂区上方形成第三栅极结构；以及
在所述衬底上方形成多晶硅边界，所述多晶硅边界与所述第三栅极结构横向隔开并位于所述第二掺杂区上方，
其中，所述第二掺杂区在所述第三栅极结构和所述多晶硅边界之间连续。
18.根据权利要求17所述的方法，还包括形成将所述衬底连接到场板的接地突片，所述场板覆盖所述第三栅极结构。
19.根据权利要求17所述的方法，其中所述第一栅极结构和所述第二栅极结构包括平行部分，并且所述第一栅极结构和所述第二栅极结构之间所述沟槽接触的范围限于所述平行部分的范围。
20.根据权利要求19所述的方法，其中所述平行部分为线性。
21.根据权利要求17所述的方法，还包括在所述第一掺杂区和所述第二掺杂区之间形成具有相反第二导电类型的漏极区，以及在所述沟槽接触和所述第一掺杂区之间形成具有所述第二导电类型的源极区。
22.根据权利要求17所述的方法，其中所述第一栅极结构和所述第二栅极结构在各自的端部连接从而形成闭合叉，并且所述闭合叉是多个闭合叉中的一个，并且所述第三栅极结构位于所述多个闭合叉的外围。
23.根据权利要求22所述的方法，其中所述沟槽接触是对应于所述多个闭合叉的多个沟槽接触中的一个，并且所述沟槽接触中的每个都自对准于各自相邻闭合叉对的对应栅极结构对。
24.一种形成电子器件的方法，其包括：
在具有外延层的半导体衬底上方形成多个闭合叉，每个闭合叉具有接合在第一端部和第二端部处的第一多晶硅栅极结构和第二多晶硅栅极结构，每个闭合叉包括其中所述第一多晶硅栅极结构平行于所述第二多晶硅栅极结构伸展的内部部分，以及包括所述第一多晶硅栅极结构与所述第二多晶硅栅极结构会聚的端部部分；以及
形成多个沟槽接触，每个沟槽接触位于各自的闭合叉对之间，所述沟槽接触中的每个穿过所述外延层并接触所述衬底，
其中，所述沟槽接触与所述内部部分同延。
25.根据权利要求24所述的方法，还包括：
形成邻近所述多个闭合叉的多晶硅边界；以及
在所述外延层中，在所述闭合叉中的外围闭合叉和所述多晶硅边界下方和之间形成连续掺杂区，
其中，所述连续掺杂区不存在沟槽接触。
26.根据权利要求25所述的方法，还包括在所述外围闭合叉和所述多晶硅边界上方形成场板，以及形成将所述衬底连接到所述场板的接地突片。
27.根据权利要求25所述的方法，其中所述外延层具有第一导电类型，并且所述闭合叉中的每个围绕具有相反第二导电类型的对应掺杂区。
28.根据权利要求24所述的方法，其中形成所述沟槽接触包括使用相邻多晶硅栅极结构在所述闭合叉的相邻闭合叉之间蚀刻对应沟槽以定义所述对应沟槽的宽度。
29.根据权利要求28所述的方法，还包括形成金属层，所述金属层在所述沟槽内接触所述衬底并覆盖所述相邻多晶硅栅极结构。
30.根据权利要求24所述的方法，其中所述第一多晶硅栅极结构和所述第二多晶硅栅极结构在所述内部部分内为线性。
31.一种形成电子器件的方法，其包括：
在半导体衬底上方形成多个闭合叉，所述半导体衬底具有在其上方的外延层，每个闭合叉具有接合在第一端部和第二端部的第一多晶硅栅极结构和第二多晶硅栅极结构，每个闭合叉包括其中所述第一多晶硅栅极结构平行于所述第二多晶硅栅极结构伸展的内部部分，以及包括所述第一多晶硅栅极结构与所述第二多晶硅栅极结构会聚的端部部分；以及
形成多个沟槽接触，每个沟槽接触位于各自的闭合叉对之间，所述沟槽接触中的每个穿过所述外延层并接触所述衬底，
其中，所述沟槽接触的长度不大于所述内部部分的长度。
32.根据权利要求31所述的方法，其中所述第一多晶硅栅极结构和所述第二多晶硅栅极结构在所述端部部分呈曲线。
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