CN107871738B - 切换场板功率mosfet - Google Patents

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Abstract

本申请公开一种功率MOSFET IC器件(100)，其包括形成在半导体衬底(105)中的源极向下增强型晶体管(133)以及形成在半导体衬底(105)的掺杂区(129)中的耗尽型晶体管(131)。耗尽型晶体管(131)的栅极端子(115B)在掺杂区(129)的至少一部分上方形成为场板，该场板可切换地连接到源极向下增强型晶体管(133)的源极端子(127)。可提供控制电路(602、604、606)，以便当功率MOSFET集成电路(100)处于断开状态时有助于耗尽型晶体管(131)的栅极端子(115B)与源极向下增强型晶体管(133)的源极端子(127)之间的连接。控制电路(602、604、606)还可被配置为当功率MOSFET(100)处于导通状态时有助于耗尽型晶体管(131)的栅极端子(115B)到源极向下增强型FET器件(133)的栅极端子(111B)的连接或到提供基准电压的外部驱动器(610)的连接。

Description

切换场板功率MOSFET
技术领域
本公开总体涉及半导体器件及其制造方法的领域，并且更特别地而非限制性地涉及切换场板功率MOSFET器件及其制造。
背景技术
功率MOSFET是被设计成处置显著功率水平(例如，通常涉及大于1A的切换)的特定类型的金属氧化物半导体场效应晶体管。功率MOSFET以优越的切换速度而众所周知，并且用于许多应用，诸如电源、DC-DC转换器、低压电机控制器，以及其他高频脉宽调制(PWM)应用中的开关等。
包括功率MOSFET的微电子器件中的效率和功率损耗是功率电子应用中的主要问题。工程师不断受到增加功率密度且同时减少在应用中用于将最大温度保持在规定之下消耗的功率量的挑战，这导致对功率MOSFET应用中更好的操作效率的持续需求。例如，用于改善DC/DC同步降压转换器的效率的传统做法包括通过设计较低导通状态电阻(RDSON)器件来减少MOSFET中的传导损耗，以及通过减少器件电容来降低切换损耗。然而，用于实现RDSON的渐进式改善的当前技术由于器件的击穿电压与其导通状态电阻之间需要权衡而处于收益递减点，这是因为被设计到器件中的击穿电压越高，电阻贡献越大。
随着集成电路的设计和半导体制造不断进步，也同时在追求半导体器件(包括功率MOSFET)的改善。
发明内容
下面展示了简化的概述，以便提供本发明的一个或多个方面的基本理解。本概述不是本发明的广泛综述，并且既不旨在识别本发明的关键或必要元件也不旨在描写其范围。相反，本概述的主要目的是以简化的形式展示本发明的一些概念，作为稍后展示的更详细的描述的序言。
在一个方面中，公开了一种功率MOSFET集成电路的实施例，其尤其包括：半导体衬底；源极向下增强型晶体管，其形成在半导体衬底中；以及耗尽型晶体管，其形成在半导体衬底的掺杂区中(例如，在一个示例实施方案中，具有比漏极区轻的掺杂浓度的轻掺杂漏极区)并且串联耦接到增强型晶体管。在一个示例配置中，掺杂区包括漏极端子，耗尽型晶体管包括栅极端子，该栅极端子在掺杂区的至少一部分上方形成为场板，该场板可切换地连接到源极向下增强型晶体管的源极端子。控制电路可以被提供以根据功率MOSFET是处于导通状态还是断开状态来控制耗尽型晶体管的场板栅极端子。
在另一个方面中，公开了一种制造功率MOSFET集成电路的方法的实施例，其尤其包括：在半导体衬底中形成源极向下增强型晶体管；以及在半导体衬底的掺杂区(例如，LDD)中形成耗尽型晶体管，该耗尽型晶体管在掺杂区中的一部分处与源极向下增强型晶体管串联电耦接。该掺杂区被形成为包括漏极端子，其中耗尽型晶体管的栅极端子在掺杂区的至少一部分上方形成为场板，该场板可切换地连接到源极向下增强型晶体管的源极端子。
在另一个方面中，公开了一种横向扩散的金属氧化物半导体晶体管(LDMOS)器件的实施例，其尤其包括：具有顶表面和底表面的半导体衬底，该半导体衬底具有邻近顶表面定位且具有上表面的掺杂层；第一导电类型的源极区和漏极区，其形成在掺杂层中接近掺杂层的上表面，源极区和漏极区彼此间隔开并且通过形成在掺杂层中的第二导电类型的沟道区分离，沟道区具有在源极区下方延伸的一部分，其中漏极区包括邻近沟道区形成的掺杂漏极(例如，LDD)区；掺杂漏极接触区，其通过轻掺杂漏极区与沟道区间隔开；导电栅极，其具有上表面和侧壁表面，该导电栅极形成在栅极介电层上方，该栅极介电层形成在沟道区上方，导电栅极与源极区和漏极区部分重叠；导电路径，其经由设置在沟槽中的导体连接源极区和掺杂衬底；第一绝缘层，其形成在导电栅极的上表面和侧壁表面上方；场板，其在轻掺杂漏极区上方，其中该场板可切换地连接到源极；第二绝缘层，其形成在晶体管器件上方，包括在场板、第一绝缘层和沟槽上方；以及漏极电极，其电耦接到漏极接触区。
在另外的方面中，公开了包括与合适的FP栅极控制电路系统集成在一起的功率MOSFET单元的半导体器件的实施例。所要求保护的器件尤其包括：半导体衬底；功率MOSFET单元，其具有形成在半导体衬底中的源极向下增强型晶体管以及形成在半导体衬底的掺杂区(例如，LDD区)中的耗尽型晶体管，源极向下增强晶体管和耗尽型晶体管串联电耦接，耗尽型晶体管包括场板，该场板作为形成在掺杂区的至少一部分上方的栅极端子进行操作并且可切换地连接到源极向下增强型晶体管的源极端子；形成在半导体衬底中的第一控制FET和第二控制FET，第一控制FET和第二控制FET进行操作以根据功率MOSFET单元是处于导通状态还是断开状态来控制耗尽型晶体管的场板栅极端子，其中第一控制FET的源极与功率MOSFET单元的源极电隔离，并且第二控制FET的源极共同连结到功率MOSFET单元的源极。
附图说明
本公开的各实施例在附图的图中以示例的方式而非限制的方式示出，在附图中，相同的附图标记指示类似的元件。应当注意，本公开中对“实施例”或“一个实施例”的不同引用未必是指相同的实施例，并且此类引用可意指至少一个。另外，当结合实施例描述特定特征、结构或特性时，认为无论是否明确描述，本领域技术人员在其知识范围内都可结合其他实施例来实现此类特征、结构或特性。
附图被并入本说明书中且形成本说明书的一部分，以示出本公开的一个或多个示例性实施例。将通过结合所附权利要求书且参考附图的以下具体实施方式来理解本公开的各种优点和特征，在附图中：
图1描绘了根据本发明的实施例的示例功率MOSFET器件的一部分的横截面视图；
图2描绘了根据本发明的实施例的示例功率MOSFET单元的布局图；
图3A和图3B描绘了在两个不同位置处图2中所示的功率MOSFET单元布局的一部分的横截面视图；
图4描绘了根据本发明的实施例对应于单元重复布置的布局图，该单元重复布置可用于制造具有多个功率MOSFET单元的功率MOSFET器件；
图5是根据示例实施方案中的本发明的教导在LDD区上方采用可切换地连接的场板的示例功率MOSFET集成电路的电路图；
图6A是根据一个实施例与用于控制断开状态下的功率MOSFET的高级控制电路相关联的示例功率MOSFET集成电路的电路图；
图6B是根据一个实施例与用于控制导通状态下的功率MOSFET的高级控制电路相关联的示例功率MOSFET集成电路的电路图；
图6C是根据另一个实施例与用于控制导通状态下的功率MOSFET的高级控制电路相关联的示例功率MOSFET集成电路的电路图；
图7A是根据图6A和图6B所示的实施例与用于控制功率MOSFET的控制电路的特定实施方案相关联的示例功率MOSFET集成电路的电路图；
图7B是根据图6A和图6C所示的实施例与用于控制功率MOSFET的控制电路的特定实施方案相关联的示例功率MOSFET集成电路的电路图；
图8是示出根据本发明的实施例与示例功率MOSFET器件的操作相关联的各种波形的时序图；
图9描绘了包括对应于图7A或图7B所示的实施例的控制电路系统的集成功率MOSFET器件的横截面视图；以及
图10A和图10B是根据本发明的实施例与制造功率MOSFET集成电路的方法相关联的流程图。
具体实施方式
参考附图描述本发明，其中相同的附图标记通常在全文用于指代相同的元件。附图未按比例绘制，并且附图仅被提供用于示出本发明。为了说明，下面参考示例应用描述本发明的几个方面。应当理解，阐述许多具体细节、关系和方法以提供对本发明的理解。然而，相关领域的技术人员将容易认识到，可以在没有具体细节中的一个或多个的情况下或利用其他方法来实践本发明。在其他情况下，未详细示出众所周知的结构或操作，以避免使本发明混淆。本发明不受动作或事件的所示次序限制，因为一些动作可以不同次序发生和/或与其他动作或事件同时发生。另外，并非所有示出的动作或事件都是实施根据本发明的方法所必需的。
在以下描述中，可以参考附图，其中可参考所描述的示图或其说明性元件的取向来使用某些方向术语(诸如，例如，“上”、“下”、“顶部”、“底部”、“左边”、“右边”、“前侧”、“后侧”、“垂直”、“水平”等)。由于实施例的部件可以以多个不同取向定位，所以方向术语被用于说明的目的，而绝不进行限制。同样，对于被称为“第一”、“第二”等的特征的引用并不指示任何特定的次序、重要性等，并且此类引用可根据上下文、实施方案等加以必要的修正而互换。应当理解，可以利用另外的实施例，并且可以做出结构或逻辑改变，而不脱离本发明的范围。除非另有特别说明，本文中所描述的各种示例性实施例的特征可以彼此组合。
如本说明书所用，术语“耦接”、“电耦接”、“连接”或“电连接”不意味着意指元件必须直接耦接或连接在一起。中介元件可被提供在“耦接”、“电耦接”、“连接”或“电连接”的元件之间。
下面描述的示例半导体器件可以包括半导体材料，或者可以由半导体材料形成，半导体材料诸如为Si、SiC、SiGe、GaAs或有机半导体材料。半导体材料可以被具体化为半导体晶片或半导体芯片，其尤其包含多个功率MOSFET集成电路、输入/输出和控制电路心态，以及微处理器、微控制器和/或微机电部件或系统(MEMS)。半导体芯片还可以包括不是半导体的无机材料和/或有机材料，例如绝缘体(诸如介电层、塑料或金属等)。
现在参考附图且更特别地参考图1，其中所描绘的是根据本发明的实施例的示例功率MOSFET器件100的一部分的横截面视图。通过说明性的方式，示例功率MOSFET器件100被示出为具有金属填充的深源极触点(SCT)120的平面栅极功率MOSFET器件，金属填充的深源极触点(SCT)120可以形成在半导体衬底材料的沟槽中。在示例实施方案中，深源极触点120可以形成为包括难熔金属或铂族金属(PGM)填充物122的金属插塞，该填充物122将形成在功率MOSFET单元110A或110B的本体114中的源极区127连接到衬底接触区139。在一个示例实施例中，钨可以用作难熔金属填充物。如材料科学中已知的，难熔金属的识别特征是其耐热性，其中五种工业难熔金属(钼(Mo)、铌(Nb)、铼(Re)、钽(Ta)和钨(W))都具有超过2000℃的熔点，其中钨具有3422℃的熔点。示例PGM包括铱(Ir)、锇(Os)、钯(Pd)、铂(Pt)和铑(Rh)，其中Pt和Pd分别具有1769℃和1554℃的熔点。此类熔点可以与铝(Al)(不是难熔金属或PGM)进行比较，铝仅具有660℃的熔点，并且因此对于形成所公开的金属填充的深SCT120的金属填充物不是理想的。
功率MOSFET 100包括在顶表面附近定位的掺杂层，例如被提供为半导体衬底105上的外延(epi)层108的层。如前所述，衬底105和/或外延层108可包括硅、硅锗或其他半导体材料。然而，在某些附加的或可替代的实施例中，MOSFET 100可以直接形成在衬底105(诸如包括具有适当掺杂浓度的体硅的衬底)上。一个实施例包括在更重掺杂的衬底105上的外延层108，外延层108被轻掺杂并且具有被设计成增加器件击穿电压的外延层厚度，通过调整SCT沟槽深度来接触更重掺杂的衬底105。
因此，在本发明的实施例中，功率MOSFET 100可被认为是具有适当掺杂的衬底(例如，衬底105)以及掺杂层(例如，外延层108)的半导体结构，该适当掺杂的衬底具有底表面和顶表面，并且该掺杂层邻近顶表面定位并且具有上表面，其中第一导电类型的源极区和漏极区可以形成在掺杂层中接近掺杂层的上表面，源极区和漏极区彼此间隔开并且通过形成在掺杂层中的第二导电类型的沟道区分离，该沟道区具有在源极区下方延伸的一部分，并且另外其中该漏极区包括邻近形成在本体中的沟道区形成的掺杂区129。在一个示例实施方案中，掺杂区129包括具有比漏极区轻的浓度的轻掺杂漏极(LDD)，并且可优选地被创制成实现以下一个或多个：(i)抑制寄生电容；(ii)减少漏极中的电场强度；和/或(iii)减少形成热电子的可能性。
功率MOSFET 100包括形成在从本体114延伸到外延层108中的此类掺杂区(例如，LDD区)中的漏极132。尽管下文的示例实施例可能特别描述LDD区，但是本领域技术人员将认识到，本发明的范围不仅局限于此类示例。漏极132被提供有漏极触点(DCT)130，漏极触点(DCT)130还可包括具有势垒金属衬垫130B(例如，Ti/TiN)的金属插塞130A。通常通过离子注入形成的源极区127围绕且耦接到深SCT 120，深SCT 120向源极区127提供低电阻接触。深SCT 120经由在深SCT 120底部处的高度掺杂的衬底接触区139(对于P型衬底是掺杂的p+)(可选地穿过外延层108的薄区)将源极127连接到外延层108或衬底105，使得在功率MOSFET 100接通时的操作期间，电流能够以最小的电阻垂直向下流动且流出衬底105(管芯)的背面(在示例源极向下实施方案中)。
因此，对于外部电路系统，衬底105的背侧通常作为源极引脚进行操作，并且顶侧金属(其将在(多个)介电层138的顶部上并延伸到穿过介电层138至漏极132的漏极触点中)作为漏极引脚进行操作。如上所述，在深SCT 120的底部处是衬底接触区139，衬底接触区139通常是在蚀刻了用于深SCT 120的沟槽之后形成的注入区，其被掺杂与外延层108相同的类型。衬底接触区139的硼掺杂水平可以为约1x1020cm-3(例如，5x1019cm-3至1x1021cm-3)，以便向衬底105提供低电阻欧姆接触。两个功率MOSFET单元110A和110B被示出用作功率MOSFET器件构造块，在图1所示的该示例布置中从深SCT 120的中点到DCT 130的中点限定功率MOSFET器件构造块中的每一个。然而，技术人员将认识到，实际的功率MOSFET器件可以被视为2D晶体管阵列，因为可能存在并联电耦接在一起的数百或数千个独立有源MOSFET单元。通常通过单位单元110A、单位单元110B的重复镜像在电路设计中构建用于形成功率MOSFET器件的2D晶体管阵列。
功率MOSFET单元110A/110B还包括形成在合适的栅极介电层112上方的相应栅极电极或栅极堆叠(例如，栅极111A、栅极111B)。附加地或可替代地，可选的硅化物层113A/113B可被提供作为单元的栅极堆叠的一部分。无论是否实施堆叠，功率MOSFET单元110A/110B的栅极电极都独立地通过另一个金属或掺杂多晶元件(未示出)电连结在一起，所述另一个金属或掺杂多晶元件通常可以连接到器件封装件的栅极电极端子。由于晶体管阵列通常由该单位单元的重复镜像构建，所以应当了解，如图1的示例布置中所示，一个DCT 130在任一侧上共享两个栅极，正如一个深SCT 120在任一侧上共享两个栅极。
源极场板117可被提供作为深SCT结构120的一部分，以作为邻近功率MOSFET单元110A/110B的相应栅极电极的源极金属包封或延伸部进行操作。另外，根据本专利申请的教导，优选地形成为用于制造源极场板117但不电耦接到源极场板117的掩模层的一部分的场板可被提供或另外形成在每个MOSFET单元110A/110B的LDD区129的至少一部分上方。在图1的示例实施例中，附图标记115A和115B分别是指两个这样的LDD场板，如下文更加详细地描述，两个这样的LDD场板可以被可选择地和可切换地控制。
在一个示例实施方案中，源极场板(SFP)117可以包括难熔金属材料层或难熔金属材料层堆叠(诸如TiN/Ti)。同样，作为相同FP掩模层的一部分，LDD FP 115A/115B也可以包括类似的冶金，尽管它们与SFP结构117电隔离。另外，此类难熔金属材料也可以被提供在深SCT 120的底部处。在示例制造流程中，可以在TiN/Ti沉积之后执行快速热退火(RTA)步骤，这对于硅外延层108来说导致在Ti/Si界面处形成硅化钛。除了适当(例如，足够高的)掺杂浓度之外，这可以在深SCT 120与外延层108(或衬底105)之间提供良好的欧姆接触。
继续参考图1的横截面视图，示例功率MOSFET器件100的制造可以包括在栅极堆叠111A/113A和111B/113B上面以及围绕和/或覆盖SFP 117和LDD FP 115A/115B形成一个或多个介电层138。通常，此类介电层138可以包括由一个或多个沉积的氧化硅层(例如，原硅酸四乙酯(TEOS)衍生的掺杂了硼和磷的TEOS(BPTEOS)/TEOS)层)形成的介电堆叠，这可以基于标准层间介电处理(沉积/光刻/蚀刻)。
在一个示例实施例中，还可提供倾斜注入步骤，这有助于将适当的物质倾斜注入到SCT沟槽120的侧壁区中以形成掺杂的衬垫136。本领域技术人员将认识到，这样的倾斜注入物可以帮助减少本体区113(例如，P掺杂)与衬底105或外延层108之间的电阻。针对例示为NMOS器件的功率MOSFET器件100，倾斜沟槽注入物利用第一导电类型(例如，p型)。通常，源极接触沟槽可以具有至少为3或更大的纵横比(aspect ratio)，并且用于包括硼的倾斜注入物的注入参数可以包括从1x1014cm-2至5x1015cm-2的剂量范围、20keV至60keV的能量范围以及5度至25度的角度范围。
基于以上描述，本领域技术人员将认识到，通过提供单独的LDD FP 115A/115B，耗尽型FET或晶体管131被形成在LDD区129中，该耗尽型FET或晶体管131与由相关联的功率MOSFET单元的栅极堆叠门控的源极向下增强型FET晶体管133串联。在表面处形成在P本体114与N-LDD区129之间的边界区、界面或部分141可以被认为是作为耗尽型FET 131(DEP)的虚拟源极以及增强型FET 133(ENH)的虚拟漏极进行操作的节点。换言之，根据本发明的一个实施例的示例功率MOSFET单元或器件可以被建模为一种结构，在这种结构中，耗尽型FET131的沟道142直接连接到增强型FET 133的沟道。因此，可以看出，整个功率MOSFET单元(例如，110B)的漏极132(漏极132可以包括NMOS实施方案中的N+漏极)作为耗尽型MOSFET晶体管131的漏极进行操作，从而在沟道区142上方具有LDD FP 111B作为其栅极。如上所述，N-LDD区129的边界节点141可被视为公共节点，该公共节点操作为或包括耗尽型MOSFET 131的源极和增强型MOSFET 133的漏极，尽管它们没有单独连接到任何外部电压。整个单元110B的多晶栅极111B(或可选的堆叠111B/113B)作为增强型MOSFET 133的栅极进行操作。同样地，整个单元110B的N+源极127作为增强型MOSFET 133的源极进行操作。以类似的方式，耗尽型MOSFET也被形成在另一个镜像功率MOSFET单元110A中，这是因为在其中提供了单独的LDD FP 115A。
技术人员应当了解，所公开的MOSFET具有类似于LDMOS(横向扩散MOSFET)结构的形式，其在一些实施例中可以被实施为设计用于低导通电阻和高阻断电压的非对称功率MOSFET。如本文所用，LDMOS器件可以被视为与扩散金属氧化物半导体(DMOS)器件同义。除了钨(W)之外，金属填充物122还可以包括其他难熔金属(诸如Ta)或PGM(诸如Pt或Pd)、它们的金属硅化物，或此类金属的金属合金(包括Ti-W)。
如上所述，尽管本文大体描述了NMOS晶体管，但是本领域普通技术人员应该清楚的是，使用本专利申请的公开内容也通过用p掺杂区取代n掺杂区来形成PMOS晶体管，并且反之亦然，其中所得结构是大致相似的。例如，所公开的NMOS功率MOSFET器件与PMOS功率MOSFET器件的差异可以涉及使用相反类型的掺杂，例如，用于NMOS的P/P+衬底变成用于PMOS的N/N+衬底，源极区和漏极区从用于NMOS的N型掺杂改变为用于PMOS的P型掺杂，并且本体区从用于NMOS的P型改变为用于PMOS的N型。
因此，虽然包括耦接到N沟道耗尽型晶体管131的源极向下增强型晶体管133的N沟道MOSFET单元结构被例示为功率MOSFET单元(例如，单元110B)的一部分，但是参考本专利申请的本领域技术人员将了解，根据本文的教导，也可以在功率MOSFET实施方案中通过适当的极性改变(加以必要的修正)来利用P沟道器件和/或漏极向下架构。
以单个功率MOSFET单元110A/110B为例，与其对应的等效电路500在图5中示为集成电路，在示例性实施方案中，根据本发明教导，该集成电路在LDD区上方采用可切换地连接的场板。如上文所描述，耗尽型晶体管504在公共节点508处串联耦接到增强型晶体管502，其中反向偏压的本体漂移二极管506示出了被制造成功率MOSFET器件的漏-源结(drain-source junction)击穿二极管。
由于耗尽型晶体管504的FP栅极与源极FP结构电隔离，所以耗尽型晶体管504的FP栅极可以被偏压到不同的电压电平，以便有利地操作具有改善的性能和/或电特性的功率MOSFET IC器件。可以提供控制电路，该控制电路可以与功率MOSFET器件集成在一起或以其他方式相关联，该控制电路可以根据功率MOSFET器件是处于导通状态还是断开状态来选择性地切换耗尽型晶体管504的LDD FP栅极。图6A是根据一个实施例与用于控制断开状态下的功率MOSFET的高级控制电路602相关联的示例功率MOSFET集成电路的电路图600A。在断开状态下，不存在施加到增强型晶体管502的栅极电势(即，功率MOSFET栅极处于逻辑低电平)，并且LDD FP栅极被连接到功率MOSFET器件的源极。在该配置中，本发明的功率MOSFET器件类似于源极FP通常总是被偏压到源极基准(例如，接地)的常规源极向下功率MOSFET器件进行操作。耗尽型晶体管504的LDD区被耗尽，这将阻断漏极电压，由此确保功率MOSFET器件满足其击穿电压目标。因此，本领域技术人员将认识到，本发明的实施例继续表现出示例功率MOSFET实施方案(诸如由德克萨斯仪器股份有限公司(Texas Instruments,Inc.)制造的NexFETTM器件)的期望的高击穿电压特性。
图6B是根据一个实施例与用于控制导通状态下的功率MOSFET的高级控制电路604相关联的示例功率MOSFET集成电路的电路图600B。在该实施例中，耗尽型晶体管504的LDDFP栅极可切换地连接到增强型晶体管的多晶栅极，该增强型晶体管现在通过施加到栅极的正偏压(即，栅极处于逻辑高)而接通。因而，LDD区(例如，图1所示的LDD 129)的表面被正偏压成累积区，并且特定导通状态电阻(RSP，其为器件面积乘以导通状态电阻RDSON)被进一步减小。在另一个实施例中，如图6C的电路图600C所示，当功率MOSFET器件接通时，耗尽型晶体管504的LDD FP栅极可切换地连接到由外部驱动器610驱动或供应的独立高压电源。因为LDD FP栅极被单独连接到外部电源，所以可将高于功率MOSFET器件的栅极电压的电压施加到LDD FP栅极，这致使更进一步减小LDD区中的电阻。
转向图2，其中描绘了根据本发明的一个实施例的示例N沟道功率MOSFET重复单元(或包括两个成镜像的MOSFET电路的宏单元)的布局图200(例如，在俯视图中)。矩形源极FP结构202与一对成镜像的独立单元部分的自对准N+源极206/210相关联，这些单元部分大致类似于下面详细描述的图3A中所示的单元307A/307B。相应的自对准源极触点208/209也与自对准N+源极206/210相关联。以跑道形(race track)配置提供多晶栅极层212和LDD FP层204，其中栅极触点214通常与两个多晶栅极轨道相关联，并且LDD FP触点216通常与重复单元的两个FP轨道相关联。如上文参考图1所阐述的，漏极触点218被提供用于接触LDD区中的N+漏极(例如，金属插塞)。
图3A和图3B描绘了在两个不同位置处图2所示的功率MOSFET单元布局200的一部分的横截面视图。图3A所示的视图300A表示在布局200的X-X'处截取的横截面，该横截面描绘了示出例如由钨或其他金属物质形成的公共漏极插塞结构326的单元307A和单元307B。P外延层304被形成在P+衬底302上方，该外延层304具有限定于其中的N-LDD区306。钨填充的源极插塞324被形成在相应的沟槽中，从而向衬底302提供背侧源极触点。在一些实施方案中，也可以存在用于与外部电路系统接触的适当的背侧金属化。
P型本体308围绕N+源极310，与N+源极310相关联的是延伸到源极插塞沟槽中的源极场板322。虽然在重复单元结构300A中例示了单个多晶栅极314，但应当了解，类似于图1所示的实施例，可以在示例功率MOSFET器件中在介电层316上方提供栅极堆叠。LDD场板320被形成到氧化物覆盖的多晶栅极314的一侧(例如，形成在多晶栅极314的上表面和侧壁表面上方的第一绝缘层315)，该多晶栅极314优选形成在与用于形成源极FP 322的掩模层相同的FP掩模层中。LDD区306与P型本体308之间的边界节点、区域或部分313作为用于如上文所阐述的串联耦接增强型晶体管和耗尽型晶体管的公共节点(类似于图1的实施例中所示的边界节点141)进行操作。TEOS介电层328(例如，第二绝缘层)被形成在单元307A/307B上方，公共漏极插塞326穿过单元307A/307B形成于其间。
在图3B中示出了在图2的布局200的Y-Y'处截取的另一个横截面视图300B，其中LDD FP层320被延伸作为朝向FP触点216的延伸部。如图所示，可以在多晶栅极314与LDD FP延伸部320之间提供层间介电层330。
图4描绘了根据本发明的一个实施例对应于单元重复布置的布局图400，该单元重复布置可被用于制造具有多个功率MOSFET重复单元402A/402B的功率MOSFET器件。每个重复单元402A/402B被提供有对应的多晶栅极触点406A/406B、LDD FP触点408A/408B、相应的源极FP 412A/412B、相应的LDD FP 414A/414B以及共同连结的源极区404。相应的漏极触点410A/410B也可以例如根据示例功率MOSFET实施方案而共同连结。如前所述，在基于应用的示例功率MOSFET器件实现方式中，数百或数千个此类重复MOSFET单元可以并联耦接。
图7A描绘了根据一个实施例与用于控制功率MOSFET的控制电路的特定实施方案相关联的示例功率MOSFET集成电路或器件的电路图700A。包括第一控制FET 702和第二控制FET 704的控制电路系统被提供用于在导通状态和断开状态下控制具体化为串联耦接的耗尽型晶体管504和增强型晶体管502的功率MOSFET器件710。在功率MOSFET器件710的断开状态下，控制FET 704接通(例如，通过施加大于FET的阈值电压的电压)，这将耗尽型晶体管504的FP栅极耦接到源极(类似于图6A所示的布置)。在该状态下，应当了解，控制FET 702被关断，由此使耗尽型晶体管504的FP栅极从功率MOSFET栅极(其处于逻辑低电平)解耦。换言之，提供给控制FET 702和控制FET704的相应栅极的逻辑电平彼此互补。在功率MOSFET器件710的导通状态下，控制FET 704被关断，由此使耗尽型晶体管504的FP栅极从源极解耦。另一方面，控制FET 702接通，这将耗尽型晶体管504的FP栅极耦接到处于逻辑高的功率MOSFET栅极(类似于图6B所示的布置)。
在图7B所示的另一个实施例700B中，控制FET 702可以选择性地接通，以便将耗尽型晶体管504的FP栅极耦接到外部驱动器(类似于图6C所示的布置)而不是功率MOSFET栅极。除此之外，图7A和图7B中的控制电路布置的功能大致类似，尽管解耦的外部驱动器电路可以使得能够将比功率MOSFET器件的栅极电压更高的电压施加到LDD FP，由此致使或另外有助于LDD电阻的附加减少，如先前所提及的。
本领域技术人员将认识到，虽然已经以高级配置例示了独立的控制电路系统布置602/604/606，但是可以由例如包括如上面在示例实施方案中所阐述的控制FET 702、控制FET 704的单个电路来提供FP开关控制，优选地该单个电路被配置为生成一个或多个合适的控制信号(例如，响应于相应的栅极控制信号)，以便根据器件是断电还是通电来根据需要可切换地耦接FP栅极。
图8是示出与根据本发明的实施例的示例功率MOSFET器件的操作相关联的各种波形的时序图800。当功率MOSFET器件在t0接通时(例如，通过施加大于阈值电压VT的栅极电压VGate)，如迹线802所例示，器件开始导电，其中如迹线806所例示，漏-源电压(VDS)相应地接地。在经过某一时间(tFP)后，耗尽型晶体管的FP电压(VFP)被拉高(如迹线804所例示)，由此将LDD区偏置成累积区。随着进一步减小导通状态电阻，VDS被更快地拉到接地，产生迹线810，迹线810通常将低于以其他方式获得的VDS迹线808。在关断功率MOSFET器件之前，VFP驱动器被关闭或关断，然后将栅极电压VGate置于低电平。结果，漏-源电压VDS返回正常电平。
应当了解，根据示例实施例，可以有利地将包括诸如上面所描述的控制FET702和控制FET 704的控制电路集成到基于切换式FP的功率MOSFET器件的制造中。以说明的方式而言，用于将耗尽型晶体管504的LDD FP栅极耦接到源极向下增强型晶体管502的源极的控制FET(例如，控制FET 704)可以使用功率MOSFET电路的基本相同结构来制造，但是该功率MOSFET电路具有在栅极上方延伸到LDD区的源极FP结构(即，不具有可切换的LDD FP部分)，如可在某些示例NexFETTM工艺流程中提供的，其中为控制FET 704提供的深SCT插塞结构可以将其源极共同连结到功率MOSFET器件的源极。另一方面，由于控制FET(例如，控制FET702)被用作用于将耗尽型晶体管504的LDD FP栅极可切换地耦接到功率MOSFET器件的栅极或外部电压源(在导通状态下)的示例实施例，所以控制FET 702可以被制造为具有独立的源极触点，以提供此类可切换的耦接。图9描绘了集成功率MOSFET实施例900的横截面视图，该视图示出了与示例功率MOSFET单元902处于相同的衬底中的控制FET 906、908，其中控制FET 906被提供有源极插塞904，用于以源极向下配置共同连结到功率MOSFET的衬底。相比之下，控制FET 908被提供有与功率MOSFET的源极向下衬底电隔离的源极触点910。在图9的示例实施例中还示出了控制FET 906、控制FET 908之间的二极管端接点(termination)912。
图10A和图10B是与根据本发明的实施例的制造功率MOSFET集成电路的方法相关联的流程图。在一个实施方案中，图10A所示的工艺1000A涉及形成基于可切换地连接的FP的功率MOSFET单元或IC。在框1002处，在半导体衬底中形成一种导电类型的源极向下增强型FET器件(例如，NMOS器件)。在框1004处，例如，通过使在掺杂区上方延伸的场板部分与源极FP结构电隔离或分离，在衬底的掺杂区(例如，LDD)中形成耗尽型FET器件(具有相同的导电类型)，该掺杂区包括漏极端子，其中耗尽型器件的栅极在掺杂区的一部分上方形成为隔离场板，该隔离场板从源极向下NMOS增强型FET器件的源极端子可切换地连接(断开连接)。在一个实施方案中，图10B的工艺1000B涉及提供用于控制基于可切换FP的功率MOSFET器件的合适的控制电路系统。在框1010处，可提供第一控制电路，以便当功率MOSFET处于断开状态时有助于耗尽型器件的FP栅极与源极向下N沟道增强型器件的源极端子的连接。例如，如前所述，一对控制FET可被配置为响应于当功率MOSFET单元电路处于断开状态时提供的控制信号，在耗尽型晶体管的FP栅极端子与源极向下增强型晶体管的源极端子之间建立电连接。在框1012处，可提供另一个控制电路，以便当功率MOSFET处于导通状态时有助于耗尽型器件的FP栅极到源极向下N沟道增强型FET器件的栅极端子、或者到提供正基准电压的外部驱动器的连接。如前所述，该对控制FET可被配置为响应于当功率MOSFET单元处于导通状态时提供的控制信号，在耗尽型晶体管的栅极端子与外部驱动器电路或源极向下器件的栅极端子之间建立电连接。如本领域技术人员将认识到的，包括基于互补逻辑的FET的示例控制电路可以被集成为如上面所阐述的单个控制电路。
基于上述描述，技术人员将认识到，本文公开的实施例有利地提供功率MOSFET器件中的击穿电压(BVDSS)与特定导通状态电阻(RSP)之间的最佳权衡，以便在各种功率应用(包括例如DC-DC转换应用)中提供改善的操作效率和可靠性。此外，本文的实施例允许更多的空间来调整和优化LDD区中的掺杂密度分布，以便改善热载流子注入(HCI)性能，而不会负面地影响器件的RSP性能。可以通过优化根据本文教导所提供的LDD场板结构下方的氧化物厚度来有利地实现进一步的改善。
虽然已经详细示出和描述了各种实施例，但是权利要求书不限于任何特定的实施例或示例。上面的详细描述都不应被解读为暗示任何特定的组件、元件、步骤、动作或功能是必不可少的，使得它必须包括在权利要求书的范围内。以单数引用元件不旨在意味着“一个且仅一个”(除非明确如此陈述)，而是“一个或多个”。本领域普通技术人员已知的上面描述的实施例的元件的所有结构和功能等同物通过引用清楚地并入本文，并且旨在被本权利要求书所涵盖。因此，本领域技术人员将认识到，可通过在随附权利要求书的精神和范围内的各种修改和变更来实践本文所描述的示例性实施例。

Claims (20)

1.一种功率金属氧化物半导体场效应晶体管集成电路，即功率MOSFET集成电路，其包括：
半导体衬底；
源极向下增强型晶体管，其形成在所述半导体衬底中；
耗尽型晶体管，其形成在所述半导体衬底的掺杂区中，所述掺杂区包括漏极端子，并且所述耗尽型晶体管和所述源极向下增强型晶体管串联耦接，所述耗尽型晶体管包括场板；以及
控制电路，其连接在所述场板与所述源极向下增强型晶体管的源极端子之间。
2.根据权利要求1所述的功率MOSFET集成电路，其中所述源极向下增强型晶体管和所述耗尽型晶体管均包括N沟道FET。
3.根据权利要求1所述的功率MOSFET集成电路，其中所述场板作为形成在LDD区的至少一部分上方的栅极端子进行操作。
4.根据权利要求3所述的功率MOSFET集成电路，其中所述控制电路被配置为响应于当所述功率MOSFET集成电路处于断开状况时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与所述源极向下增强型晶体管的所述源极端子之间建立电连接。
5.根据权利要求3所述的功率MOSFET集成电路，其中所述控制电路被配置为响应于当所述功率MOSFET集成电路处于导通状况时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与所述源极向下增强型晶体管的栅极端子之间建立电连接。
6.根据权利要求3所述的功率MOSFET集成电路，其中所述控制电路被配置为响应于当所述功率MOSFET集成电路处于导通状况时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与外部驱动器电路之间建立电连接。
7.根据权利要求3所述的功率MOSFET集成电路，其中所述耗尽型晶体管的所述场板与耦接到所述源极向下增强型晶体管的所述源极端子的源极场板同时被限定。
8.根据权利要求1所述的功率MOSFET集成电路，其中所述耗尽型晶体管和所述源极向下增强型晶体管在所述掺杂区与所述源极向下增强型晶体管的本体区之间的边界界面处耦接，所述边界界面包括所述耗尽型晶体管的源极和所述源极向下增强型晶体管的漏极。
9.一种制造功率金属氧化物半导体场效应晶体管集成电路即功率MOSFET集成电路的方法，所述方法包括：
在半导体衬底中形成源极向下增强型晶体管；以及
在所述半导体衬底的掺杂区中形成耗尽型晶体管，所述掺杂区包括漏极端子，并且所述耗尽型晶体管和所述源极向下增强型晶体管串联耦接，其中所述耗尽型晶体管的栅极端子在所述掺杂区的至少一部分上方形成为场板，所述场板连接到控制电路，所述控制电路用于将所述场板可切换地连接到所述源极向下增强型晶体管的源极端子。
10.根据权利要求9所述的方法，其中所述源极向下增强型晶体管被形成为N沟道FET。
11.根据权利要求9所述的方法，其中所述耗尽型晶体管被形成为N沟道FET。
12.根据权利要求9所述的方法，其中所述控制电路被配置为响应于当所述功率MOSFET集成电路处于断开状况时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与所述源极向下增强型晶体管的所述源极端子之间建立电连接。
13.根据权利要求9所述的方法，其中所述控制电路被配置为响应于当所述功率MOSFET集成电路处于导通状况时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与所述源极向下增强型晶体管的栅极端子之间建立电连接。
14.根据权利要求9所述的方法，其中所述控制电路被配置为响应于当所述功率MOSFET集成电路处于导通状况时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与外部驱动器电路之间建立电连接。
15.根据权利要求9所述的方法，其还包括在所述掺杂区与所述源极向下增强型晶体管的本体区之间的边界界面处电耦接所述耗尽型晶体管和所述源极向下增强型晶体管，所述边界界面包括所述耗尽型晶体管的源极和所述源极向下增强型晶体管的漏极。
16.一种横向扩散的金属氧化物半导体晶体管器件，即LDMOS晶体管器件，其包括：
具有顶表面的半导体衬底，所述半导体衬底具有邻近所述顶表面定位且具有上表面的掺杂层；
第一导电类型的源极区和漏极区，所述第一导电类型的源极区和漏极区被定位在所述掺杂层中接近所述上表面，所述源极区和所述漏极区彼此间隔开并且通过形成在所述掺杂层中的第二导电类型的沟道区分离，所述沟道区具有在所述源极区下方延伸的一部分，其中所述漏极区包括邻近所述沟道区形成的轻掺杂漏极区即LDD区；
掺杂漏极接触区，所述掺杂漏极接触区通过所述轻掺杂漏极区与所述沟道区间隔开；
具有上表面和侧壁表面的导电栅极，所述导电栅极形成在栅极介电层上方，所述栅极介电层形成在所述沟道区上方，所述导电栅极与所述源极区和所述漏极区部分重叠；
导电路径，所述导电路径经由设置在沟槽中的导体连接所述源极区和所述半导体衬底；
第一绝缘层，所述第一绝缘层在所述导电栅极的所述上表面和所述侧壁表面上方；
场板，所述场板在所述轻掺杂漏极区上方，其中所述场板通过控制电路连接到所述源极区；
第二绝缘层，所述第二绝缘层在所述场板、所述第一绝缘层以及所述沟槽上方；以及
漏极电极，所述漏极电极电耦接到所述漏极接触区。
17.一种半导体器件，其包括：
半导体衬底；
功率MOSFET单元，所述功率MOSFET单元具有形成在所述半导体衬底中的源极向下增强型晶体管以及形成在所述半导体衬底的掺杂区中的耗尽型晶体管，所述源极向下增强型晶体管和所述耗尽型晶体管串联耦接，所述耗尽型晶体管包括场板，所述场板作为形成在所述掺杂区的至少一部分上方的栅极端子进行操作；以及
形成在所述半导体衬底中并且都连接到所述场板的第一控制FET和第二控制FET，所述第一控制FET和所述第二控制FET进行操作以根据所述功率MOSFET单元是处于导通状态还是断开状态来控制所述耗尽型晶体管的所述栅极端子，其中所述第一控制FET的源极与所述功率MOSFET单元的源极端子电隔离，并且所述第二控制FET的源极共同连结到所述功率MOSFET单元的所述源极端子。
18.根据权利要求17所述的半导体器件，其中所述第二控制FET被配置为响应于当所述功率MOSFET单元处于断开状态时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与所述源极向下增强型晶体管的源极端子之间建立电连接。
19.根据权利要求17所述的半导体器件，其中所述第一控制FET被配置为响应于当所述功率MOSFET单元处于导通状态时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与所述源极向下增强型晶体管的栅极端子之间建立电连接。
20.根据权利要求17所述的半导体器件，其中所述第一控制FET被配置为响应于当所述功率MOSFET单元处于导通状态时提供的控制信号，在所述耗尽型晶体管的所述栅极端子与外部驱动器电路之间建立电连接。
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