CN114464602A - 用于与金属氧化物半导体场效应晶体管集成的增强型电容器 - Google Patents

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Abstract

该发明涉及一种电容器，用于与形成于同一基板上的MOSFET器件集成。该电容器包括第一极板以及第二极板；所述第一极板，包括第一导电类型的掺杂半导体层；形成于该掺杂半导体层上表面的绝缘层；所述第二极板，包括多晶硅层，该多晶硅层形成于绝缘层上表面；反型层形成于掺杂半导体层中，位于绝缘层的下方并靠近掺杂半导体层的上表面，该反型层根据在所述的第一极板和第二极板之间施加的电压形成。还包括至少一个第二导电类型(与第一导电类型相反)的掺杂区，该掺杂区形成于与MOSFET器件中形成的第一导电类型的漏极和/或源极区域相邻的掺杂半导体层中。该掺杂区域与反型层电连接。

Description

用于与金属氧化物半导体场效应晶体管集成的增强型电容器
技术领域
本发明一般涉及电气、电子和计算机技术，更具体地涉及用于与金属氧化物半导体场效应晶体管器件集成的电容器。
背景技术
现代无线通信电路和系统对功率和线性性能提出了极为严格的要求，例如，对于在微波频率下工作的功率放大器和开关电路的要求。这些不断增加的功率和线性要求给高频、大功率电路元件的设计带来了挑战。在过去的几年中，硅横向扩散金属氧化物半导体(LDMOS)功率晶体管在这类应用中占据主导地位。然而，随着这类器件的可操作性接近极限，需要其他半导体材料和/或器件结构来满足下一代无线技术的高功率和高线性要求.
众所周知，在LDMOS器件中可采用场板结构。场板本质上是LDMOS器件中栅极在漂移区域上的延伸。通常由多晶硅形成的场板已被证明不仅能提高LDMOS器件中的击穿电压，还能抑制表面态，而表面态显著影响器件的功率性能。大的栅极多晶硅面积也有助于在LDMOS器件导通期间在场板下的漂移区积累电子，从而降低器件的导通电阻(RDSon)。
遗憾的是，虽然常规MOSFET器件中的场板结构通过局部调节电场有助于提高器件的击穿电压，但它产生了从漏极到栅极的附加寄生反馈电容，也称为密勒电容(Cgd)。更具体地说，从电路的角度来看，场板作为一个栅漏反馈电容，在器件的输入和输出端提供额外的信号调制。这种寄生反馈电容不良地影响了器件的整体高频性能，特别是在高速开关应用中，至少部分的不良影响是由于反馈通路所提供的额外相位变化所导致的。
发明内容
如一个或多个实施例所示，本发明有益地提供了一种适于与LDMOS晶体管器件集成的增强型电容器，以及用于制造这种电容器的方法。这种集成电容器有利地兼容现有的互补金属氧化物半导体(CMOS)制造技术，并且不依赖于使用昂贵的工艺和材料(例如双硅化物结构)以实现器件高频性能的实质性提高。此外，本发明的实施例有利地实现了增强的高频性能，例如通过降低栅极电荷(Qg)和/或降低栅漏电容(Cgd)而不显著降低器件中的击穿电压和/或导通电阻(RDSon)。
根据本发明的一个实施例，提供一种电容器用于与形成于同一衬底上的MOSFET器件集成。该电容器包括：第一极板，该第一极板包括有第一导电类型的掺杂半导体层，形成于该掺杂半导体层的上表面的绝缘层；以及第二极板，该第二极板包括形成于该绝缘层的上表面的多晶硅层。反型层形成与所述的掺杂半导体层中，该反型层位于至少一部分的所述绝缘层下方并靠近所述掺杂半导体层的上表面，该反型层根据在所述电容器的第一极板和第二极板之间施加的电压形成；至少一个掺杂区,该掺杂区具有与第一导电类型极性相反的第二导电类型，该掺杂区形成于MOSFET器件中的第一导电类型的漏极和/或源极区域相邻的掺杂半导体层中。所述掺杂区与所述反型层电连接。
根据本发明的另一实施例，一种制造电容器的方法，该方法被配置为与至少一个金属氧化物半导体场效应晶体管(MOSFET)器件集成，包括：形成第一极板，该第一极板包括第一导电类型的掺杂半导体层；形成绝缘层，该绝缘层形成于掺杂半导体层至少一部分的上表面上；形成第二极板，该第二极板包括在绝缘层至少一部分的上表面上的多晶硅层，其中，反型层形成于掺杂半导体层中，该反型层位于至少一部分的绝缘层下方并靠近掺杂半导体层的上表面，该反型层根据在所述电容器的第一极板和第二极板之间施加的电压形成；并且在掺杂半导体层中形成至少一个第二导电类型的掺杂区，该掺杂区靠近该掺杂半导体层的上表面，并且与在MOSFET器件中形成的第一导电类型的漏极区域和源极区域之一相邻，该掺杂区域与该反型层电连接，该第二导电类型与该第一导电类型的极性相反。
根据本发明的另一实施例，一种DC-DC电压转换器电路包括第一MOSFET器件，所述第一MOSFET器件具有与所述转换器电路的输入节点耦合的漏极，与所述转换器电路的开关节点耦合的源极和栅极，所述输入节点适于接收施加于所述转换器电路的输入电压。该电压转换器电路还包括第二MOSFET器件，该第二MOSFET器件具有与该转换器电路的开关节点耦合的漏极，与该转换器电路的回复电压耦合的源极，以及栅极。该DC-DC电压转换器电路包括与该第一和第二MOSFET器件耦合的控制器电路，所述控制器电路配置用于生成第一和第二控制信号，该第一和第二控制信号提供给所述第一和第二MOSFET器件的栅极用于控制所述MOSFET器件的激活；至少一个储能元件在开关节点和转换器电路的输出端之间耦合。
所述DC-DC电压转换器电路还包括在所述转换器电路的输入节点和回复电压之间耦合的输入电容器，所述输入电容器与至少一个所述第一和第二MOSFET器件集成。所述输入电容器包括第一极板，该第一极板包括第一导电类型的掺杂半导体层，所述掺杂半导体层在所述第一和第二MOSFET器件中形成至少一个漂移漏极区域和至少一个体区。所述输入电容器还包括绝缘层以及第二极板，该绝缘层形成在所述掺杂半导体层至少一部分的上表面上，该第二极板包括形成在所述绝缘层至少一部分的上表面上的多晶硅层板。在所述掺杂半导体层中形成反型层，所述反型层位于至少一部分的所述绝缘层下并靠近所述掺杂半导体层的上表面，该反型层根据在所述电容器的第一极板和第二极板之间施加的电压形成。该输入电容器还包括至少一个第二导电类型(极性与第一导电类型相反)的掺杂区，该掺杂区形成于掺杂半导体层中，该掺杂区靠近该掺杂半导体层的上表面，并且与该第一和第二MOSFET器件中的至少一个的漏极和/或源极相邻。该掺杂区与反型层电连接。
本发明的技术能够提供实质性有益的技术效果。列举的实施例仅为示例，不应作限制性理解。根据本发明一个或多个实施例的集成电容器包括有以下一项或多项优点：
·高值电容器，拥有非常小的面积；
·与标准CMOS制造技术兼容；
·更低的开关损耗；
·增强的高频性能；
·与DC-DC电压转换器应用的集成效果卓越。
本发明的这些及其他特征和优势将从以下对本发明的示例性实施例的详细描述中变得清晰，并应结合附图阅读。
附图说明
以下附图仅作为示例，不应作限制性理解，其中参考数字(如图中所示)指示了各视图中的相应元素，其中：
图1A是描述具有场板的横向扩散金属氧化物半导体(LDMOS)器件的至少一部分的透视图；
图1B是描述如图1A所示的LDMOS器件的至少一部分的沿图1A中A-A′线的截面图；
图2是描述根据本发明实施例的示例性LDMOS器件的至少一部分的透视图，该示例性LDMOS器件包括具有降低寄生电容的场板结构；
图3是描述如图2所示的本发明实施例的示例性LDMOS器件的至少一部分沿B-B′线的截面图；
图4是描述如图2所示的本发明实施例的示例性LDMOS器件的至少一部分沿C-C′线的截面图；
图5是描述本发明实施例的示例性LDMOS器件的至少一部分的透视图，该LDMOS器件的场板结构具有形成于其中的多个开口；
图6A至图6E是描述如图3所示的本发明实施例的LDMOS器件的示例性加工步骤的至少一部分的截面图。
图7A是描述本发明实施例的示例性LDMOS器件的至少一部分的透视图，该LDMOS器件包括场板，该场板形成与栅极分离的结构；
图7B是描述如图7A所示的示例性LDMOS器件的透视图，该LDMOS器件包括连接到外部的栅极驱动电路；
图8是描述如图1A所示的示例性LDMOS器件的截面图，从概念上描述了与之相关的寄生电容元件；
图9是图7A所示的示例性LDMOS器件的截面图，从概念上描述了与之相关的寄生电容元件；
图10是描述示例性LDMOS器件的至少一部分的截面图，该示例性LDMOS器件与图2至7B所示的示例性LDMOS器件一致，在本发明的优选的实施例中，厚绝缘层被硅局部氧化隔离(LOCOS)结构所取代；
图11是描述示例性LDMOS器件的至少一部分的截面图，该示例性LDMOS器件与图2至图7所示的示例性LDMOS器件一致，在本发明的优选的实施例中，厚绝缘层替换为浅槽隔离(STI)结构；
图12是描述示例性开关DC-DC电压调节器电路的至少一部分的电气原理图，其可以适用于本发明的一个或多个实施例；
图13为根据本发明的一个或多个实施例描述的示例性半导体结构的至少一部分，所述示例性半导体结构包括嵌入有DC-DC转换器的高压侧MOSFET器件的输入电容器；
图14为根据本发明的一个或多个实施例描述的电气原理图，其从概念上描述了图13所示的嵌入式输入电容器的等效电路；
图15为根据本发明的一个或多个实施例描述的示例性半导体结构的至少一部分的截面图，该半导体结构与图13中所示的示例性结构一致，修改部分为增加了嵌入高压侧MOSFET器件的输入电容器；
图16为根据本发明的一个或多个实施例描述的电气原理图，从概念上描述了图15所示的嵌入式输入电容器的等效电路；
图17为根据本发明的一个或多个实施例描述的截面图，其在概念上描述了在关闭高压侧MOSFET器件的情况下，图15中所示示例性半导体结构的至少一部分；
图18为根据本发明的一个或多个实施例描述的所述的示例性半导体结构的至少一部分的截面图，所述示例性半导体结构包括嵌入DC-DC转换器的低压侧MOSFET器件的输入电容器；
图19为根据本发明的一个或多个实施例描述的所述的示例性半导体结构的至少一部分的截面图，该示例性半导体结构包括嵌入DC-DC转换器的低压侧MOSFET器件的输入电容器，所述输入电容器包括作为第二极板的n型半导体层；
图20为根据本发明的一个或多个实施例描述的截面图，描述了示例性半导体结构的至少一部分，该示例性半导体结构包括：与一个或多个功率器件(无论是高压侧还是低压侧MOSFET器件)集成在同一衬底上的输入电容器，以及作为电容结构的极板之一的p型掺杂层，所述电容与功率器件电隔离；
图21为根据本发明的一个或多个其他实施例描述的截面图，描述了示例性半导体结构的至少一部分，该示例性半导体结构包括：与一个或多个功率器件(无论是高压侧还是低压侧MOSFET器件)集成在同一衬底上的输入电容器，以及作为电容结构的极板之一的n型掺杂层，所述电容与功率器件电隔离；以及
图22为根据本发明的一个或多个实施例描述的如图21所示的示例性半导体结构的至少一部分的截面图，其中电容的多晶硅层通过硅化物层接地，半导体层通过第一和第二掺杂区域连接到VIN。
应当理解的是，对于附图中元件的说明是为了表述的简单和清晰。在商业上可行的实施例中，为了减少视图中的阻碍，可能有一些有用或必要的但属于公知内容的元件未在图中显示。
具体实施方式
如一个或多个实施例所示，本发明的原理将在示例性的横向扩散金属氧化物半导体(LDMOS)器件中描述，以及LDMOS器件的制造方法，该LDMOS器件具有用于在不显著降低器件的功率和线性性能的情况下提高高频性能的场板结构。但是，值得注意的是，本发明并不限于本申请所示和描述的具体装置和/或方法。相反，鉴于本申请的启示，本领域技术人员能清楚地认识到，可以对所示实施例进行许多修改，这些实施例都在权利要求保护的发明的范围内。也就是说，对于本申请记载和描述的实施例，不应当推断出为对本发明的任何限制。
为了描述和主张发明实施例的目的，此处可能使用的术语“MISFET”意在进行广义解释，包括任何类型的金属绝缘体半导体场效应晶体管。例如，术语“MISFET”意在包括使用氧化物材料作为栅极介质的半导体场效应晶体管(即MOSFET)，以及不使用氧化物材料作为栅极介质的半导体场效应晶体管。此外，尽管首字母缩写MISFET和MOSFET中提及“金属”，但术语MISFET和MOSFET也意在包括栅极由非金属材料(例如多晶硅)构成的半导体场效应晶体管；术语“MISFET”和“MOSFET”在本申请中可互换使用。
尽管本申请的整体制造方法和结构是全新的，但是，根据本发明的一个或多个实施例，实施所述方法的一部分或多部分所需的某些个别处理步骤可以利用传统的半导体制造技术和传统的半导体制造工具。这些技术和工具对于在相关领域中具有一般技能的人来说已经是很熟悉的。此外，用于制造半导体器件的许多处理步骤和工具也在许多现成的出版物中进行了描述，例如，包括P.H.Holloway等人所著的《化合物半导体手册：形成、加工、表征和器件》，于2008年由剑桥大学出版社出版；和R.K.Willardson等人所著的《化合物半导体的加工和特性》，于2001年由学术出版社出版，上述两本书经引用后将其全部内容并入本申请。需要强调的是，虽然这里列出了一些单独的处理步骤，但这些步骤仅仅是说明性的，本领域的技术人员可能熟悉几种同样合适的替代品，这些替代品也属于本发明的范围。
应当理解的是，附图中所示的各层和/或区域不一定是按比例绘制的。此外，为便于描述，在这种集成电路设备中常用的一种类型的一个或多个半导体层可能不会在给定的图中明确地显示出来。然而，这并不意味着在实际的集成电路设备中省略了没有明确显示的半导体层。
图1A和1B分别是透视图和截面图，所述透视图中描述了包含场板结构的示例性LDMOS器件100的至少一部分；图1B为在图1A中沿A-A′线的LDMOS器件100的截面图。具体地说，LDMOS器件100包括可以由单晶硅形成的衬底102。优选通过在衬底102中添加杂质或掺杂剂(如硼、磷、砷等)，以改变材料的导电类型(如n型或p型极性)。在本例中，由于LDMOS器件100是n沟道晶体管，衬底102具有p型导电类型，因此可称为p衬底(P-SUB)。
在本实施例中具有p型导电类型的体区104(P-BODY)形成于衬底102的上表面附近，其从源极侧向器件的漏极侧横向延伸。轻掺杂漂移(LDD)区域106形成于衬底102的上表面附近，并在横向与体区104相邻。LDD区域106具有与体区104相反的导电类型，在本实施例中为n型导电类型，因此称为n型漏极漂移(NDD)区域。
LDMOS晶体管100包括源极区域108、漏极区域110和栅极112。源极区域108和漏极区域110分别形成于靠近衬底102上表面处，并且彼此在横向间隔。优选地，源极区域108与漏极区域110是掺杂质的，例如通过传统的注入步骤，使用已知浓度水平的杂质，根据需要选择性地改变材料的导电类型。在本例中，源极区域108与漏极区域110具有n型导电类型。
源极区域108形成于体区104的至少一部分中，漏极区域110形成于NDD区域106的至少一部分中。具有与体区104相同的导电类型(本实施例中为p型)的重掺杂区114，该重掺杂区114形成于靠近衬底102上表面处，与源极区域108横向相邻并在体区内，并与LDMOS器件100的物理接触。源极区域108与体接触区114电连接。
栅极112形成于源极区域108与漏极区域110之间，并且形成于至少一部分体区上。虽然没有明确说明，在栅极112下形成了薄的氧化层(例如，二氧化硅(SiO2))，在LDMOS器件100中将栅极、源极区域108与漏极区域110之间电隔离。正如本领域的技术人员所了解的，施加到栅极的偏压使栅极下的体区104中形成沟道，用于控制源极区域108和漏极区域110之间的电流。
如图1A和1B所示，栅极112被配置为具有栅极延伸部分116，该栅极延伸部分116横向延伸通过NDD区域106并延伸至漏极区域110前。该栅极延伸部分116形成于介电层118上，该介电层118的厚度大于栅极氧化物的厚度，该栅极延伸部分116通常称为场板。在本例中，场板116是栅极112的连续延伸，其作用是调制LDMOS器件100中的电场，该作用增加了器件的击穿电压。场板116还在LDMOS器件100的导通位置使电子在NDD区域106的上表面附近聚集，这降低了导通电阻(RDS-on)。
如前所述，在过去几年中，LDMOS功率晶体管在大功率应用中占主导地位，特别是功率放大器应用，例如在无线通信系统中。众所周知，在MOSFET器件中采用场板结构，通过局部调制电场来提高器件的击穿电压，但标准场板结构产生的附加寄生反馈电容对器件的整体高频性能产生不利影响，使器件在不采用复杂和昂贵的材料和/或制造工艺的情况下根本不适用于高频应用。
为满足现代高频应用的频率性能标准，可采用降低寄生栅漏电容Cgd。通常情况下，平行板电容器的电容C按下式定义：
Figure BDA0003490686070000071
其中ε0为绝对介电常数(即真空介电常数ε0＝8.854×10-12F/m)，εr为平行板间介质或介质材料的相对介电常数，A为各平行板的一端的表面积，d为板间距离(即板间介质材料的厚度)。因此，为了降低电容，可以增加极板之间的介质材料的厚度和/或减少一个或两个极板的表面积。
为了在LDMOS器件中实现增强的高频性能而不显著影响器件中的功率和线性性能，如本发明的一个或多个实施例所示，本发明提供了一种LDMOS器件，其具有新的场板结构，该场板结构配置为减少栅极和漏极之间的重叠区域，从而有利地减少了器件中的寄生栅漏电容(Cgd)。
如本发明的实施例，图2至图4所示，概念性地描述了示例性LDMOS器件200的至少一部分，包括具有降低寄生电容的场板结构；图2是描述示例性LDMOS器件200的至少一部分的透视图，图3是描述示例性LDMOS器件200的至少一部分的沿B-B′线截面图，图4是描述示例性LDMOS器件200的至少一部分沿C-C′线的截面图。LDMOS器件200包括半导体衬底202。在一个或多个实施例中，衬底202由单晶硅形成(例如，具有<100>或<111>晶体取向)，也可以使用合适的替代材料，例如但不限于锗、锗硅、碳化硅、砷化镓、氮化镓或类似材料。此外，在一个或多个实施例中，优选通过添加杂质或掺杂剂(如硼、磷、砷等)来修改衬底202以改变材料的导电类型(如n型或p型)。在一个或多个实施例中，衬底202具有p型导电类型，因此可称为p型衬底(P-SUB)。通过向衬底材料中添加规定浓度水平(例如每立方厘米约1014至约1018个原子)的P型杂质或掺杂剂(例如，第III族元素，例如硼)可以形成p型衬底，例如通过使用扩散或注入步骤，按照所需的方式改变材料的导电类型。在一个或多个备选实施例中，可以通过向衬底材料中添加指定浓度水平的n型杂质或掺杂剂(例如，第V族元素，例如磷)而形成n型衬底。
在衬底202靠近其上表面的至少一部分上形成轻掺杂的漏极漂移或漏极延伸区域206。漏极漂移区域206具有与衬底202相反的导电类型。在一个或多个实施例中，当使用p型衬底202时，漏极漂移区域206具有n型导电类型，其可通过使用标准CMOS制造技术将n型杂质(例如磷)植入衬底的特定区域而形成，因此在此处将其称为n型漏极漂移(NDD)区域。NDD区域206的掺杂浓度与LDMOS器件200的击穿电压密切相关，因此，除其他因素外，通过控制NDD区域206的掺杂水平，可以在器件中实现所需的击穿电压。
在NDD区域206的至少一部分中形成了局部低电阻率体区204。体区204的导电类型与漏极漂移区域206的导电类型相反。在一个或多个实施例，体区204包括设置在靠近NDD区域206的上表面处的p型阱(或p阱)。在该示例性的实施例中，体区204通过使用标准CMOS制造技术将p型杂质(例如硼)植入NDD区域206的特定区域而形成。体区204虽然与衬底202具有相同的导电类型，但优选地，其相对于衬底具有更重的掺杂度，以使体区具有比衬底更低的电阻率，例如约为0.01到0.3Ω-cm。在采用n型衬底202的一个或多个其他的实施例中，体区204可包括使用类似CMOS制造技术形成的n型阱。
在靠近LDMOS器件200的上表面处形成具有与衬底202相反的导电类型/极性(例如n型)的第一和第二重掺杂区，并限定LDMOS器件的源极区域208和漏极区域210；源极区域形成在体区204中，漏极区域形成在NDD区域中。在一个或多个实施例中，源极区域208和漏极区域210由使用标准CMOS注入工艺形成的重掺杂的n型材料组成。具体地说，标准CMOS制造技术可以用n型材料注入源极区域208和漏极区域210以形成对应源极区域208的第一n+区和对应漏极区域210的第二n+区。n型材料包括能够提供电子的供体类型的杂质原子，例如但不限于磷、砷、锑或类似物质。用n型材料注入源极区域208和/或漏极区域210导致源极区域208和/或漏极区域210中的载流子电子密度超过载流子空穴密度。
在体区中形成重掺杂区211，其导电类型与体区204相同(即本实施例中的p型)，仅在掺杂度上高于体区，重掺杂区211形成于体区204内，靠近体区204上表面并在横向与源极区域208相邻，该重掺杂区211形成LDMOS器件200的体接触区。例如，在随后的金属化步骤中，源极区域208电连接到体接触区211。
继续参考图2至图4，栅极212形成于体区204上方，靠近晶片的上表面，并且在源极区域208和漏极区域210之间。栅极212通过薄绝缘层214与体区204和NDD区域206电隔离，该薄绝缘层214设置在形成栅极的晶片的上表面上。在一些实施例中，薄绝缘层214可以由氧化物(例如二氧化硅)形成，因此在此处可称为栅极氧化层。尽管其他材料(如金属)也类似地设想用来形成栅极，但优选地，栅极212由重掺杂的多晶硅形成。本领域技术人员所知，当在栅极212和源极区域208之间施加一个偏置电压时，通过场效应原理，在栅极氧化层214下的体区204中诱导产生一个反型层或沟道。所述沟道的作用是促进在LDMOS器件200的源极区域208和漏极区域210之间的电流流动，根据施加电压控制电流的大小。
在图2至图4中的用于说明的实施例中，所述栅极212包括屏蔽结构216，优选地，所述屏蔽结构216形成作为所述栅极212的同类型延伸，横向延伸到所述NDD区域206的至少一部分之上。屏蔽结构216，也被称为法拉第屏蔽或场板；在一个或多个实施例中屏蔽结构216被构造为阶梯结构，其具有与栅极212相邻的第一端，以及从第一端横向延伸并设置在NDD区域206上的第二端。场板(即屏蔽结构)216通过绝缘层218与NDD区域206电隔离。在一个或多个实施方案中，绝缘层218形成为栅氧化层214的延伸，位于NDD区域206和场板216之间，并且具有相对于栅氧化层更大的厚度。在本例中，场板216作为栅极212的延伸，由与栅极相同的材料(例如掺杂多晶硅)形成，本发明的其他实施例也以类似的方式设想，其中栅极和场板作为由相同或不同的材料构成的分离结构构成。场板216的主要作用是减轻经常出现在LDMOS器件200的漏极侧的栅极边缘的局部高电场，该局部高电场可导致电子注入(例如热载流子注入)进入栅氧化层214，导致阈值漂移，从而恶化线性。
如前所述，根据本发明的各方面，场板216被构造成减少栅极和漏极之间的重叠区域，从而有利地减少器件中的寄生栅漏电容。具体地说，在一个或多个实施例中，场板216被形成为具有至少一个开口220，该开口220暴露底层NDD区域206的至少一部分。场板216中的开口220被构造用于减少重叠区域的数量(即与NDD区域重叠的栅极部分)，这有益地减少了LDMOS器件200中的栅漏电容。栅漏电容的降低程度影响开口220尺寸。栅漏电容与开口220的面积成反比，即开口220的面积越大，栅漏电容越小。
尽管开口220的形状为矩形，但是本发明的实施例并不限于任何特定的形状或尺寸。例如，在一个或多个实施例中，开口220的形状实质上为椭圆形。此外，具有多个开口的场板也作为被本发明的实施例作相似的考虑。具体地说，参照如图5所示的备选实施例。在LDMOS器件500中的场板216被构造为具有多个开口502，504和506，并且该场板216覆盖在NDD区域206上。应当理解的是，本发明的实施例不限定开口的任何特定数量，也不限定于开口502、504和506中每一开口的任何特定形状和/或尺寸。
虽然在图2中被省略，但如图3和4中所示，优选地在栅极212和场板216的侧壁上形成绝缘间隔件222。绝缘间隔件222将栅极212和场板216与LDMOS器件200的其他元件电隔离。任选地，参照图3，在NDD区域206中形成注入层224，该注入层靠近NDD区域的上表面，并位于栅极212和场板216之间的开口220下方。在本示例性实施例中，注入层224掺杂具有特定浓度水平(例如每立方厘米约1015至约1018个原子)的n型杂质。
注入层224至少部分用于增加最靠近漏极区域210的沟道端上的n型浓度，从而降低沿源极区域和漏极区域之间的电流路径的导通电阻(RDS-on)。注入层224还用于限定栅极212下的沟道区域，有效地形成自对准沟道的延伸，从而能够使用较短的栅极长度并增强稳定性。在高频应用中，可取的为，较小的栅极长度相当于较小的栅极电荷(Qg)。当栅极长度减小到某一尺寸以下时(例如，小于p型体区横向扩散长度)，p型体区204超出栅极212,LDMOS器件将难以导通。通过添加n型注入层224，延伸到栅极212之外的p型体区204将被反掺杂为n型导电类型(如本示例性实施例)，从而使LDMOS器件200更容易导通，并且较少受到体区206不稳定的横向扩散的影响。
在一个或多个实施例中，在栅极212和场板结构216的上表面的至少一部分上形成硅化物226(一种金属和硅的合金)层，用以降低栅极和场板结构的电阻率。虽然没有明确表示，但是硅化物层也可以形成在源极区域208和漏极区域210的上表面的至少一部分上，以便在所述源极区域和相应的源极接触区之间，以及在所述漏极区域和相应的漏极接触区之间形成低电阻互连。源极和漏极接触区(未明确在附图中显示，但隐含)分别提供与LDMOS器件200的源极区域208和漏极区域210的电连接。
使用标准的CMOS制造步骤，一旦用于形成LDMOS器件200的前道工序处理完成，LDMOS器件可与在同一晶片上制造的一个或多个元件互连，以形成所需的电路。这应用于一系列的晶片加工步骤中，这些步骤统称为后道工序(BEOL)加工。BEOL加工主要涉及创建由绝缘层(即介质)隔离的金属互连。用于形成介电层的绝缘材料传统上为二氧化硅(SiO2)，本发明的实施例同样考虑使用其他材料(例如硅酸盐玻璃等)。
根据本发明的一个实施例所示，该实施例仅作为示例，不作为限制性说明，如图6A至图6E是本发明实施例的如图3所示的示例性LDMOS器件200中间过程加工步骤600的至少一部分的截面图。参照图6A，示例性的加工步骤600从衬底202开始，衬底202在一个或多个实施例中包括单晶硅或可选择其他半导体材料，例如但不限于锗、锗硅、碳化硅、砷化镓、氮化镓或类似物。在本实施例中，用p型杂质或掺杂剂(例如，硼、磷、砷等)掺杂衬底202以形成p型导电衬底或p型衬底(P-SUB)。本发明的实施例还考虑采用n型导电衬底。在衬底202的至少一部分的上表面上形成NDD区域206。在一个或多个实施方案中，优选地使用注入工艺形成NDD区域206，例如，离子注入。
如图6B中所示，在NDD区域206的上表面的至少一部分上形成厚的(高压)绝缘层218。在一个或多个实施例中，绝缘层218包括使用标准氧化工艺形成的氧化物(例如二氧化硅(SiO2))，同样可考虑使用其他合适的绝缘材料。也可以使用沉积工艺来形成高压绝缘层218。然后使用标准的光刻和蚀刻对高压绝缘层218进行图形化，得到的结构如图6B所示。
在图6C中，形成薄的绝缘(栅极氧化物)层214，如通过氧化晶片形成。如前所述，栅极氧化物层214的厚度小于高压绝缘层218的厚度。用于形成高压绝缘层218和栅氧化层214的SiO2，通常由氧和硅在高温环境(例如约800摄氏度至1200摄氏度)所驱动的化学反应而形成；然而，即使在室温下，在空气环境中也可形成一层浅的天然氧化层(例如约1纳米(nm)厚)。为了在可控的环境中生长较厚的氧化物，可以使用几种已知的方法，例如，等离子体增强化学的气相沉积法(PECVD)。
然后在所述晶片上表面的至少一部分上沉积多晶硅层，特别是在所述高压绝缘层218和所述栅氧化层214上方。所述多晶硅层经过图形化和蚀刻处理后，形成LDMOS器件200的栅极212和场板216结构。如前所述，在本示例性实施例中，场板216实质上是栅极212的延伸，配置具有其中的至少一个开口220，该开口220用于降低寄生栅漏重叠电容Cgd。
继续参考图6C，掺杂的体区204形成于NDD区域206的一部分中，并靠近NDD区域的上表面。在本例中，体区204掺杂具有与NDD区域的导电类型相反的导电类型的杂质(即p型杂质)，从而形成LDMOS器件200的p型体区。体区204优选使用注入工艺形成，例如，离子注入，通常随后在指定温度下退火以驱动和分配NDD区域206中的杂质。通过在栅极和源极区域(图2中分别为212和208)之间施加特定的偏置电压(例如，至少等于LDMOS器件的阈值电压Vt)，在LDMOS器件200的栅氧化层214下的体区204中建立反型层或沟道。该沟道的作用是根据施加的偏置电压，促进LDMOS器件200中的源极区域和漏极区域之间的电流流动。
任选地，注入层224形成于NDD区域206中，靠近NDD区域的上表面，位于栅极212和场板216之间的开口220之下。在注入期间，优选地将栅极212和场板216用作掩模。如前所述，在本示例性实施例中的注入层224为n型注入层，用于增加最靠近漏极区域210的沟道边缘处的n型掺杂浓度水平，从而降低LDMOS器件的导通电阻。注入层224还用于限制栅极212下的沟道区域以改进高频性能。
在图6D中，在栅极212和场板216的侧壁上形成绝缘间隔件222。此外，形成源极区域208和漏极区域210，例如通过使用注入过程(例如离子注入)来产生指定浓度水平和类型的杂质，然后通过扩散步骤来促进掺杂剂的分布。优选地，源极区域208和漏极区域210分别在靠近体区204和NDD区域206的上表面处形成，并且彼此横向间隔。优选地，重掺杂区域211在源极区域208附近使用注入工艺形成，在优选的本例中该区域211具有p型导电类型，并且用作体接触区。
如图6E所示，在栅极212和场板216的上表面上形成硅化物层226，从而降低此结构的电阻。正如本领域的技术人员所知，硅化物通常是通过在硅结构的上表面沉积金属，然后进行高温退火(例如约900摄氏度)，从而将沉积的金属转变为硅化物层而形成的。硅化物层226仅在沉积金属(在退火后成为硅化物的金属成分)与硅直接接触的区域形成，因此该过程是自对准的。本领域技术人员所知的，在硅化物形成完成后，BEOL工艺优选的用于将单个器件(例如晶体管、电容、电阻等)与晶片上的布线、金属化层互连。
图7A是根据本发明的备选实施例描述包括增强型场板结构的示例性LDMOS器件700的至少一部分的透视图。具体地说，LDMOS器件700以与图2中所示的示例性LDMOS器件200一致的方式配置。不同的是，LDMOS器件700不具有作为栅极212的延伸形成的场板(图2中标注的216)，而是包括屏蔽结构702，该屏蔽结构702为与栅极212分离的结构。与图2中所示的场板结构相比，屏蔽结构702与栅极212的分离进一步降低了LDMOS器件700中的寄生栅漏电容。此外，由于屏蔽结构702配置为与栅极212分离的结构，因此屏蔽结构不必与栅极采用相同的材料形成。
在本示例性实施例中，屏蔽结构702通过栅极电极704和相应的导电通孔706电连接到栅极212。导电通孔706被配置为在栅极电极704和栅极212和屏蔽结构702各自的端部之间提供直接的电连接。在一个或多个实施例中，位于导电通孔706远端的栅极212和屏蔽结构702的端部保持电开路(即不连接)。此外，导电通孔706适用于将栅极电极704与NDD区域206垂直分隔，从而进一步降低寄生栅漏电容。栅极电极704和导电通孔706可以由金属(例如铝栅极电极和钨通孔)构成，本发明的实施例不限于任何特定的导电材料。此外，栅极电极704和导电通孔706不必由相同的材料构成。
优选地，在一个或多个实施例中，栅极电极704和/或导电通孔706由高阻抗材料构成。形成具有高阻抗材料的栅极电极704电极和/或导电通孔706可使在高开关频率下耦合到栅极212的漏极电极电压尖峰最小化，从而有助于降低由于假栅导通而导致击穿的可能性，这种假栅导通在高频功率开关应用中经常发生。
在本实施例中，栅极和屏蔽结构被配置为平行、独立的指状结构。由于屏蔽结构702仅通过栅极电极704和导电通孔706在栅极和屏蔽结构指状末端与栅极212电连接，因此显著降低了栅极在NDD区域206上的电耦合的数量以及寄生栅漏电容。
在备选实施例中，栅极212和屏蔽结构702通过外部电路电连接在一起。具体地说，图7B是一个透视图，描述了如图7A所示的示例性LDMOS器件700，根据本发明的实施例，包括与外部的栅极驱动电路708连接。在这个示例性实施例中，栅极电极(图7A中标注的704)被分割为物理上和电连接上彼此分离的栅极电极710和屏蔽结构电极712。栅极电极708，类似于图7A中所示的栅极电极704，通过相应的导电通孔706与栅极212电连接。同样地，屏蔽结构电极712通过其相应的导电通孔714与屏蔽结构702电连接。
继续如图7B所示，外部栅极驱动电路708耦合于栅极电极710和屏蔽结构电极712之间。在一个或多个实施例中，除了提供用于独立驱动栅极212和屏蔽结构702的控制信号外，栅极驱动电路708还在栅极212和屏蔽结构702之间提供高阻抗(例如约1000欧姆)的电连接。如前所述，该高阻抗连接安排的其中一个好处是最小化漏极电压尖峰，该漏极电压尖峰可能在高开关频率下耦合到栅极212上，从而导致假栅导通；这有助于减少击穿的可能性；也就是说，当两个器件都导通时，高压电源通过高压侧和低压侧MOSFET对地短路。
图8是图1A中所示的LDMOS器件100的截面图。概念性地描述了与栅极112和场板116相关的寄生电容元件。仅供比较，图9是图7A中所示的LDMOS器件700的截面图。概念上描述了与栅极212和屏蔽结构702相关的寄生电容元件。
更具体地说，参照图8，所述LDMOS器件100包括由于栅极112和场板116在NDD区域106上的延伸而产生的寄生栅漏电容元件Cgd1,Cgd2和Cgd3。Cgd3的电容小于Cgd2，至少部分是由于场板116上形成的较厚的介电层118所致。将分布的并联电容元件Cgd1,Cgd2和Cgd3相加作为LDMOS器件中总的栅漏极电容100。通过比较，与图9中所示的屏蔽结构702的新配置相比，存在于LDMOS器件700中的寄生栅漏电容的元件为Cgd1，Cgd2及Cgd3，其中Cgd1归因于NDD区域206上的栅极212的边缘的轻微电耦合，Cgd2归因于NDD区域上的屏蔽结构702的边缘的轻微重叠，以及Cgd3归因于NDD区域上的屏蔽结构的延伸。然而，由于在LDMOS器件700中NDD区域上的栅极延伸的很大一部分已被移除，与图中1A的LDMOS器件100中相应的寄生电容元件相比，LDMOS器件700中的这些寄生栅漏电容元件要小得多。此外，由于栅漏电容是LDMOS器件中开关感应假栅导通的主要来源，与LDMOS器件100相比，LDMOS器件700将有益地实现在更高开关频率下增强器件的可靠性。
如前所述，为了减少场板216(如图2所示)在NDD区域206上的延伸而产生的寄生电容，增加场板(即图7A和7B中的屏蔽结构702)和NDD区域之间的绝缘层218的厚度。绝缘层218如图2至图7B所示，优选地，如本发明的实施例所示，使用氧化工艺或氧化物沉积工艺形成。为了更好地兼容当前的半导体加工平台，图10和图11示出了在场板216下方形成高压绝缘层的备选实施例。
具体地说，图10描述了示例性LDMOS器件1000的至少一部分截面图，其与图2至图7B中所示的示例性LDMOS器件1000通过一致的方式形成。根据本发明的实施例，高压绝缘层(如图2、7A和7B中标注的218)被局部氧化的硅(LOCOS)结构1002所取代。本领域的技术人员所知，在LOCOS加工过程中，晶片上不会被氧化的区域涂覆有在高温(如约800至1200℃)下防止氧扩散的材料(如氮化硅)。在一个或多个实施方案中，通过在NDD区域206中热氧化硅形成LOCOS结构1002。在这个高温过程中，硅晶片被硅氧化物“消耗”和“替换”。然后以与图2中所示的高压绝缘层218上的场板216一致的形成方式在LOCOS结构1002的至少一部分上形成场板216。
同样，图11描述了示例性LDMOS器件1100的至少一部分截面图，其形成方式与图2至图7B中所示的示例性LDMOS器件一致。根据本发明的实施例，高压绝缘层(如图2、7A和7B中标注的218)被浅槽隔离(STI)结构1102取代。本领域的技术人员所知，STI结构1102形成时间是在半导体器件制造过程的早期，在晶体管和其他主动元件形成之前形成。在一个或多个实施例中，STI结构1102是通过在NDD区域206的一部分(在注入层224和漏极区域210之间)上蚀刻沟槽而形成的，沉积一种或多种介电材料(例如二氧化硅)以填充沟槽，并使用例如CMP的平面化技术去除多余的介电材料。然后以与图2中所示的高压绝缘层218上的场板216的形成方式一致的方式在STI结构1102的至少一部分上形成场板216。不过，由于STI结构1102基本上与晶片的上表面平齐，场板216在NDD区域206上形成以便其基本上与栅极212平齐；即，场板不是与图2、7A或7B中所示的场板类似的阶梯式结构。
本发明的各实施例可有益地用于在相当小的面积内形成高值电容器。其非常适用于实际应用，例如但不限于开关直流(DC)-DC同步转换器，这通常需要一个相对的高值的输入电容器，以改善通常困扰开关DC-DC同步转换器的开关电压振铃问题。
仅作为示例，在不限制或不丧失一般性的情况下，图12是一幅电气原理示意图，描述了作为同步降压转换器实现的示例性开关DC-DC电压转换器电路1200的至少一部分，在该电路1200中可以利用本发明的一个或多个实施例所述的各方面内容。电压转换器电路1200包括第一MOSFET器件M1，其在此可称为高压侧器件，以及第二MOSFET器件M2，其在此可称为低压侧器件。高压侧装置M1的漏极(D)连接到输入电压VIN，M1的源极(S)连接到输出开关节点SW，并且M1的栅极(G)连接到第一驱动电路1202。低压侧器件M2的漏极连接到输出开关节点SW，M2的源极连接到地或者与电路1200的另一回复电压连接，M2的栅极连接到第二驱动电路1204。
第一和第二驱动电路1202，1204构成控制器电路1206的一部分，用于产生分别供给MOSFET器件M1和M2的栅极的第一和第二控制信号。第一驱动电路1202耦合于开关节点SW和启动电源电压BOOT之间，并且第二驱动电路1204耦合在驱动电源电压VDR和地之间。在一个或多个实施例中，每个驱动电路1202，1204可使用逆变器来实现。优选地，所述驱动电源电压VDR供给所述第二驱动电路1204，以及所述启动电源电压BOOT供给所述第一驱动电路1202。所连接的二极管D1，具有耦合到驱动电源电压VDR的阳极，并且具有连接到启动电源电压BOOT的阴极。优选地，在启动电源电压BOOT和开关节点SW之间连接电容器C1。当N沟道MOSFET用于转换器电路1200的高压侧晶体管时，通常需要二极管D1和电容C1一起构成自举电路，用于产生足够高的电压VGS，以完全导通将N沟道MOSFET作为高压侧开关。
所述DC-DC转换器电路1200还包括输入电容器CIN和输出电容器COUT，该输入电容器CIN连接在所述输入电压VIN和地之间，该输出电容器COUT连接在所述调节输出电压VOUT和地之间。输出电感LOUT，耦合在开关节点SW和转换电路1200的输出之间，被用来产生调节输出电压VOUT。电感L1和输出电容COUT一起作为转换电路1200的储能元件。
通常，在DC-DC转换器电路中，输入电容器CIN放置在远离开关器件M1和M2的印刷电路板上，因此寄生效应往往很严重。所以，优选的方法是将输入电容器CIN集成在硅晶片上，从而保持输入电容器和开关器件之间的距离尽可能短。传统上，集成输入电容器CIN通常形成为金属-绝缘体-金属(MIM)电容器。虽然这种方法可能有助于减少寄生电容，但MIM电容器需要在晶片上很大的面积来达到DC-DC转换器通常需要的电容值，而且需要一个额外的掩模步骤，因此不是优选技术方案。
为了克服传统方法的缺点，本发明的一个或多个实施例有益地将输入电容器与一个或两个初级开关器件集成在一起，例如将输入电容器直接嵌入到高压侧MOSFET器件M1的漏极中或嵌入到低压侧MOSFET器件M2的源极中，或两者都嵌入。图13是根据本发明的一个或多个实施例，描述了示例性半导体结构1300的至少一部分的截面图，该示例性半导体结构1300包括嵌入有DC-DC转换器的高压侧MOSFET器件1304的输入电容器1302。在本例中，假定高压侧MOSFET器件1304导通，正如本领域技术人员所知的，例如，通过在MOSFET器件的栅极和源极之间施加电压电位，该电压电位大于器件的阈值电压(VT)。如图13所示，在本示例性实施例中，输入电容器1302为多晶硅氧化物硅(POS)电容，其形成于高压侧MOSFET器件1304的NDD区域1306中。
输入电容器1302包括绝缘层1308，在本实施例中，优选地，绝缘层1308包括形成在NDD区域1306的至少一部分上表面上的氧化物，以及形成在氧化层1308的至少一部分上表面上的多晶硅层1310。多晶硅层1310形成输入电容器1302的第一极板，并且NDD区域1306形成输入电容器的第二极板。
采用可选择的硅化物加工，其中在晶片的上表面沉积金属硅化物，可以在多晶硅层1310的上表面的至少一部分上形成硅化层1312，以提供与多晶硅层的低电阻连接。结构1300的其他部分，例如MOSFET器件的栅极、控制栅极多晶硅、源极和漏极区域，也可以被硅化。
继续如图13所示，在靠近所述NDD区域的上表面的NDD区域1306中形成高压侧MOSFET器件1304的一个或多个漏极区域1314。在这个示例性实施例中，漏极区域1314掺杂了n型杂质以形成N+漏极区域，类似地，本发明的实施例还可以采用p型漏极区域。绝缘层1308形成于漏极区域1314之间。漏极区域1314可以通过金属连接(例如M1连接层)电耦合在一起，该金属未明确显示但包括在技术方案中。根据多晶硅层1310和漏极区域1314之间的电压电位差，耗尽区1316在靠近NDD区域上表面的NDD区域1306中和漏极区域1314之间形成。绝缘间隔件1318优选形成在多晶硅层1310的侧壁上，其作用是将输入电容器1302与形成在公共衬底(P-SUB)上的其他电路元件电隔离开。
高压侧MOSFET器件1304的漏极区域1314适用于接收施加的输入电压(VIN)，并且输入电容器1302的多晶硅层1310优选地连接到地(GND)。以这种方式配置时，输入电容器1302(CIN)将包括串联在一起的两个初级电容元件，即氧化电容(COX)1320和耗尽电容(CDEP)1322。图中示出了输入电容器1302的等效电路。两个电容元件串联后，输入电容器1302的总电容(CTOT)可以用下列公式确定：
Figure BDA0003490686070000171
由上述表达式(1)可以看出，输入电容器CIN1302的总电容如图13所示，其分别比电容元件COX或CDEP小得多。因此，为了增加输入电容器CIN1302的总电容，可以按照本发明的各方面修改半导体结构1300，从而有效地使耗尽电容元件短路，使得CIN≈COX。为此，优选地，形成一个或多个具有与漏极区域1314的导电类型相反的导电类型的掺杂区并连接到漏极区域，如图15所示。
更具体地说，图15是描述示例性半导体结构1500的至少一部分的截面图，其与图13中所示的结构1300一致。根据本发明的一个或多个实施例，修改为增加嵌入高压侧MOSFET器件1304的输入电容器1302。如图13中所示的结构1300，假定高压侧MOSFET器件1304导通，例如通过在栅极和源极端子之间施加大于器件的阈值电压的电压电位。
如图15所示，在NDD区域1306中形成反型层1502，该反型层靠近NDD区域的上表面，并且在输入电容器1302的绝缘层1308的至少一部分下方。反型层1502的特性取决于多个参数，包括靠近NDD区域中绝缘层1308和NDD区域1306之间接合位置的掺杂浓度，以及在多晶硅层1310和NDD区域之间施加的偏置电压。在此示例性实施例中，反型层1502包括由施加的偏置电压形成的空穴。在一个或多个实施例中，反型层1502的浓度可达到约5×1017-5×1019个原子/立方厘米(cm-3)，本发明的实施例并不局限于任何特定的浓度水平。反型层1502的浓度的变化主要根据所施加的偏置电压的水平。NDD区域1306优选地掺杂n型杂质，其掺杂浓度电平约为5×1015-1×1018cm-3，本发明的实施例并不局限于任何特定的杂质类型或掺杂浓度电平。掺杂可以使用标准的注入工艺(例如离子注入)或类似工艺实现。将NDD区域1306的掺杂浓度水平与体区1503的示例性掺杂浓度进行比较，体区1503是本示例性实施例中的p型体区(P-BODY)，并在其中形成MOSFET器件1304的源极区域，其掺杂浓度水平约为5×1016-5×1018cm-3。
与p-n结一样，形成耗尽层和反型层的主导原则是电荷中性。如果NDD区域1306是n型掺杂，那么电子耗尽到深度w，暴露出足够的正施主以精确平衡多晶硅层1310上的电荷。假设掺杂剂密度为每单位体积有ND数量的施主，则电荷中和要求耗尽宽度w满足以下关系：
Q＝qNDw,
其中q是电子电荷。
如果耗尽宽度w变得足够宽，那么空穴就会出现在半导体-氧化物连接处的非常薄的一层中，这一层被称为反型层，因为它们与n型NDD区域1306中占主导地位的电子带相反电荷。当反型层形成时，耗尽层宽度不再随电荷Q的增加而扩大，在这种情况下，电中性是通过吸引更多的空穴进入反型层来实现的。在MOSFET器件中，这个反型层被称为沟道。
在本示例性实施例中，一个或多个掺杂区1504，优选具有p型导电类型(P+)，其形成于NDD区域1306中，该区域位于靠近NDD区域的上表面的区域中的反型层1502相对端，并与相应的漏极区域1314相邻。掺杂区1504可使用标准注入工艺或其他类似工艺形成，其用作收集环(pick-up)以在反型层和相邻的漏极区域1314之间提供电连接。需要掺杂区1504主要是因为反型层1502中的载流子是空穴，因此不能直接连接到n+漏极区域1314。在p型材料和n型材料之间存在p-n结势垒。因此，P+掺杂区1504与反型层1502电连接。优选地，每个掺杂区1504具有与漏极区域1314(例如本实施例中的P+掺杂区)的导电类型相反的导电类型，并通过在各自的漏极和掺杂区的上表面的至少一部分上形成的硅化物层1506电连接到相邻的漏极区域，本发明同样考虑了将掺杂区和漏极区域电连接的其他替代技术方案。在一个或多个实施方案中，掺杂区1504的掺杂浓度水平约为1018-1021cm-3。
继续参考图15，连接到漏极区域1314的P+掺杂区1504的形成产生了从反型层1502到漏极区域1314的电流路径，而漏极区域1314又连接到输入电压VIN。以这种方式配置时，耗尽电容元件CDEP1322被有效地旁路(即短路)，从而只留下氧化电容元件COX1320连接在输入电压VIN(即高压侧MOSFET器件的漏极)和地之间。图16中显示了一个示例性的说明该技术方案的等效输入电容器电路。因此，总输入电容CIN几乎相当于氧化物电容COX(即CIN≈COX)，具有优势的是，它比上文表达式(1)所定义的考虑到耗尽电容的总输入电容大得多。
图17是一个截面图，其描述了图15中所示的示例性半导体结构1500的至少一部分，如本发明的一个或多个实施例所示，其处于在高压侧MOSFET器件1304关闭的情况下。如17图所示，关闭高压侧MOSFET器件时，耗尽区1316垂直地扩展到衬底中，并横向扩展到多晶硅栅极下。然而，在偏置输入电容器1302使得多晶硅层1310连接到地，并且漏极区域1314和P+掺杂区域1504连接到VIN的情况下，反型层1502仍将形成在POS电容的绝缘层1308下方，接近NDD区域1306的上表面处，其在NDD区域(形成输入电容器1302的底板)和VIN之间提供电流传导路径。此外，耗尽电容元件CDEP1322基本上没有到漏极区域1314的传导路径，因此有效地消除了CDEP作为输入电容器CIN的可能性因素。因此，根据本发明的各内容，无论高压侧MOSFET器件是打开还是关闭，VIN和地之间的总电容保持几乎等效于氧化物电容COX1320。
前述结合图13至图17描述的示例性实施例中的半导体结构，其中输入电容器CIN或其至少一部分直接集成到高压侧MOSFET器件(图12中的M1)中。根据本发明的实施例，以类似的方式，输入电容器CIN或其至少一部分可以直接集成到低压侧MOSFET器件(图12中的M2)中。根据本发明的一个或多个实施例，其仅作为示例，不作限制性理解，图18描述了示例性半导体结构1800的至少一部分的截面图，该示例性半导体结构1800包括嵌入有DC-DC转换器的低压侧MOSFET器件1804的输入电容器1802。输入电容器1802包括多晶硅层1806，该多晶硅层1806形成于绝缘层1808的上表面的至少一部分上，该绝缘层1808可以是氧化物(例如SiO2)。多晶硅层1806形成输入电容器1802的第一极板。硅化层1810可以任意地形成在多晶硅层1806的至少一部分上表面上，以用于与多晶硅层下方进行低电阻电连接。
在本示例性实施例中，绝缘层1808下方的半导体层1812，优选使用硅，掺杂有p型材料(例如硼或铝)，本发明的其他实施例设想半导体层可以掺杂有n型材料(例如磷或砷)。对于本领域的技术人员来说显而易见的，半导体层1812可以形成为p型衬底(P-SUB)，或者可以选择形成为p型外延层(P-EPI)或p型阱(PW)。半导体层1812形成输入电容器1802的第二极板。以这种方式配置时，多晶硅层1806、氧化层1808和半导体层1812形成POS电容，如附图标记1814所示。多晶硅层1806优选适于接收施加的输入电压VIN，并且半导体层1812通过低压侧MOSFET器件1804的一个或多个源极区域1816接地。
每个源极区域1816都布置在掺杂体区1818中，该掺杂体区1818在本示例性实施例中优选为p型体区(P-BODY)，其形成于半导体层1812中，靠近半导体层的上表面处，并与低压侧MOSFET器件1804中的NDD区域相邻。在本实施例中，源极区域1816具有n型导电类型(N+)，本发明的实施例的源极区域不限定为N+。一个或多个第一掺杂区域1820，其具有与源极区域1816的导电类型相反的导电类型的，在本实施例中优选为P+区域，形成于靠近体区的上表面并与源极区域相邻的体区1818中。一个或多个第二掺杂区域1822，具有与第一掺杂区域1820的导电类型相反的导电类型，在本实施例中优选为N+区域，部分形成在体区1818中，部分形成在半导体层1812中，靠近体区和半导体层的上表面处，并与第一掺杂区域相邻。第二掺杂区域1822的功能是作为N+收集环(N+pick-up)，其环绕在输入电容器1802的多晶硅层1806周围。通过如图15所示的，与集成在高压侧MOSFET器件的输入电容器1302中一致的方式形成反型层1824，该反型层1824形成在衬底(半导体层)1812中，在输入电容器的绝缘层1808的正下方和N+掺杂区域1822之间。
反型层1824的特性取决于多个参数，包括靠近介质层1808的p型半导体层1812(P-SUB或P-EPI或P-WELL)的掺杂浓度，以及多晶硅层1806和p型区域(P-SUB或P-EPI或P-WELL)之间所施加的偏置电压。在一个或多个实施例中，反型层1824的浓度可达到约5×1017-5×1019cm-3，本发明实施例并不局限于任何特定的掺杂浓度水平。如本领域技术人员所知，源极区域1816、体区1818以及第一和第二掺杂区域1820和1822也优选地使用标准注入工艺形成。仅作为举例，不作限制性理解，体区1818优选掺杂杂质浓度水平约为5×1016-5×1018cm-3，第二掺杂(N+)区域1822掺杂杂质浓度水平约为1018-1021cm-3，本发明实施例不限于任何特定的杂质类型或掺杂浓度水平。
如前所述，输入电容器下方的半导体层1812不限于任何特定的材料或导电类型。例如，如图18所示，虽然输入电容器1802中形成包括多晶硅层1806下方p型衬底1812的第二极板，但是输入电容器中也可形成位于多晶硅层下方的n型半导体层。更具体地说，根据本发明的一个或多个实施例，图19描述了示例性半导体结构1900的至少一部分的截面图，其包括嵌入DC-DC转换器的低压侧MOSFET器件1804的输入电容器1902，输入电容器包括用作输入电容器的第二极板的n型半导体层。
如图19所示，所述输入电容器1902以与图18中所示的示例性输入电容器1802一致的方式形成，除了所述多晶硅层1806下面的区域，还包括有在所述衬底(P-SUB)1812的上表面的至少一部分上形成的n型半导体层1904。在一个或多个实施例中，n型半导体层1904优选地包括NDD区域，该NDD区域可以以与低压侧MOSFET器件1804中的NDD区域一致的方式形成。所述n型半导体层1904通过N+掺杂区1822接地，该N+掺杂区1822围绕输入电容器1902的多晶硅层1806。
整个芯片面积通常不像在理想情况下那样统一，因此希望尽可能地将输入电容器分布在整个芯片面积上。根据所描述的示例性结构，其中输入电容器的至少一部分直接集成在高压侧功率MOSFET器件内(例如图15所示)和/或低压侧功率MOSFET器件内(例如图18和19所示)。在一个或多个实施例中，输入电容器结构可以与功率MOSFET器件(无论是高压侧器件还是低压侧器件)分离。
图20描述了示例性半导体结构2000的至少一部分的截面图，根据本发明的一个或多个实施例，该示例性半导体结构2000包括输入电容器2002，该输入电容器2002与一个或多个功率器件2004(高压侧或低压侧MOSFET器件)集成在同一衬底上，但与该功率器件电隔离。更具体地说，参照图20，例如本示例性实施例中的p型衬底(P-SUB)，所述半导体结构2000包括形成在共同的衬底1812上的至少一个电容2002和一个或多个功率器件2004。功率器件2004通过隔离结构2006与POS电容2002电隔离，隔离结构2006可使用例如浅槽隔离(STI)结构、硅局部氧化隔离(LOCOS)结构、结或介质隔离结构等。隔离结构2006形成在衬底1812中，靠近衬底的上表面，每个隔离结构布置在电容2002和功率器件2004之间。
输入电容器2002包括多晶硅层1806，该多晶硅层1806具有选择性地形成于其上的硅化物层1810、半导体层1812和绝缘层1808，该绝缘层1808夹在多晶硅层和半导体层之间形成POS电容。与图18中所示的示例性半导体结构1800一致，在本实施例中，绝缘层1808下面的半导体层1812(例如硅)掺杂了p型材料(例如硼或铝)，本发明的其他实施例设想半导体层可以掺杂了n型材料(例如磷或砷)，将在下文结合图21进一步详细描述。半导体层1812可以形成为p型衬底(P-SUB)，或者可以标准方式形成为p型外延层(P-EPI)或p型阱(PW)。在此示例性实施例中，输入电容器2002被配置为具有多晶硅层1806连接到输入电压VIN，半导体层1812分别通过第一和第二掺杂区域1820和1822接地。
图21描述了示例性半导体结构2100的至少一部分的截面图，根据本发明的一个或多个其他实施例，该示例性半导体结构2100包括输入电容器2102，该输入电容器2102集成在与一个或多个功率器件2004(无论是高压侧MOSFET器件还是低压侧MOSFET器件)相同的衬底上，并且与功率器件电隔离。类似于图20中描述的示例性半导体结构2000，所述半导体结构2100包括至少一个POS电容器2102和一个或多个功率器件2004(例如高压侧和/或低压侧功率MOSFET器件)形成在同一衬底1812上，在本实施例中优选为p型衬底(P-SUB)。功率器件2004通过隔离结构2006(例如STI结构、LOCOS结构、结或介质隔离结构等)与POS电容器2102电隔离。优选包含氧化物的隔离结构2006形成在靠近衬底上表面的衬底1812中，每个隔离结构布置在电容器2102和功率器件2004之间。
电容器2102包括多晶硅层1806，该多晶硅层具有选择性地形成在其上方的硅化物层1810。在该示例性实施例中，多晶硅层1806下方的区域包括n型半导体层2104(例如掺杂指定浓度水平的n型杂质，杂质例如磷或砷)，该n型半导体层形成在衬底(P-SUB)1812的上表面的至少一部分上。在一个或多个实施例中，n型半导体层2104优选包括可以与图19中所示的示例性半导体结构1900一致的方式形成的NDD区域。在本实施例中，n型半导体层2104通过N+掺杂区域1822接地，该N+掺杂区域1822围绕于电容器2102的多晶硅层1806。电容器2102还包括设置在多晶硅层1806和半导体层2104之间的绝缘层1808。
图22是描述如图21所示的示例性半导体结构2100的至少一部分的截面图，电容器2102的多晶硅层1806通过硅化物层1810接地，半导体层2104通过第一和第二掺杂区域1820，1822连接到VIN。根据本发明的一个或多个实施例。参照图22，电容器2102包括第一掺杂区域1820，该第一掺杂区域1820以特定的掺杂浓度水平掺杂p型杂质，该第一掺杂区域1820形成于靠近NDD区域的上表面的NDD区域2104中，并且邻近于第二掺杂区域1822，其与图20中所示的半导体结构2000中的第一和第二掺杂区域的形成方式一致。
根据图21及图22所示的示例性半导体结构2100的不同的连接布置，显然，以独立于半导体结构中其他电路元件的方式配置的电容器2102不限于作为DC-DC转换器电路中的输入电容器实施，而是可以适用于需要密度高、面积小的电容器的任何电路中。
本发明至少一部分技术可以在集成电路中实施。集成电路形成过程中，通常在半导体晶片的表面以重复的方式制造出相同的芯片。每个晶片包括本申请描述的器件，也可以包括其他结构和/或电路。单个芯片从晶片上切割或切成小块，然后封装成集成电路。本领域技术人员应该知道如何切割晶片和封装晶片来生产集成电路。附图中所示的任何示例性结构或装置或其部分可以是集成电路的一部分。因此，使用本发明技术方案制造的集成电路视为本发明的一部分。
本领域的技术人员知道，上述示范性结构可以未加工形式(即具有多个未封装芯片的单个晶片)、裸模、封装形式分发，或者作为中间产品或最终产品的一部分纳入其中，而该中间产品或最终产品受益于根据本发明的一个或多个实施例形成的高密度集成电容器件，例如DC-DC转换器、射频功率放大器等。
按照本发明公开的集成电路，基本上可以用于任何高频、大功率应用和/或电子系统中。适用于本发明实施例的系统包括但不限于DC-DC转换器。包含这种集成电路的系统被认为是本发明的一部分。考虑到本发明公开提供的启示，本领域的技术人员将能够想到本发明实施例的其他实施例和应用。
本申请所述的发明实施例的插图旨在提供对各种实施例的总体理解，并不作为对可能使用本申请中所述电路和技术的设备和系统的所有元件和特征的完整描述。鉴于本文的启示，许多其他实施例对于本领域技术人员变得显而易见；其他实施例由此利用并衍生，可以在不脱离本公开的范围的情况下进行结构和逻辑替换和更改。附图也仅仅是代表性的，并未按比例绘制。因此，其规格和图像应被视为是解释性的，而非限制性的。
本发明的实施例在本协议中单独和/或合称“实施例”一词仅为方便说明，如果本申请事实上记载了不止一个实施例或发明概念，并无意将本申请的范围限制于任何一个实施例或发明概念。因此，尽管具体实施例已在本协议中图解和描述，但应理解的是，实现相同目的其他实施例可以替代所示的具体实施例；即本发明披露旨在涵盖对各种实施例的任何和所有改编或变化。上述实施例的组合，以及未在此具体描述的其他实施例，对于本领域的技术人员而言，通过本申请的启示，将变得显而易见。
本协议中使用的术语仅用于描述特定实施例，并不旨在限制本发明。除非上下文另有明确指示，本协议中使用的单数形式“一个”、“该”和“所述”亦包括其复数形式。应进一步理解的是，当本申请中使用术语“包括”和/或“包括”时，仅规定了所述特征、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或其组。而诸如“之上”，“之下”，“上面”和“下面”等术语被用来表示元素或结构之间的相对位置关系，而不是绝对位置。
在权利要求书中所有方法或行为加功能要素的相应结构、材料、步骤和等价物旨在包括任何结构、材料或行为，以便与权利要求中的其它要素一起实现该功能。对各种实施例的描述仅为举例说明和描述的目的而提供，但并非旨在穷尽所披露的形式或限于所披露的形式。许多修改和变更对于本领域的普通技术人员来说是显而易见的，而不会偏离发明的范围和精神。本文中所选的进行描述的实施例是为了最好地解释本发明的原理和实际应用，并使本领域的普通技术人员能够理解经过各种修改的实施例，这些修改适合于所预期的特定用途。。
提供摘要是为了遵守《美国联邦法规》第37篇第1.72(b)条的规定，该规定要求摘要能够使读者迅速确定技术公开的性质。提交摘要的前提是其不会被用来解释或限制权利要求的范围或含义。此外，在上述的说明书中，可以看出，为了简化公开，各种特征被组合在一个实施例中。这种披露方式不应被解释为被要求保护的实施例要求比每项权利要求中明确说明的特征更多。相反，正如所附权利要求所反映的那样，发明主题不在于单个实施例的全部特征。因此，下列权利要求特此并入详细说明，每项权利要求作为单独请求独立存在。
鉴于此处提供的本发明实施例的说明，本领域的普通技术人员将能够想到本发明实施例技术的其他实施方法和应用。尽管本发明的示例性实施例已参照附图进行描述，但应理解，本发明的实施例并不限于该等精确实施例，并且本领域的技术人员可以在未偏离所附权利要求的范围的情况下作出各种其他变更和修改。

Claims (21)

1.一种电容器，其特征在于，与形成在同一衬底上至少一个金属氧化物半导体场效应晶体管(MOSFET)器件集成配置，该电容器包括：
第一极板，包括具有第一导电类型的掺杂半导体层；
绝缘层，形成于所述掺杂半导体层至少一部分的上表面上；
第二极板，包括形成在所述绝缘层至少一部分上表面上的多晶硅层，其中，
反型层形成于所述的掺杂半导体层中，该反型层位于至少一部分的所述绝缘层下方并靠近所述掺杂半导体层的上表面，该反型层根据在所述的第一极板和第二极板之间施加的电压形成；以及
至少一个掺杂区，具有第二导电类型，该掺杂区形成于所述掺杂半导体层中，并靠近该掺杂半导体层的上表面，并且该掺杂区与形成于该MOSFET器件中的具有第一导电类型的漏极区域和源极区域之一相邻，所述掺杂区与所述反型层电连接，所述第二导电类型与所述第一导电类型的极性相反。
2.根据权利要求1所述的电容器，其特征在于，至少一个所述第二导电类型的掺杂区包括第二导电类型的第一和第二掺杂区域，所述第一和第二掺杂区域电连接到所述掺杂半导体层中所述的反型层并作为该反型层的边界。
3.根据权利要求1所述的电容器，其特征在于，所述的掺杂半导体层包括衬底，外延层，和具有第一导电类型的阱。
4.根据权利要求1所述的电容器，其特征在于，所述的绝缘层包括氧化物。
5.根据权利要求1所述的电容器，其特征在于，还包括硅化物层，该硅化物层形成于所述多晶硅层至少一部分的上表面上和至少一个所述掺杂区至少一部分的上表面上。
6.根据权利要求5所述的电容器，其特征在于，所述硅化物层形成在所述MOSFET器件的漏极区域或源极区域至少一部分的上表面上，所述硅化物层电连接所述MOSFET器件的漏极区域或源极区域与至少一个所述掺杂区。
7.根据权利要求1所述的电容器，其特征在于，所述第一导电类型的掺杂半导体层形成该MOSFET器件中的漏极漂移区。
8.根据权利要求1所述的电容器，其特征在于，所述的第一导电类型的掺杂半导体层形成该MOSFET器件中的体区。
9.根据权利要求1所述的电容器，其特征在于，所述的第一个导电类型是n型，所述的第二个导电类型是p型。
10.根据权利要求1所述的电容器，其特征在于，所述的MOSFET器件被配置为DC-DC电压调节电路中的高压侧晶体管，所述MOSFET器件的漏极区域和所述电容器的第一极板连接到所述电路的输入电压，所述电容器的第二极板接地。
11.根据权利要求1所述的电容器，其特征在于，所述的MOSFET器件被配置为DC-DC电压调节电路中的低压侧晶体管，所述MOSFET器件的源极区域和所述电容器的第一极板接地，所述电容器的第二极板连接到所述电路的输入电压。
12.根据权利要求1所述的电容器，其特征在于，还包括形成在所述掺杂半导体层中的一个或多个隔离结构，该隔离结构设置在所述电容器和至少一个所述MOSFET器件之间，以便将所述电容器与所述MOSFET器件电隔离。
13.根据权利要求12所述的电容器，其特征在于，所述的隔离结构包括浅槽隔离(STI)结构、硅局部氧化隔离(LOCOS)结构、结隔离结构和介质隔离结构中的至少一种。
14.一种形成电容器的方法，其特征在于，该方法与至少一个金属氧化物半导体场效应晶体管(MOSFET)器件集成配置，该方法包括：
形成第一极板，该第一极板包括第一导电类型的掺杂半导体层；
形成绝缘层，形成于在所述的掺杂半导体层至少一部分的上表面上；
形成第二极板，该第二极板包括在所述绝缘层至少一部分的上表面上的多晶硅层，其中，反型层形成与所述的掺杂半导体层中，该反型层位于至少一部分的所述绝缘层下方并靠近所述掺杂半导体层的上表面，该反型层根据在所述的第一极板和第二极板之间施加的电压形成；以及
形成至少一个掺杂区，该掺杂区具有第二导电类型，形成于所述掺杂半导体层中，并靠近该掺杂半导体层的上表面，并且与在MOSFET器件中形成的第一导电类型的漏极区域和源极区域之一相邻，所述掺杂区与所述反型层电连接，所述第二导电类型与所述第一导电类型的极性相反。
15.根据权利要求14所述的方法，其特征在于，形成至少一个掺杂区域包括形成第二导电类型的第一和第二掺杂区域，所述第一和第二掺杂区域电连接到所述掺杂半导体层中所述的反型层并作为该反型层的边界。
16.根据权利要求14所述的方法，其特征在于，所述的掺杂半导体层包括衬底、外延层和具有第一导电类型的阱。
17.根据权利要求14所述的方法，其特征在于，还包括形成硅化物层，该硅化物层形成于所述多晶硅层至少一部分的上表面上和至少一个所述掺杂区至少一部分的上表面上。
18.根据权利要求17所述的方法，其特征在于，还包括形成于所述MOSFET器件的漏极区域或源极区域至少一部分的上表面上的硅化物层。
19.根据权利要求14所述的方法，其特征在于，还包括从所述第一导电类型的掺杂半导体层形成该MOSFET器件中的漏极漂移区。
20.根据权利要求14所述的方法，其特征在于，还包括从所述第一导电类型的掺杂半导体层形成该MOSFET器件中的体区。
21.一种DC-DC电压转换器电路，其特征在于，包括：
第一金属氧化物半导体场效应晶体管(MOSFET)器件，该第一MOSFET器件具有与所述转换器电路的输入节点耦合的漏极，与所述转换器电路的开关节点耦合的源极，以及栅极，该输入节点适用于接收施加于所述转换器电路的输入电压；
第二MOSFET器件，该第二MOSFET器件具有与转换器电路的开关节点耦合的漏极，与转换器电路的回复电压耦合的源极，以及栅极；
控制器电路，该控制器电路与所述第一和第二MOSFET器件耦合，所述控制器电路配置用于生成第一和第二控制信号，该第一和第二控制信号提供给所述第一和第二MOSFET器件的栅极用于控制所述MOSFET器件的激活；
至少一个储能元件，该储能元件耦合于所述转换器电路的开关节点与输出端之间；
输入电容器，该输入电容器耦合于所述转换器电路的输入节点和回复电压之间，所述的输入电容器与所述第一和第二MOSFET器件中的至少一个集成，所述输入电容器包括：
第一极板，包括具有第一导电类型的掺杂半导体层，所述掺杂半导体层形成所述第一和第二MOSFET器件中的至少一个漂移漏极区和体区；
绝缘层，形成于所述掺杂半导体层至少一部分的上表面上；
第二极板，包括形成在所述绝缘层至少一部分上表面上的多晶硅层，其中，反型层形成与所述的掺杂半导体层中，该反型层位于至少一部分的所述绝缘层下方并靠近所述掺杂半导体层的上表面，该反型层根据在所述的第一极板和第二极板之间施加的电压形成；以及
至少一个掺杂区，具有第二导电类型，该掺杂区形成于所述掺杂半导体层中，并靠近该掺杂半导体层的上表面，并且与在MOSFET器件中形成的第一导电类型的漏极区域和源极区域之一相邻，所述掺杂区与所述反型层电连接，所述第二导电类型与所述第一导电类型的极性相反。
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