CN115881824A - Mos晶体管 - Google Patents
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Abstract
本申请提供一种MOS晶体管，包括衬底、栅介质层、栅极结构、第一侧壁隔离层、第一侧壁氧化层、源极区和漏极区，衬底具有间隔设置的漂移区；栅介质层设置于衬底上，且位于间隔设置的漂移区上；栅极结构设置于栅介质层上，栅极结构包括间隔设置的栅电极和非工作电极，非工作电极位于栅电极的两侧；第一侧壁隔离层设置于栅电极与非工作电极之间；第一侧壁氧化层设置于非工作电极远离第一侧壁隔离层的一侧以及栅介质层的一侧，并位于衬底上；源极区和漏极区分别设置于第一侧壁氧化层远离栅电极的一侧，且位于漂移区上，源极区和漏极区与第一侧壁氧化层不重叠，源极区和漏极区与第一侧壁氧化层接触，以提高晶体管的耐压性能。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种MOS晶体管。
背景技术
近年来，随着对高压装置(或器件)的需求增加，对应用于高压装置(high-voltagedevice)中的高压金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管的研究越来越受到关注。在高压下使用的高压(high-voltage，HV)MOS器件，其可以是但不限于：高于提供给I/O电路的电压。MOS器件，如HVMOS器件可用作开关，广泛应用于音频输出驱动器、CPU电源、电源管理系统、AC/DC转换器、LCD或等离子电视驱动器、汽车电子元件、PC外围设备、小型直流电机控制器和其他消费电子设备。
尽管诸如MOS器件的现有半导体器件已经足以满足它们的预期目的，但它们并不是在所有方面都是完全令人满意的。例如，当半导体器件的尺寸缩小时，半导体器件的加工和制造复杂度增加。随着半导体装置的尺寸缩小，源漏电极之间的横向距离减小，使得源漏电极在制备的过程中出现问题，如源漏电极与栅电极之间不对称，从而导致器件的击穿电压不佳。
发明内容
鉴于此，本申请提供一种MOS晶体管，以解决现有的器件击穿电压不佳的问题。
本申请提供一种MOS晶体管，包括：
衬底，具有间隔设置的漂移区；
栅介质层，设置于所述衬底上，且位于间隔设置的漂移区上；
栅极结构，设置于所述栅介质层上，所述栅极结构包括间隔设置的栅电极和非工作栅极，所述非工作电极位于所述栅电极的两侧；
第一侧壁隔离层，设置于所述栅电极与所述非工作电极之间；
第一侧壁氧化层，设置于所述非工作电极远离所述第一侧壁隔离层的一侧以及所述栅介质层的一侧，并位于所述衬底上；以及
源极区和漏极区，分别设置于所述第一侧壁氧化层远离所述栅电极的一侧，且位于所述漂移区上，所述源极区和漏极区与所述第一侧壁氧化层不重叠，所述源极区和漏极区与所述第一侧壁氧化层接触。
其中，所述第一侧壁氧化层以及所述第一侧壁隔离层均位于所述栅介质层上。
其中，所述MOS晶体管还包括第二侧壁隔离层，设置于所述漂移区上，且位于所述第一侧壁氧化层远离所述栅电极的一侧，所述源极区和漏极区与所述第二侧壁隔离层不重叠，所述源极区和漏极区与所述第二侧壁隔离层接触。
其中，所述第一侧壁隔离层以及所述第二侧壁隔离层的材料与所述第一侧壁氧化层的材料均为绝缘材料，所述第一侧壁隔离层以及所述第二侧壁隔离层的材料与所述第一侧壁氧化层的材料不同。
其中，所述MOS晶体管还包括第二侧壁氧化层，所述第二侧壁氧化层设置于所述栅电极与所述非工作电极之间，所述第二侧壁氧化层位于所述第一侧壁隔离层与所述栅介质层之间。
其中，所述MOS晶体管还包括第一CoSi层，所述第一CoSi层设置于所述源极区以及所述漏极区远离所述漂移区的一侧，且所述第一CoSi层与所述第二侧壁隔离层不重叠，所述第一CoSi层与所述第二侧壁隔离层接触。
其中，所述MOS晶体管还包括第一导体连接部，所述第一导体连接部位于所述第一CoSi层远离所述漂移区的一侧，且与所述第一CoSi层连接。
其中，所述MOS晶体管还包括第二CoSi层，所述第二CoSi层设置于所述栅电极远离所述漂移区的一侧。
其中，所述MOS晶体管还包括第二导体连接部，所述第二导体连接部位于所述第二CoSi层远离所述漂移区的一侧，且与所述第二CoSi层连接。
其中，所述第一侧壁氧化层的材料与所述第二侧壁氧化层的材料相同。
本申请提供一种MOS晶体管，包括衬底、栅介质层、栅极结构、第一侧壁隔离层、第一侧壁氧化层、源极区和漏极区，衬底具有间隔设置的漂移区；栅介质层设置于衬底上，且位于间隔设置的漂移区上；栅极结构设置于栅介质层上，栅极结构包括间隔设置的栅电极和非工作电极，非工作电极位于栅电极的两侧；第一侧壁隔离层设置于栅电极与非工作电极之间；第一侧壁氧化层设置于非工作电极远离第一侧壁隔离层的一侧以及栅介质层的一侧，并位于衬底上；源极区和漏极区分别设置于第一侧壁氧化层远离栅电极的一侧，且位于漂移区上，源极区和漏极区与第一侧壁氧化层不重叠，源极区和漏极区与第一侧壁氧化层接触。通过利用非工作电极作为源漏极延伸段，不需要额外的增加掩膜层，就可以使得器件中的源极区与漏极区可以对称设置，避免源极区以及漏极区与MOS晶体管中的其他膜层重叠，从而提高器件的耐压性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的MOS晶体管的截面结构示意图。
附图标记：
10、MOS晶体管；100、衬底；110、漂移区；200、栅介质层；300、栅极结构；310、栅电极；320、非工作电极；400、第一侧壁隔离层；500、第二侧壁隔离层；600、第一侧壁氧化层；700、第二侧壁氧化层；800、源极区；900、漏极区；1000、第一CoSi层；1100、第二CoSi层；1200、第一导体连接部；1300、第二导体连接部。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
本申请提供一种MOS晶体管，包括衬底、栅介质层、栅极结构、第一侧壁隔离层、第一侧壁氧化层、源极区和漏极区，衬底具有间隔设置的漂移区；栅介质层设置于衬底上，且位于间隔设置的漂移区上；栅极结构设置于栅介质层上，栅极结构包括间隔设置的栅电极和非工作电极，非工作电极位于栅电极的两侧；第一侧壁隔离层设置于栅电极与非工作电极之间；第一侧壁氧化层设置于非工作电极远离第一侧壁隔离层的一侧以及栅介质层的一侧，并位于衬底上；源极区和漏极区分别设置于第一侧壁氧化层远离栅电极的一侧，且位于漂移区上，源极区和漏极区与第一侧壁氧化层不重叠，源极区和漏极区与第一侧壁氧化层接触。
在本申请中，通过利用非工作电极作为源漏极延伸段，不需要额外的增加掩膜层，就可以使得器件中的源极区与漏极区可以对称设置，避免源极区以及漏极区与MOS晶体管中的其他膜层重叠，从而提高器件的耐压性能。
请参考图1，图1是本申请提供的MOS晶体管的截面结构示意图。本申请提供一种MOS晶体管10。MOS晶体管10包括衬底100、栅介质层200、栅极结构300、第一侧壁隔离层400、第二侧壁隔离层500、第一侧壁氧化层600、第二侧壁氧化层700、源极区800、漏极区900、第一CoSi层1000、第二CoSi层1100、第一导体连接部1200以及第二导体连接部1300。具体描述如下。
衬底100具有间隔设置的漂移区110。具体的，衬底100具有半导体区和漂移区110，漂移区110位于半导体区的一侧，且漂移区110具有两个，且两个漂移区110间隔设置，衬底100为硅衬底100。
栅介质层200设置于衬底100上，且位于间隔设置的漂移区110上。具体的，一部分栅介质层200设置于两个漂移区110上，另一部分栅介质层200设置于半导体区上。
栅极结构300设置于栅介质层200上，栅极结构300包括间隔设置的栅电极310和非工作电极320，非工作电极320位于栅电极310的两侧。具体的，在栅极结构300到衬底100的方向上，栅极结构300的正投影与栅介质层200的正投影重叠，栅电极310和非工作电极320直接与栅介质层200接触，栅电极310和非工作电极320不与衬底100接触，栅电极310与非工作电极320不连接。
第一侧壁隔离层400设置于栅电极310与非工作电极320之间。具体的，栅电极310与非工作电极320被第一侧壁隔离层400间隔开；在栅极结构300到衬底100的方向上，第一侧壁隔离层400的正投影位于栅介质层200的正投影内。
第一侧壁氧化层600设置于非工作电极320远离第一侧壁隔离层400的一侧以及栅介质层200的一侧，并位于衬底100上。具体的，第一侧壁氧化层600以及第一侧壁隔离层400均位于栅介质层200上。进一步的，在栅极结构300到衬底100的方向上，第一侧壁氧化层600的正投影与栅介质层200的正投影不重叠，第一侧壁氧化层600的正投影的边缘与栅介质层200的正投影的边缘接触。
源极区800和漏极区900分别设置于第一侧壁氧化层600远离栅电极310的一侧，且位于漂移区110上，源极区800和漏极区900与第一侧壁氧化层600不重叠，源极区800和漏极区900与第一侧壁氧化层600接触。
在本申请中，通过利用非工作电极320作为源漏极延伸段，不需要额外的增加掩膜层，就可以使得漏极区900与源极区800到栅电极310之间的距离相等，进而使得器件中的源极区800与漏极区900可以对称设置，避免源极区800以及漏极区900与MOS晶体管10中的其他膜层重叠，从而提高器件的耐压性能，也即具有较高的击穿电压；同时，在高压stress情况下的漏极漏电流也更低，从而提高了器件的性能，也即本申请的MOS晶体管10为高压对称MOS晶体管10。
需要说明的是，非工作电极320是不会承受stress的，只是用来拓宽漏极区900（或源极区800）与沟道之间的距离。
第二侧壁隔离层500设置于漂移区110上，且位于第一侧壁氧化层600远离栅电极310的一侧，源极区800和漏极区900与第二侧壁隔离层500不重叠，源极区800和漏极区900与第二侧壁隔离层500接触。具体的，在栅极结构300到衬底100的方向上，第二侧壁隔离层500的正投影与栅介质层200的正投影不重叠，第二侧壁隔离层500的正投影的边缘与源漏区的正投影的边缘接触。
第二侧壁氧化层700设置于栅电极310与非工作电极320之间，第二侧壁氧化层700位于第一侧壁隔离层400与栅介质层200之间。栅电极310与非工作电极320被第一侧壁隔离层400以及第二侧壁氧化层700间隔开；在栅极结构300到衬底100的方向上，第一侧壁隔离层400以及第二侧壁氧化层700的正投影位于栅介质层200的正投影内。
第一CoSi层1000设置于源极区800以及漏极区900远离漂移区110的一侧，且第一CoSi层1000与第二侧壁隔离层500不重叠，第一CoSi层1000与第二侧壁隔离层500接触。第二CoSi层1100设置于栅电极310远离漂移区110的一侧。
第一导体连接部1200位于第一CoSi层1000远离漂移区110的一侧，且与第一CoSi层1000连接。第二导体连接部1300位于第二CoSi层1100远离漂移区110的一侧，且与第二CoSi层1100连接。
在一实施例中，第一侧壁隔离层400以及第二侧壁隔离层500的材料与第一侧壁氧化层600的材料均为绝缘材料，第一侧壁隔离层400以及第二侧壁隔离层500的材料与第一侧壁氧化层600的材料不同，以进一步提高器件的耐压性能，并进一步使得在高压stress情况下的漏极漏电流也更低。
在一实施例中，第一侧壁氧化层600的材料与第二侧壁氧化层700的材料相同，以进一步提高器件的耐压性能，并进一步使得在高压stress情况下的漏极漏电流也更低。
在一实施例中，所述第一侧壁氧化层600以及所述第二侧壁氧化层700的材料包括一氧化物-氮化物和一氮化物中所述至少一种，以进一步提高器件的耐压性能，并进一步使得在高压stress情况下的漏极漏电流也更低。
本申请提供一种MOS晶体管10，包括衬底100、栅介质层200、栅极结构300、第一侧壁隔离层400、第一侧壁氧化层600、源极区800和漏极区900，衬底100具有间隔设置的漂移区110；栅介质层200设置于衬底100上，且位于间隔设置的漂移区110上；栅极结构300设置于栅介质层200上，栅极结构300包括间隔设置的栅电极310和非工作电极320，非工作电极320位于栅电极310的两侧；第一侧壁隔离层400设置于栅电极310与非工作电极320之间；第一侧壁氧化层600设置于非工作电极320远离第一侧壁隔离层400的一侧以及栅介质层200的一侧，并位于衬底100上；源极区800和漏极区900分别设置于第一侧壁氧化层600远离栅电极310的一侧，且位于漂移区110上，源极区800和漏极区900与第一侧壁氧化层600不重叠，源极区800和漏极区900与第一侧壁氧化层600接触。
通过利用非工作电极320作为源漏极延伸段，不需要额外的增加掩膜层，就可以使得漏极区900与源极区800到栅电极310之间的距离相等，进而使得器件中的源极区800与漏极区900可以对称设置，避免源极区800以及漏极区900与MOS晶体管10中的其他膜层重叠，从而提高器件的耐压性能，也即具有较高的击穿电压；同时，在高压stress情况下的漏极漏电流也更低，从而提高了器件的性能，即本申请提供的MOS晶体管10为高压对称MOS晶体管10。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种MOS晶体管，其特征在于，包括：
衬底，具有间隔设置的漂移区；
栅介质层，设置于所述衬底上，且位于间隔设置的所述漂移区上；
栅极结构，设置于所述栅介质层上，所述栅极结构包括间隔设置的栅电极和非工作电极，所述非工作电极位于所述栅电极的两侧；
第一侧壁隔离层，设置于所述栅电极与所述非工作电极之间；
第一侧壁氧化层，设置于所述非工作电极远离所述第一侧壁隔离层的一侧以及所述栅介质层的一侧，且位于所述衬底上；以及
源极区和漏极区，分别设置于所述第一侧壁氧化层远离所述栅电极的一侧，且位于所述漂移区上，所述源极区和漏极区与所述第一侧壁氧化层不重叠，所述源极区和漏极区与所述第一侧壁氧化层接触。
2.根据权利要求1所述的MOS晶体管，其特征在于，所述第一侧壁氧化层以及所述第一侧壁隔离层均位于所述栅介质层上。
3.根据权利要求2所述的MOS晶体管，其特征在于，所述MOS晶体管还包括第二侧壁隔离层，设置于所述漂移区上，且位于所述第一侧壁氧化层远离所述栅电极的一侧，所述源极区和漏极区与所述第二侧壁隔离层不重叠，所述源极区和漏极区与所述第二侧壁隔离层接触。
4.根据权利要求3所述的MOS晶体管，其特征在于，所述第一侧壁隔离层以及所述第二侧壁隔离层的材料与所述第一侧壁氧化层的材料均为绝缘材料，所述第一侧壁隔离层以及所述第二侧壁隔离层的材料与所述第一侧壁氧化层的材料不同。
5.根据权利要求4所述的MOS晶体管，其特征在于，所述MOS晶体管还包括第二侧壁氧化层，所述第二侧壁氧化层设置于所述栅电极与所述非工作电极之间，所述第二侧壁氧化层位于所述第一侧壁隔离层与所述栅介质层之间。
6.根据权利要求5所述的MOS晶体管，其特征在于，所述MOS晶体管还包括第一CoSi层，所述第一CoSi层设置于所述源极区以及所述漏极区远离所述漂移区的一侧，且所述第一CoSi层与所述第二侧壁隔离层不重叠，所述第一CoSi层与所述第二侧壁隔离层接触。
7.根据权利要求6所述的MOS晶体管，其特征在于，所述MOS晶体管还包括第一导体连接部，所述第一导体连接部位于所述第一CoSi层远离所述漂移区的一侧，且与所述第一CoSi层连接。
8.根据权利要求7所述的MOS晶体管，其特征在于，所述MOS晶体管还包括第二CoSi层，所述第二CoSi层设置于所述栅电极远离所述漂移区的一侧。
9.根据权利要求8所述的MOS晶体管，其特征在于，所述MOS晶体管还包括第二导体连接部，所述第二导体连接部位于所述第二CoSi层远离所述漂移区的一侧，且与所述第二CoSi层连接。
10.根据权利要求9所述的MOS晶体管，其特征在于，所述第一侧壁氧化层的材料与所述第二侧壁氧化层的材料相同。
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