CN104659026A - 半导体器件 - Google Patents

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Abstract

本发明提供了一种性能改进的半导体器件。半导体衬底形成有单位MISFET元件。单位MISFET元件的各个源极区域经由第一源极互连线和第二源极互连线彼此电耦合。单位MISFET元件的各个栅电极经由第一栅极互连线彼此电耦合且经由第一栅极互连线电耦合至与第二源极互连线位于同一层中的第二栅极互连线。单位MISFET元件的各个漏极区域经由嵌入半导体衬底的沟槽中的导电插塞电耦合至背面电极。第一源极互连线和第一栅极互连线的每一条的厚度均小于第二源极互连线的厚度。在插塞之上，第一栅极互连线延伸。

Description

半导体器件
相关申请交叉参考
2013年11月22日提交的日本专利申请第2013-241987号的包 括说明书、附图和摘要的公开内容结合于此作为参考。
技术领域
本发明涉及半导体器件并且可以适当地用于例如具有MISFET的半导体器件。
背景技术
在美国专利申请公开第2007/0138548(专利文献1)的说明书和美国专利第7235845号(专利文献2)的说明书中，均描述了一种技术，该技术涉及具有LDMOS(横向扩散金属氧化物半导体)晶体管的半导体器件。
[相关技术文献]
[专利文献]
[专利文献1]
美国专利申请公开第2007/0138548
[专利文献2]
美国专利第7235845号
发明内容
本发明提供了一种在半导体衬底中形成多个单位MISFET并将多个单位MISFET彼此并联耦合以形成具有功率MISFET的半导体器件的技术。在这种半导体器件中，还期望最大化地提高其性能。
通过本发明的说明书和附图的说明，本发明的其他问题和新颖特征将变得显而易见。
根据一个实施例，一种半导体器件包括：多个单位MISFET元件，形成在半导体衬底的主表面的第一MISFET形成区域中并且彼此并联耦合；互连线结构，具有第一互连线层以及位于第一互连线层之上的第二互连线层；以及背面电极，形成在半导体衬底的背面之上。互连线结构的第一互连线层包括第一源极互连线和第一栅极互连线。互连线结构的第二互连线层包括第二源极互连线和第二栅极互连线。第一源极互连线和第一栅极互连线的每一条的厚度均小于第二源极互连线和第二栅极互连线的每一条的厚度。单位MISFET元件的各个漏极区域经由嵌入半导体衬底的沟槽中的导电插塞电耦合至背面电极。单位MISFET元件的各个源极区域经由第一源极互连线和第二源极互连线彼此电耦合。单位MISFET元件的各个栅电极经由第一栅极互连线彼此电耦合并且经由第一栅极互连线电耦合至第二栅极互连线。第一栅极互连线在插塞之上延伸。
根据另一实施例，一种半导体器件包括：多个单位MISFET元件，形成在半导体衬底的主表面的第一MISFET形成区域中并且彼此并联耦合；互连线结构，具有第一互连线层以及位于第一互连线层之上的第二互连线层；以及背面电极，形成在半导体衬底的背面之上。互连线结构的第一互连线层包括第一漏极互连线和第一栅极互连线。互连线结构的第二互连线层包括第二漏极互连线和第二栅极互连线。第一漏极互连线和第一栅极互连线的每一条的厚度均小于第二漏极互连线和第二栅极互连线的每一条的厚度。单位MISFET元件的各个源极区域经由嵌入半导体衬底的沟槽中的导电插塞电耦合至背面电极。单位MISFET元件的各个漏极区域经由第一漏极互连线和第二漏极互连线彼此电耦合。单位MISFET元件的各个栅电极经由第一栅极互连线彼此电耦合并且经由第一栅极互连线电耦合至第二栅极互连线。第一栅极互连线在插塞之上延伸。
根据实施例，可以提高半导体器件的性能。
附图说明
图1是实施例中的半导体器件的整体平面图；
图2是实施例中的半导体器件的整体平面图；
图3是实施例中的半导体器件的整体平面图；
图4是实施例中的半导体器件的整体平面图；
图5是实施例中的半导体器件的主要部分的平面图；
图6是实施例中的半导体器件的主要部分的平面图；
图7是实施例中的半导体器件的主要部分的平面图；
图8是实施例中的半导体器件的主要部分的截面图；
图9是实施例中的半导体器件的主要部分的截面图；
图10是实施例中的半导体器件的主要部分的截面图；
图11是实施例中的半导体器件的主要部分的截面图；
图12是实施例中的半导体器件的制造工艺期间的主要部分的截面图；
图13是紧接图12的半导体器件的制造工艺期间的主要部分的截面图；
图14是紧接图13的半导体器件的制造工艺期间的主要部分的截面图；
图15是紧接图14的半导体器件的制造工艺期间的主要部分的截面图；
图16是紧接图15的半导体器件的制造工艺期间的主要部分的截面图；
图17是紧接图16的半导体器件的制造工艺期间的主要部分的截面图；
图18是紧接图17的半导体器件的制造工艺期间的主要部分的截面图；
图19是紧接图18的半导体器件的制造工艺期间的主要部分的截面图；
图20是紧接图19的半导体器件的制造工艺期间的主要部分的截面图；
图21是紧接图20的半导体器件的制造工艺期间的主要部分的截面图；
图22是紧接图21的半导体器件的制造工艺期间的主要部分的截面图；
图23是紧接图22的半导体器件的制造工艺期间的主要部分的截面图；
图24是紧接图23的半导体器件的制造工艺期间的主要部分的截面图；
图25是紧接图24的半导体器件的制造工艺期间的主要部分的截面图；
图26是紧接图25的半导体器件的制造工艺期间的主要部分的截面图；
图27是紧接图26的半导体器件的制造工艺期间的主要部分的截面图；
图28是紧接图27的半导体器件的制造工艺期间的主要部分的截面图；
图29是封装有实施例中的半导体芯片的半导体器件的平面透视图；
图30是图29中的半导体器件的截面图；
图31是图29中的半导体器件的截面图；
图32是示出图29中的半导体器件的修改的平面透视图；
图33是图32中的半导体器件的截面图；
图34是图32中的半导体器件的截面图；
图35是示出图29中的半导体器件的另一种修改的平面透视图；
图36是示出图29中的半导体器件的另一种修改的平面透视图；
图37是图35和图36中的半导体器件的截面图；
图38是第一研究示例中的半导体器件的整体平面图；
图39是第一研究示例中的半导体器件的整体平面图；
图40是第一研究示例中的半导体器件的主要部分的截面图；
图41是第二研究示例中的半导体器件的整体平面图；
图42是第二研究示例中的半导体器件的整体平面图；
图43是第三研究示例中的半导体器件的整体平面图；
图44是第三研究示例中的半导体器件的整体平面图；
图45是第四研究示例中的半导体器件的主要部分的截面图；
图46是另一实施例中的半导体器件的整体平面图；
图47是另一实施例中的半导体器件的整体平面图；
图48是另一实施例中的半导体器件的主要部分的截面图；
图49是又一实施例中的半导体器件的整体平面图；
图50是又一实施例中的半导体器件的整体平面图；
图51是再一实施例中的半导体器件的整体平面图；
图52是再一实施例中的半导体器件的整体平面图；
图53是又一实施例中的半导体器件的整体平面图；
图54是又一实施例中的半导体器件的整体平面图；
图55是又一实施例中的半导体器件的整体平面图；
图56是又一实施例中的半导体器件的整体平面图；
图57是又一实施例中的半导体器件的主要部分的平面图；
图58是又一实施例中的半导体器件的主要部分的平面图；
图59是又一实施例中的半导体器件的主要部分的平面图；
图60是又一实施例中的半导体器件的主要部分的截面图；
图61是又一实施例中的半导体器件的主要部分的截面图；
图62是又一实施例中的半导体器件的主要部分的截面图；
图63是又一实施例中的半导体器件的主要部分的截面图；
图64是再一实施例中的半导体器件的整体平面图；
图65是再一实施例中的半导体器件的整体平面图；
图66是再一实施例中的半导体器件的整体平面图；
图67是再一实施例中的半导体器件的整体平面图；
图68是再一实施例中的半导体器件的主要部分的平面图；
图69是再一实施例中的半导体器件的主要部分的平面图；
图70是再一实施例中的半导体器件的主要部分的平面图；
图71是再一实施例中的半导体器件的主要部分的截面图；
图72是再一实施例中的半导体器件的主要部分的截面图；
图73是再一实施例中的半导体器件的主要部分的截面图；以及
图74是再一实施例中的半导体器件的主要部分的截面图。
具体实施方式
在以下实施例中，如果是必要地为了方面，则将通过划分为多个部分或实施例来描述每个实施例。然而，除非另有指定，否则它们之间是相关的，并且一个部分或实施例是其他部分或实施例的修改、细节或补充描述。此外，在以下实施例中，当提到元件的数字等(包括数字、数值、量、范围等)时，它们不限于指定的数字，除非另有具体限制或者原则上它们被明显限于特定数字。元件的数字等可以不小于或不大于指定的数字。此外，在以下实施例中，不需要说其组成部分(包括元件、步骤等)不是必须必不可少的，除非另有具体说明或者这些组成部分被认为原则上明显不可少的。同样地，如果在以下实施例中提到组成部分等的形状、位置关系等时，形状、位置关系等被假设为包括那些基本相近或相似的，除非另有明确说明或者可以认为原则上明显不包括的。这同样可应用于前述的数值和范围。
以下将基于附图详细描述实施例。注意，在用于示出实施例的所有附图中，具有相同功能的部件被指定具有相同的参考标号，并且省略其重复描述。此外，在以下实施例中，除非特定情况下必要，否则原则上将不再重复相同或类似部分的描述。
在实施例所使用的附图中，为了更为清楚的描述，甚至在截面图中省略阴影，而为了更为清楚的描述可以在平面图中画出阴影。
(实施例1)
〈关于半导体器件的结构〉
参照附图，将描述本实施例中的半导体器件。图1是本实施例中的半导体器件(半导体芯片)CP的整体平面图，其示出了半导体器件CP的上表面侧的整体平面图。图2至图4也是实施例1中的半导体器件CP的整体平面图，但是它们示出了不同于图1中的层。图5至图7是实施例1中的半导体器件CP的主要部分的平面图。图1所示二点虚线所包围的区域RG1的放大图对应于图5至图7，但是图5至图7示出了彼此不同的层。图8至图11是本实施例中的半导体器件CP的主要部分的截面图。
图1至图4示出了相同区域的平面图，其中，图1示出了半导体器件CP的顶视图，图2示出了互连线M2(即，源极互连线M2S和栅极互连线M2G)的二维布线。在图2中，通过虚线示出开口OP(即，源极开口OPS和栅极开口OPG)的位置。图3示出了互连线M1(即，源极互连线M1S和栅极互连线M1G)的二维布线。图4示出了栅电极GE和插塞TL的二维布线。在图1和图4中，均通过虚线示出LDMOSFET形成区域LR。图2和图3是平面图，但是为了易于理解，源极互连线M2S和栅极互连线M2G在图2中用倾斜阴影标出，而在图3中源极互连线M1S用倾斜阴影标出并且栅极互连线M1G通过实线示出。在图4中，通过实线示出栅电极GE和插塞TL。
图5至图7示出了相同区域的平面图，但所示层是不同的。即，图5示出了栅电极GE、源极区域(n+型源极区域SR)和漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)以及插塞TL的二维布线。图5是平面图，但是为了易于理解，栅电极GE、n+型源极区域SR、低浓度n型漏极区域DR1、高浓度n+型漏极区域DR2以及插塞TL用阴影示出。图6示出了互连线M1(即，源极互连线M1S和栅极互连线M1G)的二维布线。图6是平面图，但是为了易于理解，源极互连线M1S和栅极互连线M1G均用阴影示出。图7示出了互连线M2(图7中的源极互连线M2S)的二维布线。图7是平面图，但是为了易于理解，源极互连线M2S用阴影示出。注意，为了易于在图5至图7的二维位置之间进行比较，在图6中通过虚线示出栅电极GE和插塞TL。在图7中，还示出了源极互连线M2S下方的源极通孔THS的位置，并且通过虚线示出了源极互连线M2S下方的源极互连线M1。
沿着图6中的线A-A截取的截面图基本对应于图8。沿着图6中的线B-B截取的截面图基本对应于图9。沿着图6中的线C-C截取的截面图基本对应于图10。图11基本对应于横向穿过图2所示栅极互连线M2G的互连线部分M2G1的截面图，其是大致垂直于栅极互连线M2G的互连线部分M2G1的延伸方向的截面图。
平面图(图1至图7)中的每个图所示的X方向和Y方向彼此交叉，且优选地彼此正交。Y方向对应于形成在LDMOSFET形成区域LR、漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)和源极区域(n+型源极区域SR)中的LDMOSFET的每个栅电极(GE)的延伸方向。
如图8至图11所示，形成半导体器件(半导体芯片)CP的半导体衬底SUB具有由n+型单晶硅(其中引入例如砷(As))制成的衬底主体(半导体衬底或半导体晶圆)SB以及例如由n-型单晶硅制成并形成在半导体主体SB的主表面上的外延层(半导体层)EP。因此，半导体衬底SUB是所谓的外延晶圆。外延层EP还可以被认为是半导体衬底SUB的一部分。衬底主体SB的杂质浓度(n型杂质浓度)大于外延层EP的杂质浓度(n型杂质浓度)。
在半导体衬底SUB的主表面中(即，在外延层EP的主表面中)，形成LDMOSFET(横向扩散金属氧化物半导体场效应晶体管)的多个单元，即形成单位LDMOSFET元件。以下是其具体描述。
在外延层EP的上部中，形成作为p型阱的p型半导体区域(p型主体层)PW。p型半导体区域PW具有穿通停止器(punch-throughstopper)的功能，其抑制耗尽层从每个LDMOSFET的漏极延伸到其源极。优选地，在LDMOSFET的源极侧上及其沟道形成区域中，形成p型阱(在本文中为p型半导体区域PW)，用作穿通停止器。结果，源极区域(n+型源极区域SR)的底面被p型阱(在本文中为p型半导体区域PW)覆盖。另一方面，在LDMOSFET的漏极侧上，形成p型阱(p型半导体区域PW)使得与低浓度n型漏极区域DR1的一部分接触。
在外延层EP的顶面之上，经由栅极绝缘膜GI形成每个LDMOSFET的栅电极GE。栅电极GE经由绝缘膜GI形成在p型半导体区域PW之上。即，在半导体衬底SUB的外延层EP中，形成LDMOSFET的源极区域(n+型源极区域SR)和漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)。在位于源极区域和漏极区域之间的外延层EP之上，经由栅极绝缘膜GI形成栅电极GE。
栅极绝缘膜GI例如由二氧化硅膜制成。栅电极GE例如由n型多晶硅膜的单层膜、包括n型多晶硅膜和金属硅化物层的多层膜等形成。在栅电极GE的侧壁之上，形成均由绝缘膜(例如，二氧化硅膜)制成的侧壁隔离件(侧壁绝缘膜)SW。
在通过沟道形成区域(直接位于栅电极GE下方的区域)置于其间而彼此隔开的外延层EP的内部区域中，形成每个LDMOSFET的源极区域和漏极区域。沟道形成区域对应于直接位于栅电极GE下方的p型半导体区域PW的区域。
每个LDMOSFET的漏极区域包括与沟道形成区域接触的低浓度n型漏极区域(n-型漂移区域或n-型偏移漏极区域)DR1、以及形成为与低浓度n型漏极区域DR1接触并与沟道形成区域隔开的高浓度n+型漏极区域DR2。低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2均为形成在外延层EP中的n型半导体区域(n型杂质扩散区域)。然而，高浓度n+型漏极区域DR2的杂质浓度(n型杂质浓度)大于低浓度n型漏极区域DR1的杂质浓度(n型杂质浓度)。此外，高浓度n+型漏极区域DR2被形成为浅于低浓度n型漏极区域DR1。结果，高浓度n+漏极区域DR2的底面的深度位置浅于低浓度n型漏极区域DR1的底面的深度位置。
每个LDMOSFET的源极区域均由与沟道形成区域接触的n+型源极区域SR形成。n+型源极区域SR为形成在外延层EP中的n型半导体区域(n型杂质扩散区域)。
低浓度n型漏极区域DR1被形成为与栅电极GE的漏极侧侧壁自对准。n+型源极区域SR被形成为与栅电极GE的源极侧侧壁自对准。这里，栅电极GE的漏极侧侧壁和栅电极GE的源极侧侧壁是栅电极GE的彼此相对的侧壁。低浓度n型漏极区域DR1和n+型源极区域SR彼此隔开，沟道形成区域(直接位于栅电极GE下方的区域)夹置在其间。在沟道形成区域之上，经由栅极绝缘膜GI形成栅电极GE。
注意，在本发明中，当提到MOSFET或LDMOSFET时，假设MOSFET或LDMOSFET不仅包括将氧化膜(二氧化硅膜)用作栅极绝缘膜的MISFET(金属绝缘体半导体场效应晶体管)，而且还包括将绝缘膜而不是氧化膜(氧化硅膜)用作栅极绝缘膜的MISFET。LDMOSFET是MISFET(金属绝缘体半导体场效应晶体管：MIS型场效应晶体管)的一种类型。
尽管是短沟道长度但为了能够进行高压操作，LDMOSFET具有形成在栅电极GE的漏极侧上的LDD(轻掺杂漏极)区域。即，LDMOSFET的漏极包括具有高杂质浓度的n+型区域(其在本文中为高浓度n+型漏极区域DR2)以及具有低杂质浓度的LDD区域(其在本文为低浓度n型漏极区域DR1)。n+型区域(高浓度n+型漏极区域DR2)被形成为经由LDD区域与栅电极GE(或栅电极GE下方的沟道形成区域)隔开。这可以提供高击穿电压。优选地，漏极侧LDD中的电荷量(杂质浓度)以及栅电极GE的端部与n+型区域(高浓度n+型漏极区域DR2)之间的沿着一平面(外延层EP的主表面)的距离被优化，使得LDMOSFET的击穿电压具有最大值。
每个LDMOSFET都具有源极(由n+型源极区域SR形成的源极区域)和漏极(在文本为包括低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2的漏极区域)相对于栅电极GE不对称的结构。
在高浓度n+型漏极区域DR2的端部(与沟道形成区域相邻的端部相对的端部，低浓度n型漏极区域DR1夹置在其间)处，导电插塞(穿通层或隐埋导体部)TL被形成为与高浓度n+型漏极区域DR2接触。插塞TL是用于将每个LDMOSFET的漏极电耦合至衬底主体SB的导体部(导电层)。每个插塞TL都由嵌入半导体衬底SUB(外延层EP)中形成的每个沟槽TR中的导电膜形成。因此，插塞TL还可以被认为是嵌入半导体衬底SUB中的导体部(隐埋导体部)。
这里，在形成在半导体衬底SUB(外延层EP)中的每个沟槽TR中，嵌入包括氮化钛(TiN)膜TL1和位于氮化钛膜TL1之上的钨(W)膜TL2的多层膜以形成插塞TL。插塞TL与高浓度n+型漏极区域DR2相邻并与其电耦合。
每个插塞TL均由嵌入半导体衬底SUB的每个沟槽TR中的导电膜制成。更优选地，每个插塞TL均由嵌入半导体衬底SUB的每个沟槽TR中的金属膜形成。即，每个插塞TL均由导体制成，更优选地由金属制成。通过由金属形成每个插塞TL，可以减小插塞TL的阻抗。这使得每个LDMOSFET的漏极以低阻抗经由插塞TL与衬底主体SB耦合。即，可以进一步减小LDMOSFET的漏极与背面电极BE之间的阻抗。当每个插塞TL均有金属膜形成时，还可以使用插塞TL的金属膜来形成场板电极FP，并减少制造半导体器件的步骤数。注意，本文提到的金属膜是示出金属性传导的导电膜。不仅纯金属膜或合金膜，示出金属性传导的金属化合物膜也可以被认为是金属膜的类型。因此，不仅钨膜TL2，氮化钛膜TL也可以被认为是金属膜。
在嵌入插塞TL的每个沟槽TR周围，还可以形成n+型半导体区域NS1。图8示出了在嵌入插塞TL的每个沟槽TR周围，即在与嵌入沟槽TR的插塞TL的侧面和底面相邻的位置处，形成n+型半导体区域NS1的情况。n+型半导体区域NS1的杂质浓度(n型杂质浓度)大于低浓度n型漏极区域DR1和n-型外延层EP的杂质浓度。插塞TL还与低浓度n型漏极区域DR1相邻，但是当形成n+型半导体区域NS1时，插塞TL经由n+型半导体区域SN1与低浓度n型漏极区域DR1相邻。还可以存在在与插塞TL的底面相邻的位置处形成而不是在与插塞TL的侧面相邻的位置处形成n+型半导体区域NS1的情况。
在图8的情况下，每个插塞TL的尖部(底部)都没有到达衬底主体SB。然而，插塞TL的尖部(底部)还可已经到达衬底主体SB。当每个插塞TL的尖部(底部)均已到达衬底主体SB时，接下来插塞TL与衬底主体SB直接电耦合。
还可以是n+型半导体区域NS1形成在插塞TL和衬底主体SB之间以经由n+型半导体区域NS1将插塞TL电耦合至n+型衬底主体SB。高浓度n+型漏极区域DR2经由插塞TL(或经由插塞TL和n+型半导体区域NS1)电耦合至n+型衬底主体SB。
在位于低浓度n型漏极区域DR1的部分下方以及经由n+型半导体区域NS1与插塞TL相邻的位置处，形成n型半导体区域NS2。在n型半导体区域NS2的横向侧(这里，每个栅电极GE的栅极长度方向均假设为横向)，设置p型半导体区域PW。由于形成了n型半导体区域NS2，所以在接近沟道形成区域的低浓度n型漏极区域DR1的部分下方，p型半导体区域PW延伸。另一方面，在低浓度n型漏极区域DR1的部分下方，n型半导体区域NS2(而不是p型半导体区域PW)延伸。
在半导体衬底SUB的背面之上，即在衬底主体SB的背面(与形成有外延层EP的主表面相对的主表面)之上，形成背面电极BE。背面电极BE是每个LDMOSFET的漏极背面电极并且形成在形成半导体器件CP的半导体衬底SUB的整个背面之上。注意，半导体衬底SUB的背面与衬底主体SB的背面相同，并且对应于形成有LDMOSFET(即，形成有外延层EP)的主表面相对的主表面。
因此，形成在外延层EP中的每个LDMOSFET的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由插塞TL和衬底主体SB(或者经由插塞TL、n+型半导体区域NS1和衬底主体SB)电耦合至背面电极BE。
在半导体衬底SUB的主表面之上，即在外延层EP的主表面之上，形成绝缘膜(层间绝缘膜)IL1以覆盖栅电极GE和侧壁隔离件SW。绝缘膜IL1例如由二氧化硅膜等制成。前述沟槽TR和嵌入沟槽TR中的插塞TL连续形成在每个绝缘膜IL1和外延层中以穿过绝缘膜IL1延伸。
在绝缘膜IL1之上，形成每个场板电极FP。场板电极FP形成在绝缘膜IL1之上以在栅电极GE的部分之上、栅电极GE的漏极侧侧壁之上的侧壁隔离件SW之上以及低浓度n型漏极区域DR1的部分之上连续延伸。即，场板电极FP形成在绝膜膜IL1之上以覆盖栅电极GE的部分(漏极侧部分)、栅电极GE的漏极侧侧壁上的侧壁隔离件SW、以及位于不被侧壁隔离件SW覆盖的区域中的低浓度n型漏极区域DR1的部分。因此，每个LDMOSFET的栅极长度方向上的场板电极FP的一个端部位于栅电极GE的上方，而LDMOSFET的栅极长度方向上的场板电极FP的另一个端部位于不被侧壁隔离件SW覆盖的区域中的低浓度n型漏极区域DR1的上方。
场板电极FP还可以使用用于形成插塞TL的导电膜来形成。例如，可以形成包括氮化钛(TiN)膜TL1和位于其上的钨(W)膜TL2的多层膜的每个插塞TL，并且在与形成插塞TL的氮化钛(TiN)膜TL1相同的层中形成氮化钛(TiN)膜的场板电极FP。
在外延层EP中，在与每个n+型源极区域SR相邻的位置处，形成p+型半导体区域PS。p+型区域PS形成在沟道形成区域的相对侧上。即，n+型源极区域SR与沟道形成区域相邻，并且在沟道形成区域的相对侧的位置处，形成p+型半导体区域PS以与n+型源极区域SR相邻。n+型源极区域SR和p+型半导体区域PS彼此相邻。每个n+型源极区域SR和p+型半导体区域PS的底面均与作为p型阱的p型半导体区域PS接触。p+型半导体区域PS的杂质浓度(p型杂质浓度)大于p型半导体区域PW的杂质浓度。
在不被侧壁隔离件SW覆盖且位于p+型半导体区域PS之上的每个n+型源极区域SR的区域之上，形成金属硅化物层SL。集成地连续形成n+型源极区域SR之上的金属硅化物层SL以及与n+型源极区域SR相邻的p+型半导体区域PS之上的金属硅化物层SL。因此，n型源极区域SR经由形成在其上方的金属硅化物层SL电耦合至与n+型源极区域SR相邻的p+型半导体区域PS。当每个栅电极GE均由多晶硅膜形成时，在形成栅电极GE的多晶硅膜之上，还可以形成金属硅化物层SL。当金属硅化物层SL形成在形成栅电极GE的多晶硅膜之上时，位于形成栅电极GE的多晶硅膜之上的金属硅化物层SL还可以被认为是栅电极GE的一部分。
在半导体衬底SUB的主表面之上，即在绝缘膜IL1之上，使绝缘膜(层间绝缘膜)IL2形成为覆盖场板电极FP和插塞TL。绝缘膜IL2例如由氧化硅膜等制成。绝缘膜IL2的上表面被平面化。
绝缘膜IL2被形成为具有接触孔(开口、通孔或穿孔)。在接触孔中，嵌入主要由钨(W)膜形成的各插塞(耦合隐埋导体)PGF、PGG和PGS。嵌入绝缘膜IL2中形成的接触孔中的插塞PGF、PGG和PGS分别形成在栅电极GE、源极(n+型源极区域SR)和场板电极EP之上。
这里，嵌入形成在栅电极GE之上且电耦合至栅电极GE的接触孔中的插塞PGG被假设称为栅极插塞PGG。此外，嵌入形成在n+型源极区域SR之上且电耦合至n+型源极区域SR的接触孔中的插塞PGS被假设称为源极插塞PGS。此外，嵌入形成在场板电极FP之上且电耦合至场板电极FP的接触孔中的插塞PGF被假设称为场板插塞PGF。
嵌入栅极插塞PGG的接触孔形成在栅电极GE之上，并且在接触孔的底部露出栅电极GE。嵌入接触孔的栅极插塞PGG与栅电极GE接触，因此电耦合至栅电极GE。
嵌入场板插塞PGF的接触孔形成在场板电极FP之上，并且在接触孔的底部露出场板电极FP。嵌入接触孔的场板插塞PGF与场板电极FP接触，因此电耦合至场板电极FP。
嵌入源极插塞PGS的接触孔形成在n+型源极区域SR之上，并且p+型半导体区域PS与其相邻。即，源极插塞PGS连续形成在每个n+型源极区域SR和与n+型源极区域SR相邻的p+型半导体区域PS中。在嵌入源极插塞PGS的接触孔的底部，露出n+型源极区域SR和p+型半导体区域PS。嵌入接触孔的源极插塞PGS与n+型源极区域SR和p+型半导体区域PS接触，因此电耦合至n+型源极区域SR和p+型半导体区域PS。当金属硅化物层SL形成在n+型源极区域SR和p+型半导体区域PS之上时，源极插塞PGS与n+型源极区域SR和p+型半导体区域PS之上的金属硅化物层SL接触，因此电耦合至n+型源极区域SR和p+型半导体区域PS。
作为源极插塞PGS不仅电耦合至n+型源极区域SR而且还电耦合至p+型半导体区域PS的结果，提供给源极焊盘PDS的源极电位(potential)不仅从每个源极插塞PGS提供给n+型源极区域SR，而且还从源极插塞PGS提供给p+型半导体区域PS，因此还提供给与p+型半导体区域PS接触的p型半导体区域PW。
在嵌入插塞PGF、PGG和PGS的绝缘膜IL2之上，形成均由导电膜形成的互连线(第一层互连线)M1，该导电膜主要由铝(Al)、铝合金等制成。因此，互连线M1可以被认为是铝互连线。注意，当形成铝合金膜作为用于互连线M1的导电膜时，优选富含铝(Al)的铝合金膜。例如，可以使用富含铝的Al-Cu合金膜。这里，“富含铝(Al)”是指铝(Al)的组成比大于50原子％。互连线M1是第一互连线层中的互连线。
例如通过在嵌入插塞PGF、PGG和PGS的绝缘膜IL2之上形成导电膜然后图案化导电膜来形成互连线M1。作为每一条互连线M1，优选铝互连线。然而，还可以使用另一种金属材料的互连线(例如钨互连线)。
互连线M1包括经由栅极插塞PGG电耦合至栅电极GE的栅极互连线M1G和经由源极插塞PGS电耦合至n+型源极区域SR和p+型半导体区域PS的源极互连线(源电极)M1S。源极互连线M1S经由源极插塞PGS电耦合至n+型源极区域SR和p+型半导体区域PS，并且还经由场板插塞PGF电耦合至场板电极FP。即，栅极互连线M1G经由栅极插塞PGG电耦合至栅电极GE，而源极互连线M1S经由源极插塞PGS电耦合至n+型源极区域SR和p+型半导体区域PS，并且还经由场板插塞PGF电耦合至场板电极FP。栅极互连线M1G和源极互连线M1S位于同一层中，但是彼此隔开。作为互连线M1，没有形成电耦合至漏极(在本文为包括低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2的漏极区域)的漏极互连线。
在绝缘膜IL2之上，形成绝缘膜(层间绝缘膜)IL3以覆盖互连线M1。绝缘膜IL3例如由二氧化硅膜等制成。绝缘膜IL3的上表面被平面化。绝缘膜IL3形成有通孔(开口或穿孔)THG和THS，并且在其底部处，部分地露出互连线M1。在包括通孔THG和THS的绝缘膜IL3之上，形成主要由铝(Al)、铝合金等制成的导电膜形成的每条互连线(第二层互连线)M2。因此，互连线M2可以被认为是铝互连线。通孔THG和THS位于在平面图中互连线M2与互连线M1重叠的位置处，并且设置为使得互连线M2电耦合至互连线M1。互连线M2在位于第一互连线层之上的第二互连线层中。因此随后，在半导体衬底SUB之上，形成互连线结构，其具有第一互连线层(互连线M1)和位于第一互连线层(互连线M1)之上的第二互连线层(互连线M2)。
例如，通过在包括通孔THG和THS的绝缘膜IL3之上形成导电膜然后图案化导电膜来形成互连线M2。每条互连线M2均具有厚度T2，厚度T2大于(厚于)每条互连线M1的厚度T1。换句话说，互连线M1的厚度T1小于(薄于)互连线M2的厚度T2。当在互连线M2的厚度T2与互连线M1的厚度T1之间进行比较时，满足T2>T1。注意，当铝合金膜被用作互连线M2的导电膜时，优选富含铝(Al)的铝合金膜。例如，可以使用富含铝的Al-Si合金膜。这里，“富含铝(Al)”是指铝(Al)的组成比大于50原子％。
通孔THG位于在平面图中与栅极互连线M1G重叠的位置处，并且假设称为栅极通孔THG。另一方面，通孔THS位于在平面图中与源极互连线M1S重叠的位置处，并且假设称为源极通孔THS。
互连线M2包括经由过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G的栅极互连线M2G以及经由过孔部分(嵌入源极通孔THS的部分)电耦合至源极互连线M1S的源极互连线M2S。即，源极互连线M2S具有嵌入源极通孔THS的部分(过孔部分)并且经由过孔部分(嵌入源极通孔THS的部分)电耦合至源极互连线M1S。另一方面，栅极互连线M2G具有嵌入栅极通孔THG的部分(过孔部分)并且经由过孔部分(嵌入栅极通孔THS的部分)电耦合至栅极互连线M1G。栅极互连线M2G和源极互连线M2S位于同一层中，但是彼此隔开。作为互连线M2，没有形成电耦合至漏极(在文本为包括低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2的漏极区域)的漏极互连线。
互连线M2在绝缘膜IL3之上延伸并且其一部分嵌入绝缘膜IL3的通孔(THG和THS)，在通孔的底部处与互连线M1接触并且电耦合。因此，互连线M2整体由在绝缘膜IL3之上延伸的互连线部分和嵌入绝缘膜IL3的通孔中的过孔部分(耦合部分)形成。
在另一实施例中，互连线M2还可以通过以下方法来形成：在绝缘膜IL3的通孔(THG和THS)中嵌入相同的导电插塞作为前述插塞PGF、PGG和PGS，在嵌入插塞的绝缘膜IL3之上形成用于形成互连线M2的导电膜，以及图案化导电膜。在这种情况下，栅极互连线M2G经由嵌入栅极通孔THG的导电插塞电耦合至栅极互连线M1G，以及源极互连线M2S经由嵌入源极通孔THS的导电插塞电耦合至源极互连线M1S。
在绝缘膜IL3之上，形成绝缘膜(表面保护膜)PA以覆盖互连线M2。绝缘膜PA由多层膜形成(例如包括氧化硅膜和位于氧化硅膜之上的氮化硅膜等)，并且能够起到形成半导体器件CP的最外表面的保护膜(钝化膜)的作用。绝缘膜PA形成有焊盘开口OP。焊盘开口OP延伸穿过绝缘膜PA，并且在开口OP的底部处露出互连线M2。开口OP包括露出源极互连线M2S的源极开口OPS和露出栅极互连线M2G的栅极开口OPG。
在源极开口OPS的底部，部分地露出源极互连线M2S。从源极开口OPS露出的源极互连线M2S形成源极焊盘(焊盘电极或接合焊盘)PDS。在栅极开口OPG的底部，部分地露出栅极互连线M2G。从栅极开口OPG露出的栅极互连线M2G形成栅极焊盘(焊盘电极或接合焊盘)PDG。在半导体器件CP的顶面侧，形成源极焊盘PDS和栅极焊盘PDG而不形成漏极焊盘。在半导体器件CP的背面侧，即在半导体衬底SUB的背面上，形成漏极背面电极BE。简而言之，用于将形成在半导体衬底SUB中的每个LDMOSFET的源极和栅极导出的对应电极在半导体器件CP的顶面侧上被形成为源极焊盘PDS和栅极焊盘PDG，而用于将形成在半导体衬底SUB中的每个LDMOSFET的漏极导出的电极在半导体器件CP的背面侧上形成为漏极背面电极BE。
注意，栅极互连线M2G整体包括沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的互连线部分M2G1和焊盘部分M2G2。从栅极开口OPG露出栅极互连线M2G的焊盘部分M2G2。从栅极开口OPG露出的栅极互连线M2G的焊盘部分M2G2形成栅极焊盘PDG。栅极互连线M2G的互连线部分M2G1覆盖有绝缘膜PA而没有露出。
形成在半导体衬底SUB的外延层EP中的LDMOSFET的源极(n+型源极区域SR)经由源极插塞PGS和源极互连线M1S电耦合至源极互连线M2S，因此电耦合至源极焊盘PDS。场板电极FP经由场板插塞PGF电耦合至源极互连线M2S，因此源极互连线M1S电耦合至源极焊盘PDS。因此，形成在半导体衬底SUB的外延层EP中的LDMOSFET的源极(n+型源极区域SR)和场板电极FP经由插塞PGS和PGF电耦合至源极互连线M2S，因此源极互连线M1S电耦合至源极焊盘PDS。另一方面，形成在半导体衬底SUB的外延层EP之上的LDMOSFET的栅电极GE经由栅极插塞PGG电耦合至栅极互连线M2G，因此栅极互连线M1G电耦合至栅极焊盘PDG。形成在半导体衬底SUB的外延层EP中的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由插塞TL和衬底主体SB(或者经由插塞TL、n+型半导体区域NS1和衬底主体SB)电耦合至背面电极BE。
〈关于LDMOSFET和互连线的布线〉
接下来，将给出形成在半导体衬底SUB中的LDMOSFET以及形成在半导体衬底SUB之上的互连线M1和M2的二维布线的描述。
在半导体衬底SUB的主表面中，形成LDMOSFET。作为形成LDMOSFET的区域(二维区域)的LDMOSFET形成区域LR包括有源区域AR以及有源区域AR之间的隔离区域ST(参见图4和图5)。注意，图5至图7是在上述图1中的二点虚线包围的区域RG1的放大图。在X方向和Y方向上重复图5至图7中的每个示出的结构以形成整个LDMOSFET形成区域LR。
有源区域AR对应于基本起到LDMOSFET功能的二维区域。具体地，有源区域AR是二维区域，该区域中，通过离子注入在外延层EP中形成用于LDMOSFET的源极(n+型源极区域SR)和漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)，以及在经由栅极绝缘膜GI在源极和漏极之间的沟道形成区域之上形成栅电极GE。
另一方面，隔离区域ST对应于基本不起到LDMOSFET功能的二维区域。例如，在隔离区域ST中的外延层EP中，不形成用于LDMOSFET的源极(n+型源极区域SR)和漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)，使得隔离区域LDMOSFET不用作LDMOSFET。
注意，在隔离区域ST中，栅电极GE也形成在外延层EP之上(经由栅极绝缘膜GI)。然而，隔离区域ST中的栅电极GE基本不起到LDMOSFET的栅电极的作用，而有源区域AR中的栅电极GE基本起到LDMOSFET的栅电极的作用。
在LDMOSFET形成区域LR中，被有源区域AR之间的隔离区域ST占用的面积相对较小，使得LDMOSFET形成区域LR主要由有源区域AR形成。LDMOSFET形成区域LR的二维形状例如通常可以为矩形的形状(更具体地，在X方向上具有平行边以及在Y方向上具有平行边的矩形)或者二维形状基于矩形且稍微变形。LDMOSFET形成区域LR通过在LDMOSFET形成区域LR的X方向上延伸的隔离区域ST而划分为多个有源区域AR。换句话说，基本上整个LDMOSFET形成区域LR对应于有源区域AR且通过在X方向上延伸的隔离区域AT被划分为多个有源区域AR。
在有源区域AR中，在外延层EP中，形成LDMOSFET的源极(n+型源极区域SR)和漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)，并且在源极和漏极之间的沟道形成区域之上，经由栅极绝缘膜GI形成栅电极GE(参见图5和图8)。
如图5和图8所示，LDMOSFET的每个栅电极GE均在Y方向上延伸。LDMOSFET的每个漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)均形成在有源区域AR的位于相邻栅电极GE之间以在Y方向上延伸的一个区域中。LDMOSFET的每个源极(n+型源极区域SR)均形成在有源区域AR的位于相邻栅电极GE之间以在Y方向上延伸的另一个区域中。每个插塞TL均形成在相邻LDMOSFET的高浓度n+型漏极区域DR之间的区域中。
在LDMOSFET形成区域LR中，在X方向上重复如图5至图8中每个所示的单位单元(LDMOSFET的重复单位、重复间距、基本单元、单位区域或单位单元)10的结构(布线)。一个单位单元10形成两个单位LDMOSFET(单位LDMOSFET元件、LDMOSFET单元或单位LDMOSFET元件)10a。即，重复的单位是单位单元10，并且每个单位单元10均包括具有共用插塞TL的结构且在X方向上对称的两个单位LDMOSFET 10a。注意，由于LDMOSFET是MISFET元件，所以单位LDMOSFET 10a也可以被认为是单位MISFET元件。
在LDMOSFET形成区域LR中，通过在X方向上重复单位单元10的结构(布线)，形成较多数量的(多个)单位LDMOSFET 10a且彼此并联耦合。即，在LDMOSFET形成区域LR中，在X方向上重复配置单位LDMOSFET 10a，并且在LDMOSFET形成区域LR中配置的多个单位LDMOSFET 10a彼此并联耦合。
为了将形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a并联耦合，LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个栅电极GE经由栅极插塞PGG和栅极互连线M1G彼此电耦合，并且还经由栅极互连线M1G电耦合至栅极互连线M2G。此外，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个源极(n+型源极区域SR)经由源极插塞PGS以及源极互连线M1S和M2S彼此电耦合。此外，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由插塞TL、衬底主体SB和背面电极BE(或者经由插塞TL、n+型半导体区域NS1、衬底主体SB和背面电极BE)彼此电耦合。
形成在LDMOSFET形成区域LR(有源区域AR)中的多个单位LDMOSFET 10a彼此并联耦合以形成一个MISFET(功率MISFET)。MISFET(功率MISFET)例如可用作切换MISFET或放大(功率放大)MISFET。例如，MISFET可应用于非绝缘DC-DC转换器中的高(HIGH)侧开关的功率MISFET和低(LOW)侧开关的功率MISFET中的任一个或每个。
如图5、图6和图8所示，在形成在有源区域AR中的LDMOSFET的源极(n+型源极区域SR)之上，形成源极互连线M1S。源极互连线M1S经由置于n+型源极区域SR之上的源极插塞PGS电耦合至其下方的LDMOSFET的源极(n+型源极区域SR)。
在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)之间，在X方向上顺序配置n+型源极区域SR、p+型半导体区域PS和n+型源极区域SR，同时每个均在Y方向上延伸。即，在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)之间，放置在Y方向上延伸的p+型半导体区域PS夹置在沿Y方向上延伸的一对n+型源极区域SR之间的结构。每个源极插塞PGS均放置在X方向上彼此相邻的两个栅电极(源极夹置在其间)之间，与p+型半导体区域PS以及一对n+型源极区域SR(p+型半导体区域PS夹置在其间)接触并电耦合。
每条源极互连线M1S均连续形成以从在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)中的一个之上延伸到另一个栅电极GE之上。从而，在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)之间的区域之上，源极互连线M1S延伸。源极互连线M1S经由源极插塞PGS电耦合至位于在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)之间的p+型半导体区域PS以及一对n+型源极区域SR(p+型半导体区域PS夹置在其间)。
场板电极FP经由场板插塞PGF电耦合至源极互连线M1S。因此，源极互连线M1S需要不仅形成在源极(n+型源极区域SR)和p+型半导体区域SR之上，而且还形成在场板电极FP之上。结果，每个源极互连线M1S均连续形成，从而以经过源极和场板电极FP之间的栅电极GE之上的方式从源极(n+型源极区域SR)之上延伸到场板电极FP之上。
从而，每条源极互连线M1S均连续形成，以从位于在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)中的一个的漏极侧上的场板电极FP之上延伸到位于另一个栅电极GE的漏极侧上的场板电极FP之上。这使得源极互连线M1S在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)之间的区域之上、两个栅电极GE之上以及位于两个栅电极GE的漏极侧上的场板电极FP之上连续延伸。p+型半导体区域PS和一对n+型源极区域SR(位于在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)之间)经由源极插塞PGS电耦合至源极互连线M1S。源极互连线M1S经由场板插塞PGF电耦合至位于两个栅电极GE的漏极侧上的场板电极FP。
在有源区域AR中，源极(n+型源极区域SR)、p+型半导体区域PS和场板电极FP的每一个均在Y方向上延伸。因此，源极互连线M1S也在Y方向上在有源区域AR之上延伸，但是不形成在插塞TL之上。在插塞TL之上，不放置源极互连线M1S而是放置栅极互连线M1G(参见图5、图6和图8)。在有源区域AR之间的隔离区域ST之上，不形成源极互连线M1S。在有源区域AR之间的隔离区域ST之上，不放置源极互连线M1S而是放置栅极互连线M1G(参见图5、图6和图8)。
即，在有源区域AR之间的隔离区域ST之上，不形成源极互连线M1S，而是栅极互连线M1G在X方向上延伸到那里(隔离区域ST之上)。此外，在插塞TL之上，不形成源极互连线M1S，而是栅极互连线M1G在Y方向上延伸到那里(插塞TL之上)。
结果，源极互连线M1S为彼此隔离的离散图案(离散源极互连线)，且栅极互连线M1G夹置在其间(参见图3和图6)。即，源极互连线M1S为离散图案(离散源极互连线)，并且在平面图中被栅极互连线M1G环绕外围。在LDMOSFET形成区域LR中，形成离散图案(离散源极互连线)的多条源极互连线M1S，并且放置源极互连线M2S以覆盖多条源极互连线M1S。离散图案(离散源极互连线)的每条源极互连线M1S的二维形状例如可以为矩形形状(在X方向上具有短边且在Y方向上具有长边的矩形形状)。
如上所述，在LDMOSFET形成区域LR中，形成多个单位单元10(单位LDMOSFET 10a)。多个单位单元10(单位LDMOSFET10a)的各个源极(n+型源极区域SR)经由源极插塞PGS电耦合至源极互连线M1S。然而，由于源极互连线M1S为外围被栅极互连线M1G环绕的离散图案，在不具有源极互连线M2S的情况下，形成在LDMOSFET形成区域LR中的多个单位单元10(单位LDMOSFET10a)的各个源极(n+型源极区域SR)不彼此电耦合。因此，源极互连线M1S电耦合至位于源极互连线M1S之上的层中的源极互连线M2S，并且使用源极互连线M2S，形成在LDMOSFET形成区域LR中的多个单位单元10(单位LDMOSFET 10a)的各个源极(n+型源极区域SR)彼此电耦合。源极互连线M2S形成源极焊盘PDS。
如图2、图4以及图7至图10所示，形成最上层中的源极互连线M2S以基本覆盖整个LDMOSFET形成区域LR。因此，每条源极互连线M1S均在平面图中与源极互连线M2S重叠。在LDMOSFET形成区域LR的各个有源区域AR之上，形成离散图案的源极互连线M1S。如图7和图8所示，源极互连线M1S经由源极互连线M2S的过孔部分(嵌入源极通孔THS的部分)电耦合至形成在源极互连线M1S之上的最上层中的源极互连线M2S，以基本覆盖整个LDMOSFET形成区域LR。结果，形成在LDMOSFET形成区域LR中的各条源极互连线M1S均经由源极互连线M2S彼此电耦合。从绝缘膜PA的源极开口OPS部分地露出源极互连线M2S。从源极开口OPS部分露出的源极互连线M2S用作源极焊盘PDS。
因此，在LDMOSFET形成区域LR中，形成多个单位单元10(单位LDMOSFET 10a)。多个单位单元10(单位LDMOSFET 10a)的各个源极(n+型源极区域SR)经由源极插塞PGS和源极互连线M1S导向源极互连线M2S，并且通过源极互连线M2S彼此电耦合。从绝缘膜PA的源极开口OPS露出源极互连线M2S，以形成源极焊盘PDS。这允许公共源极电位(源极电压)通过源极互连线M2S、源极互连线M1S和源极插塞PGS从源极焊盘PDS提供给形成在LDMOSFET形成区域LR中的多个单位单元10(单位LDMOSFET10a)的每个源极(n+型源极区域SR)。
作为用于形成在有源区域AR中的LDMOSFET的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)的互连线，没有互连线被形成为互连线M1或互连线M2。即，作为耦合至形成在有源区域AR中的LDMOSFET的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)的互连线，没有互连线被形成为互连线M1或互连线M2。
如图5、图6和图9所示，在其位于有源区域AR之间的隔离区域ST中的部分处，栅电极GE在Y方向上延伸并且经由栅极插塞PGG电耦合至栅极互连线M1G。在图5的情况下，在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)通过在有源区域AR之间的隔离区域ST中在X方向上延伸的连接部GE1连接。在连接部GE1之上，设置栅极插塞PGG。连接部GE1在Y方向上延伸以连接在X方向上彼此相邻的两个栅电极GE(源极夹置在其间)并且与两个栅电极GE集成地形成。因此，栅电极GE和连接部GE1均在同一步骤中由相同的导电膜形成。每个连接部GE1均可以被认为是每个栅电极GE的一部分。注意，如上所述，栅电极GE位于有源区域AR中的部分可以起到LDMOSFET的栅电极GE的作用，但是栅电极GE位于有源区域AR之间的隔离区域ST中的部分(包括连接部GE1)不能起到LDMOSFET的栅电极的作用。
栅极互连线M1G沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸，在LDMOSFET形成区域LR中的有源区域AR之间的隔离区域ST之上延伸，并且在LDMOSFET形成区域LR中的插塞TL之上延伸(参见图3和图6)。即，栅极互连线M1G整体包括沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的部分、在LDMOSFET形成区域LR中的有源区域AR之间的隔离区域ST之上延伸的部分、以及在LDMOSFET形成区域LR中的插塞TL之上延伸的部分。
在LDMOSFET形成区域LR中，有源区域AR之间的隔离区域ST在X方向上延伸，使得栅极互连线M1G在隔离区域ST之上在X方向上延伸。即，栅极互连线M1G在X方向上延伸以在平面图中与有源区域AR之间的隔离区域ST重叠。另一方面，在LDMOSFET形成区域LR中，插塞TL在Y方向上延伸，使得栅极互连线M1G在插塞TL之上沿着Y方向延伸。即，栅极互连线M1G在Y方向上延伸以在平面图中与在Y方向上延伸的插塞TL重叠。在LDMOSFET形成区域LR中，插塞TL在栅电极GE之间沿着Y方向延伸，其中栅电极GE在X方向上彼此相邻且漏极夹置在其间。从而，在平面图中，栅极互连线M1G在栅电极GE(具体在插塞TL之上)之间在Y方向上延伸，其中栅电极GE在X方向上彼此相邻且漏极夹置在其间。栅极互连线M1G整体由以下部分形成：在有源区域AR之间的隔离区域ST之上沿着X方向延伸的部分、在插塞TL之上沿着Y方向延伸的部分以及沿着LDMOSFET形成区域LR的外围延伸的部分。
在LDMOSFET形成区域LR中，在Y方向上延伸的各个栅电极GE经由栅极插塞PGG电耦合至均在X方向上延伸的栅极互连线M1G的部分。即，在LDMOSFET形成区域中，在栅极互连线M1G均在X方向上延伸的部分二维地与在Y方向上延伸的栅电极GE重叠的部分(在本文为连接部GE1)处，放置栅极插塞PGG，并且通过栅极插塞PGG，栅电极GE电耦合至栅极互连线M1G均在X方向上延伸的部分。集成地连接栅极互连线M1G均在X方向上延伸的部分以及栅极互连线M1G均在Y方向上延伸的部分。结果，形成在LDMOSFET形成区域LR中的多个栅电极GE经由栅极互连线M1G彼此电耦合。
因此，在本实施例中，在LDMOSFET形成区域LR之上，栅极互连线M1G整体包括均在Y方向上延伸的部分以及均在X方向上延伸的部分。栅极互连线M1G的均在Y方向上延伸的部分在插塞TL之上在Y方向上延伸。栅极互连线M1G的均在X方向上延伸的部分经由栅极插塞PGG电耦合至栅电极GE。上面描述的内容还可以以如下方式解释。即，在LDMOSFET形成区域LR之上，栅极互连线M1G具有二维结构，其中，集成地连接均在Y方向上延伸的多个互连线部分以及均在X方向上延伸的多个互连线部分。均在Y方向上延伸的互连线部分沿着Y方向在插塞TL之上延伸，而均在X方向上延伸的互连线部分经由栅极插塞PGG电耦合至栅电极GE。结果，形成在LDMOSFET形成区域LR中的多个栅电极GE经由栅极互连线M1G彼此电耦合。即，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个栅电极GE经由栅极互连线M1G彼此电耦合。优选地，在LDMOSFET形成区域LR之上，栅极互连线M1G具有二维结构，其中，集成地连接均在Y方向上延伸且以在X方向上预定间隔(更优选地，等间隔)配置的多个互连线部分以及均在X方向上延伸且在Y方向上以预定间隔(更优选地，等间隔)配置的多个互连线部分。
因此，在平面图中，在LDMOSFET形成区域LR中，栅极互连线M1G通常以栅格状来形成。然而，形成栅极互连线M1G的栅格状的每个四边形部件都不需要为正方形，且可以为矩形(例如Y方向上的尺寸大于X方向上的尺寸的矩形)。
源极互连线M1S在平面图中外围被栅极互连线M1G环绕。即，如上所述，源极互连线M1S为离散图案。在平面图中，建立源极互连线M1S外围被栅极互连线M1G的均在X方向上延伸的部分和栅极互连线M1G的均在Y方向上延伸的部分环绕的状态。即，建立在通常具有栅格状的栅极互连线M1G的各个四边形栅格部件中放置离散图案的源极互连线M1S的状态。
栅极互连线M1G可以放置在插塞TL之上，因为源极互连线M1S不形成在插塞TL之上，并且作为用于耦合至插塞TL的漏极的互连线，没有互连线被形成为互连线M1。
即，在本实施例中，形成在有源区域AR中的LDMOSFET的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由插塞TL电耦合至衬底主体SB和背面电极BE，并且作为用于LDMOSFET的漏极的互连线，没有互连线被形成为互连线M1或互连线M2。在源极互连线M1S的二维布线中，源极互连线M1S没有配置在整个有源区域AR中，并且源极互连线M1S没有放置在插塞TL之上。结果，插塞TL之上的空间既没有被用作放置源极互连线M1S的区域也没有被用作放置用于漏极的互连线的区域。这使得栅极互连线M1G放置在插塞TL之上。
如上所述，在LDMOSFET形成区域LR中，形成多个单位单元10(单位LDMOSFET 10a)。多个单位单元10(单位LDMOSFET10a)的各个栅电极GE均经由栅极插塞PGG电耦合至栅极互连线M1G，并且还经由栅极互连线M1G彼此电耦合。换句话说，即使在没有提供栅极互连线M2G时，形成在LDMOSFET形成区域LR中的多个单位单元10(单位LDMOSFET 10a)的各个栅电极GE均可以经由栅极插塞PGG和栅极互连线M1G彼此电耦合。然而，由于栅电极GE需要被导向至栅极焊盘PDG，所以栅极互连线M1G电耦合至位于栅极互连线M1G之上的层中的栅极互连线M2G，并且栅极焊盘PDG由栅极互连线M2G形成。
由于栅极互连线M1G需要电耦合至栅极互连线M2G，所以在平面图中需要使栅极互连线M1G的至少一部分与栅极互连线M2G重叠。换句话说，需要在平面图中使栅极互连线M2G的至少一部分与栅极互连线M1G重叠。在平面图中栅极互连线M2G与栅极互连线M1G重叠的区域中，设置栅极通孔THG以允许栅极互连线M2G经由栅极互连线M2G的过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G。
如图2所示，栅极互连线M2G具有沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的互连线部分M2G1以及焊盘部分M2G2。栅极互连线M2G的互连线部分M2G1和焊盘部分M2G2集成形成，使得互连线部分M2G1连接至焊盘部分M2G2。从而，互连线部分M2G1电耦合至焊盘部分M2G2。
设置源极互连线M2S以基本覆盖整个LDMOSFET形成区域LR。栅极互连线M2G形成在与源极互连线M2S相同的层中，但是与源极互连线M2S隔开。结果，栅极互连线M2G不形成在LDMOSFET形成区域LR中，栅极互连线M2G的互连线部分M2G1沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸，并且栅极互连线M2G的焊盘部分M2G2例如位于在平面图中与LDMOSFET形成区域LR相邻的位置处。如图11所示，在沿着LDMOSFET形成区域LR的外围延伸的栅极互连线M2G的互连线部分M2G1的下方，栅极互连线M1G被设置为延伸以允许栅极互连线M2G经由栅极互连线M2G的过孔部分(嵌入栅极通孔THG中的部分)电耦合至栅极互连线M1G。
具体地，栅极互连线M1G具有沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的部分。栅极互连线M1G的沿着LDMOSFET形成区域LR的外围延伸的部分在平面图中与栅极互连线M2G的沿着LDMOSFET形成区域LR的外围延伸的互连线部分M2G1重叠。在平面图中栅极互连线M1G与栅极互连线部分M2G1的互连线部分M2G1重叠的区域中，设置栅极通孔THG。栅极互连线M1G经由栅极互连线M2G的通孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M2G的互连线部分M2G1。从而，栅极互连线M2G的焊盘部分M2G2还电耦合至栅极互连线M1G。
栅极通孔THG也与栅极互连线M1G和栅极互连线M2G的互连线部分M2G1一起沿着LDMOSFET形成区域LR的外围延伸。虽然栅极互连线M1G和栅极互连线M2G的互连线部分M2G1沿着LDMOSFET形成区域LR的外围连续延伸，但栅极通孔THG可以沿着LDMOSFET形成区域LR的外围连续延伸或者沿着LDMOSFET形成区域LR的外围不连续延伸。
栅极互连线M1G具有均在X方向上的有源区域AR之间的隔离区域ST之上延伸的部分以及均在LDMOSFET形成区域LR中在Y方向上在插塞TL之上延伸的部分。在这些部分之上，不设置栅极互连线M2G，但是设置源极互连线M2S(参见图2、图3以及图6至图10)。即，设置源极互连线M2S以基本覆盖整个LDMOSFET形成区域LR中。在源极互连线M2S下方，设置源极互连线M1S。栅极互连线M1G的均在X方向上在有源区域AR之间的隔离区域ST之上延伸的部分以及栅极互连线M1G的均沿着Y方向在插塞TL之上延伸的部分也设置在源极互连线M2S下方。然而，栅极互连线M1G还具有沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的部分。栅极互连线M1G的该部分在平面图中不与源极互连线M2S重叠，但是在平面图中与栅极互连线M2G的互连线部分M2G1重叠。换句话说，栅极互连线M1G和M2G的每一个均具有沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的部分。即，在平面图中，栅极互连线M1G和M2G的每一个均具有沿着源极互连线M2S的外围在源极互连线M2S周围延伸的部分。这允许栅极互连线M1G沿着LDMOSFET形成区域LR的外围(即，源极互连线M2S的外围)延伸的部分经由栅极互连线M2G的过孔部分(互连线部分M2G1)电耦合至栅极互连线M2G的沿着LDMOSFET形成区域LR的外围(即，源极互连线M2S的外围)延伸的互连线部分M2G1。以这种方式，栅极互连线M1G可以电耦合至互连线M2G。
如图1和图2所示，栅极互连线M2G还具有意在用作栅极焊盘PDG的焊盘部分M2G2。从绝缘膜PA的栅极开口OPG露出栅极互连线M2G的焊盘部分M2G2的至少一部分，来用作栅极焊盘PDG。栅极互连线M2G的焊盘部分M2G2通常为矩形图案，其每个边均长于栅极互连线M2G的互连线部分M2G1的互连线宽度。这里，当在大体垂直于互连线部分M2G1的延伸方向的方向上观看互连线部分M2G1时，互连线部分M2G1的互连线宽度对应于互连线部分M2G1的尺寸。栅极互连线M2G的焊盘部分M2G2与沿着LDMOSFET形成区域LR的外围延伸的栅极互连线M2G的互连线部分M2G1集成形成。
栅极互连线M2G的焊盘部分M2G2以及栅极焊盘PDG被放置在平面图中不与LDMOSFET形成区域LR重叠的位置处。例如，如图2所示，栅极焊盘PDG(栅极互连线M2G的焊盘部分M2G2)可以放置在半导体器件CP的主表面(上表面)的边角部分处或者沿着半导体器件CP的主表面(上表面)的侧面的位置处。另一方面，在平面图中，源极焊盘PDS被放置在与LDMOSFET形成区域LR重叠的位置处。栅极互连线M2G的焊盘部分M2G2的二维尺寸(二维面积)小于源极互连线M2S的二维尺寸(二维面积)。栅极焊盘PDG的二维尺寸(二维面积)小于源极焊盘PDS的二维尺寸(二维面积)。
因此，在LDMOSFET形成区域LR中，形成多个单位单元10(单位LDMOSFET 10a)。多个单位单元10(单位LDMOSFET 10a)的各个栅电极GE使用栅极插塞PGG和栅极互连线M1G彼此电耦合，并且还导向至栅极互连线M2G。通过从绝缘膜PA的栅极开口OPG露出栅极互连线M2G(焊盘部分M2G2)，形成栅极焊盘PDG。这使得公共栅极电位(栅极电压)通过栅极互连线M2G、栅极互连线M1G和栅极插塞PGG从栅极焊盘PDG提供给形成在LDMOSFET形成区域LR中的多个单位单元10(单位LDMOSFET 10a)的每个栅电极GE。
〈关于半导体器件的制造工艺〉
接下来，参照图12至图28，将给出本实施例中的半导体器件的制造工艺的示例的描述。图12至图28是本实施例中的半导体器件在其制造工艺期间的主要部分的截面图，并且示出了基本对应于上述图8的截面图。这里，将给出本实施例中的半导体器件的制造工艺的优选示例的描述。然而，本实施例中的半导体器件的制造工艺不限于此而可以进行各种修改。
为了制造半导体器件，首先如图12所示，准备半导体衬底SUB，其包括例如由n+型单晶硅等制成的衬底主体(半导体衬底或半导体晶圆)SB以及由n-型单晶硅制成且形成在衬底主体SB的主表面之上的外延层(半导体层)EP。半导体衬底SUB是所谓的外延晶圆。衬底主体SB是低阻抗衬底，其例如具有大约1至10Ωcm的阻抗(电阻系数，specific resistance)。外延层EP是杂质浓度小于衬底主体SB的杂质浓度且电阻率大于衬底主体SB的电阻率的半导体层。外延层EP的电阻率例如可被设置为大约20Ωcm。外延层EP的厚度例如可以被设置为大约2μm。
接下来，如图13所示，在半导体衬底SUB的外延层EP中，使用离子注入法形成p型半导体层(p型体层)PR。在稍微深于外延层EP的顶面(顶面层部分)的位置处形成p型半导体层PR。
接下来，在半导体衬底SUB的外延层EP的顶面之上，经由栅极绝缘膜GI形成栅电极GE。例如，在半导体衬底SUB的外延层EP的顶面之上，形成用于栅极绝缘膜GI的绝缘膜。然后，在绝缘膜之上，形成用于栅电极GE的导电膜(例如，多晶硅膜)，然后使用光刻技术和蚀刻技术来进行图案化。以这种方式，可以形成栅极绝缘膜GI和栅电极GE。栅电极GE还可以由多层膜形成，其包括导电膜和位于导电膜之上的绝缘膜。
接下来，如图14所示，使用光刻方法和离子注入方法来形成n型半导体区域NS2。每个n型半导体区域NS2均形成在稍微深于外延层EP的顶面(顶面层部分)的位置处，以具有基本与每个p型半导体层PR相同的深度。此时，n型杂质被注入到形成p型半导体层PR的区域中的将形成插塞TL的区域中，以形成n型半导体区域NS2。结果，形成p型半导体层PR的区域中的将形成插塞TL的区域变成n型半导体区域NS2。
接下来，在半导体衬底SUB的外延层EP的漏极侧顶面层部分中，使用光刻方法和离子注入方法，形成低浓度n型漏极区域DR1。此外，在半导体衬底SUB的外延层EP的顶面层部分的将形成低浓度n型漏极区域DR1的区域(源极侧区域和直接位于栅电极GE下方的区域)中，使用光刻方法和离子注入方法，形成p型半导体区域PR2。
接下来，如图15所示，在半导体衬底SUB的外延层EP的源极侧顶面层部分中，使用光刻方法和离子注入方法形成n+型源极区域SR。此外，在半导体衬底SUB的外延层EP的源极侧顶面层部分中，使用光刻方法和离子注入方法形成p+型半导体区域PS。另一方面，在半导体衬底SUB的外延层EP的漏极侧顶面层部分中，使用光刻方法和离子注入方法形成高浓度n+型漏极区域DR2。
接下来，如图16所示，在栅电极GE的侧壁之上，形成侧壁隔离件(侧壁绝缘膜)SW。例如，在半导体衬底SUB的主表面之上，即在外延层EP之上，形成用于形成侧壁隔离件SW的绝缘膜以覆盖栅电极GE，然后使用各向异性蚀刻技术进行回蚀以选择性地留在栅电极GE的侧壁之上。以这种方式，可以形成侧壁隔离件SW。
接下来，使用硅化物(自对准硅化物)技术，形成金属硅化物层SL。在不被侧壁隔离件SW覆盖的区域中，金属硅化物层SL可形成在n+型源极区域SR和p+型半导体区域PS之上。还可以形成多晶硅膜的每个栅电极GE以及在均由多晶硅膜形成的栅电极GE之上形成金属硅化物层SL。当金属硅化物层SL形成在栅电极GE之上时，金属硅化物层SL还可以被认为是栅电极GE的部分。
接下来，如图17所示，在半导体衬底SUB的主表面之上，即在外延层EP之上，形成绝缘膜IL1以覆盖栅电极GE、侧壁隔离件SW和金属硅化物层SL。绝缘膜IL1例如由二氧化硅膜制成，并且可以使用等离子体CVD方法等来形成。
注意，在图17及随后的附图中，p型半导体层PR和p型半导体区域PR2的组合被示为每一个p型半导体区域PW。p型半导体区域PW可起到p型阱区域的作用。
接下来，如图18所示，在绝缘膜IL1之上，使用光刻技术形成光刻胶层(未示出)，其具有与形成沟槽TR的区域相对应的开口。然后，将光刻胶层用作蚀刻掩模，绝缘膜IL1和外延层EP被蚀刻(优选干蚀刻)为形成有沟槽TR。形成沟槽TR以延伸穿过高浓度n+型漏极区域DR2。结果，当形成沟槽TR时，沟槽TR邻接高浓度n+型漏极区域DR2。
图18示出了沟槽TR延伸穿过绝缘膜IL1且沟槽TR的底部到达接近衬底主体SB的位置但在其厚度方向上位于外延层EP中间的情况。在另一实施例中，还可以存在沟槽TR延伸穿过绝缘膜IL1和外延层EP且沟槽TR的底部到达衬底主体SB的情况。注意，由于n型半导体区域NS2已经形成在将形成插塞TL的区域中，所以形成沟槽TR以延伸穿过n型半导体区域NS2。结果，当形成沟槽TR时，沟槽TR不邻接p型半导体层PR(p型半导体区域PW)但邻接n型半导体区域NS2。
注意，图18示出了每个沟槽TR都具有锥形的情况。这使得导电膜容易嵌入沟槽TR。在另一实施例中，还可以是每个沟槽TR均不具有锥形的情况。
接下来，n型杂质被离子注入到从沟槽TR露出的外延层EP中。结果，如图19所示，在半导体衬底SUB的外延层EP中，在沟槽TR周围，即在与沟槽TR的侧面和底面相邻的位置处形成n+型半导体区域NS1。n+型半导体区域NS1的杂质浓度(n型杂质浓度)大于低浓度n型漏极区域DR1和n-型外延层EP的杂质浓度。n+型半导体区域NS1被形成在与沟槽TR的底面相邻的位置处，但是还可以是n+型半导体区域NS1不形成在与沟槽的侧面相邻的位置处的情况。
接下来，如图20所示，在半导体衬底SUB之上，即在包括沟槽TR的底面和侧壁的绝缘膜IL1之上，形成氮化钛(TiN)膜TL1作为导电膜。然后，在氮化钛膜TL1之上，形成钨(W)膜TL2作为导电膜，以嵌入沟槽TR。当形成氮化钛膜TL1和钨膜TL2时，建立在绝缘膜IL1之上形成包括氮化钛膜TL1和位于氮化钛膜TL1之上的钨膜TL2的多层膜的状态，同时在每个沟槽TR中，嵌入包括氮化钛膜TL1和位于绝缘膜IL1之上的钨膜TL2的多层膜。
接下来，如图21所示，钨膜TL2被回蚀以从沟槽TR的外部去除且留在沟槽TR中。当执行回蚀工艺时，通过使用氮化钛膜IL1与钨膜TL2相比不太可能被蚀刻的蚀刻条件，可以选择性地去除沟槽TR外的钨膜TL2并通过抑制其蚀刻来保留氮化钛膜TL1。
接下来，如图22所示，将使用光刻技术形成在氮化钛膜TL1之上的光刻胶层(未示出)用作蚀刻掩模，蚀刻氮化钛膜TL1来进行图案化。此时，氮化钛膜TL被去除，除了其用作插塞TL的部分和用作场板电极FP的部分。结果，形成均由嵌入沟槽TR的氮化钛膜TL1和钨膜TL2制成的插塞TL，同时形成均由图案化的氮化钛膜制成的场板电极FP。当通过图案化氮化钛膜TL1形成插塞TL和场板电极FP时，形成插塞TL的氮化钽膜TL1和形成场板电极FP的氮化钛膜TL1处于离散且彼此隔开的状态。由于通过图案化氮化钛膜TL1来形成插塞TL和场板电极FP，所以形成插塞TL的氮化钛膜TL1和钨膜TL2均具有从绝缘膜IL1的上表面突出的部分。即，每个插塞TL都具有从绝缘膜IL1的上表面突出的部分。在另一实施例中，还可以存在插塞TL的顶面与绝缘膜IL1的顶面基本一样高且插塞TL不从绝缘膜IL1的顶面突出的情况。当通过形成导电膜(金属膜)以填充沟槽TR然后回蚀导电膜(金属膜)来形成插塞TL时获得该结构。
每个插塞TL均由嵌入形成在外延层EP中的沟槽TR的导电膜来形成。这里，作为导电膜，使用金属膜(具体地，氮化钛膜TL1和钨膜TL2)。通过由金属膜形成每个插塞TL，可以减小插塞TL的阻抗。通过由金属膜形成每个插塞TL，可以减小插塞TL的阻抗。通过由金属膜形成每个插塞TL，还可以使用用于插塞TL的金属膜来形成每个场板电极FP。这可以减少半导体器件的制造工艺中的步骤数。
接下来，如图23所示，在半导体衬底SUB之上，即在绝缘膜IL1之上，形成绝缘膜(层间绝缘膜)IL2以覆盖插塞TL和场板电极FP。绝缘膜IL2是层间绝缘膜且例如由二氧化硅膜等制成。在形成绝缘膜IL2之后，绝缘膜IL2的顶面(上表面)经受CMP(化学机械抛光)方法等的抛光来进行平面化。
接下来，如图24所示，将使用光刻技术形成在绝缘膜IL2之上的光刻胶层(未示出)用作蚀刻掩模，蚀刻绝缘膜IL2或绝缘膜IL2和IL1以形成有接触孔。
形成其中将嵌入栅极插塞PGG的接触孔以延伸穿过绝缘膜IL2和IL1。在接触孔的底部，露出栅电极GE。形成其中将嵌入源极插塞PGS的接触孔以延伸穿过绝缘膜IL2和IL1。在接触孔的底部，露出n+型源极区域SR和p+型半导体区域PS(或者当形成金属硅化物层SL时，露出n+型源极区域SR和位于p+型半导体区域PS之上的金属硅化物层SL)。形成其中将嵌入场板插塞PGF的接触孔以延伸穿过绝缘膜IL2。在接触孔的底部，露出场板电极FP。
接下来，在接触孔中，形成均由钨(W)等制成的导电插塞(耦合导体部)PGF、PGG和PGS。为了例如在包括每个接触孔的内部(底部和侧壁)的绝缘膜IL2的上方形成插塞PGF、PGG和PGS，通过溅射方法、等离子体CVD方法等来形成阻挡导体膜(例如，钛膜、氮化钛膜或其多层膜)。然后，通过CVD方法等在阻挡导体膜之上形成由钨膜等制成的主导体膜，以嵌入每个接触孔。然后，通过CMP方法、回蚀方法等去除位于接触孔外部(绝缘膜IL2之上)的不需要的主导体膜和不需要的阻挡导体膜。以这种方式，插塞PGF、PGG和PGS由留在且嵌入接触孔的阻挡导体膜和主导体膜来形成。在图24中，为了简化，整体示出每个插塞PGF、PGG和PGS的主导体膜和阻挡导体膜。源极插塞PGS的底部与n+型源极区域SR和p+型半导体区域PS接触且电耦合。注意，当金属硅化物层SL已经形成在n+型源极区域SR和p+型半导体区域PS之上时，源极插塞PGS与n+型源极区域SR和p+型半导体区域PS之上的金属硅化物层接触，以电耦合至n+型源极区域SR和p+型半导体区域PS。另一方面，场板插塞PGF的底部与场板电极FP接触且电耦合。在图24中，未示出栅极插塞PGG，但是其底部与栅电极GE接触且电耦合。
接下来，如图25所示，在其中嵌入插塞PGF、PGG和PGS的绝缘膜IL2之上，形成互连线M1。例如，通过在其中嵌入插塞PGF、PGG和PGS的绝缘膜IL2之上形成用于形成互连线M1的导电膜，然后使用光刻技术和蚀刻技术图案化导电膜，可以形成均由图案化导电膜形成的互连线M1。作为用于形成互连线M1的导电膜，例如可以使用多层膜，其包括阻挡导体膜、阻挡导体膜之上的主导体膜以及主导体膜之上的阻挡导体膜。作为每一个阻挡导体膜，例如可以使用钛膜、氮化钛膜或其多层膜。作为主导体膜，例如可以使用铝膜或铝合金膜。在图25中，为了简化，作为每一条互连线M1，总体示出主导体膜和阻挡导体膜。如上所述，互连线M1包括栅极互连线M1G和源极互连线M1S。
接下来，如图26所示，在绝缘膜IL2之上，形成绝缘膜(层间绝膜膜)IL3以覆盖互连线M1。绝缘膜IL3是层间绝缘膜，并且例如由二氧化硅膜等制成，在形成绝缘膜IL3之后，通过CMP方法等抛光绝缘膜IL3的顶面(上表面)以进行平面化。
接下来，将使用光刻技术形成在绝缘膜IL3之上的光刻胶层(未示出)用作蚀刻掩模，蚀刻绝缘膜IL3以形成有通孔THG和THS。形成通孔THG和THS以延伸穿过绝缘膜IL3。在源极通孔THS的底部，露出源极互连线M1S。在栅极通孔THG(在图26中未示出)的底部，露出栅极互连线M1G。
接下来，如图27所示，在绝缘膜IL3之上，形成互连线M2。例如，通过在包括通孔THG和THS的绝缘膜IL3之上形成用于形成互连线M2的导电膜，然后使用光刻技术和蚀刻技术图案化导电膜，可以形成均由图案化的导电膜制成的互连线M2。作为用于形成互连线M2的导电膜，例如可以使用多层膜，其包括阻挡导体膜和阻挡导体膜之上的主导体膜。作为阻挡导体膜，例如可以使用氮化钨膜。作为主导体膜，例如可以使用铝膜或铝合金膜。在图27中，为了简化，作为每条互连线M2，整体示出主导体膜和阻挡导体膜。如上所述，互连线M2包括栅极互连线M2G和源极互连线M2S。在图27中未示出是栅极互连线M2G。
互连线M2部分地嵌入绝缘膜IL3的通孔中，以与通孔底部的互连线M1接触并电耦合。因此，作为互连线M2，整体形成在绝缘膜IL3之上延伸的互连线部分以及嵌入绝缘膜IL3的通孔的过孔部分。
源极互连线M2S经由过孔部分(嵌入源极通孔THS的部分)电耦合至源极互连线M1S。另一方面，尽管在图27中未示出，但栅极互连线M2G经由过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G。
互连线M2还可以通过以下方法来形成：在绝缘膜IL3中形成通孔THG和THS，然后使用与用于形成前述插塞PGF、PGG和PGS相同的技术在通孔THG和THS中形成导电插塞，然后在其中嵌入插塞的绝缘膜IL3之上形成用于形成互连线的导电膜，以及图案化导电膜。在这种情况下，源极互连线M2S经由嵌入源极通孔THS的导电插塞电耦合至源极互连线M1S，同时栅极互连线M2G经由嵌入栅极通孔THG的导电插塞电耦合至栅极互连线M1G。
接下来，如图28所示，在绝缘膜IL3之上，形成绝缘膜(表面保护膜或钝化膜)PA以覆盖互连线M2。该绝缘膜例如由多层膜(包括二氧化硅膜和位于二氧化硅膜之上的氮化硅膜等)制成，并且可以通过CVD方法等来形成。然后，将形成在绝缘膜PA之上的光刻胶层(未示出)用作蚀刻掩模，蚀刻绝缘膜PA以形成有开口OP(源极开口OPS和栅极开口OPG)。开口OP到达互连线M2，并且在开口OP的底部，部分地露出互连线M2。
如图28所示，在源极开口OPS的底部，部分地露出源极互连线M2S。从源极开口OPS露出的源极互连线M2S形成源极焊盘(焊盘电极或接合焊盘)PDS。尽管在图28中未示出，但在栅极开口OPG的底部，露出栅极互连线M2G的一部分(焊盘部分M2G2)。从栅极开口OPG露出的栅极互连线M2G形成栅极焊盘(焊盘电极或接合焊盘)PDG。
在上述图8中，示出在平面图中包括在源极开口OPS中的区域的截面，使得未示出绝缘膜PA。另一方面，在图28中，示出横向穿过源极开口OPS的截面图，使得示出了绝缘膜PA。
接下来，根据需要抛光半导体衬底SUB的背面(即，衬底主体SB的背面)。然后，在半导体衬底SUB的整个背面(即，衬底主体SB的背面)之上，形成背面电极BE。可通过溅射方法顺序沉积例如镍(Ni)膜、钛(Ti)膜、镍(Ni)膜和金(Au)膜来形成背面电极BE。这里，半导体衬底SUB的背面与衬底主体SB的背面相同，并且对应于与形成外延层EP的一侧相对的一侧上的主表面。
通过至此所描述的工艺步骤，基本完成本实施例中的半导体器件。
然后，半导体衬底SUB通过切割等被分割为半导体芯片。每个半导体芯片均安装在布线衬底上或引线框的芯片安装部分上。
〈关于半导体封装的配置的示例〉
图29是半导体器件(半导体封装)PKG1的二维示意图，其中已经封装有与本实施例中的半导体器件CP对应的半导体芯片CP1。图29示出了通过密封部MR从上表面观察半导体器件PKG1的平面图(顶视图)。在图29中，通过虚线示出密封部MR的外围位置。图30和图31是半导体器件PKG1的截面图。沿着图29中的线D1-D1截取的截面图基本对应于图30。沿着图29中的线D2-D2截取的截面图基本对应于图31。
如图29至图31所示，半导体器件PKG1具有管芯焊盘(芯片安装部)DP1、安装在管芯焊盘DP1的上表面之上的半导体芯片CP1、金属板(导体板)MP1、接合线(下文简称为线)WA、多条引线LD、以及用于密封管芯焊盘DP1、半导体芯片CP1、金属板MP1、线WA和引线LD的密封部(密封树脂部)MR。
由于半导体芯片CP1具有与上述半导体器件(半导体芯片)CP相同的配置，所以这里省略其重复描述。
密封部MR由树脂材料制成(例如热固树脂材料)，并且还可以包含填充剂等。例如，密封部MR可以使用包含填充剂等的环氧树脂来形成。
密封部MR具有作为一个主表面的上表面MRa、与上表面MRa相对的作为主表面的背面MRb以及与上表面MRa和背面MRb相交的侧面(四个侧面)。形成密封部MR，使得上表面MRa和背面MRb的每一个都例如具有矩形二维形状。矩形(矩形二维形状)的边角还可以被切掉或圆角化。
沿着密封部MR的矩形二维形状的两边布置多条引线LD。引线LD部分地从密封部MR的矩形二维形状的两边向外突出。在密封部MR的背面MRb处，露出每条引线LD的下表面。在密封部MR的背面MRb处，还露出例如具有通常为矩形二维形状的管芯焊盘(芯片安装部)DP1的下表面(背面)。
在半导体器件PKG1的多条引线LD中，引线LD1、LD2和LD3经由与引线LD1、LD2和LD3整体形成的连接部LDR来整体连接到一起。在半导体器件PKG1的多条引线LD中，引线LD5、LD6、LD7和LD8整体连接至管芯焊盘DP1。在半导体器件PKG1的多条引线LD中，引线LD4是不经由导体连接至任何其他引线LD1、LD2、LD3、LD5、LD6、LD7和LD8、连接部LDR以及管芯焊盘DP1的分离引线LD，并且经由密封部MR与它们隔开。连接至管芯焊盘DP1的引线LD5、LD6、LD7和LD8沿着密封部MR的矩形二维形状的四个边中的一边布置。引线LD1、LD2、LD3和LD4沿着密封部MR的矩形二维形状的四个边中的另一边布置。布置有引线LD5、LD6、LD7和LD8的边和布置有引线LD1、LD2、LD3和LD4的边被布置为彼此相对。
在管芯焊盘DP1的上表面之上，半导体芯片CP1被安装为其主表面的形成有源极焊盘PDS和栅极焊盘PDG的顶面朝上且其主表面的形成有背面电极BE的背面面向管芯焊盘DP1的状态。即，半导体芯片CP1经由导电粘合层(未示出)安装在管芯焊盘DP1的上方(面朝上与其接合)，并且接合(固定)至管芯焊盘DP1。在半导体芯片CP1的背面(整个背面)之上，形成背面电极BE。背面电极BE经由导电粘合层(未示出)接合并电耦合至管芯焊盘DP1。因此，半导体芯片CP1的背面电极BE电耦合至管芯焊盘DP1以及引线LD5、LD6、LD7和LD8。结果，引线LD5、LD6、LD7和LD8起到漏极引线的作用。用于将半导体芯片CP1接合至管芯焊盘DP1的粘合层(未示出)由导电接合材料(粘合材料)制成，其优选为焊料。作为导电接合材料，还可以使用膏式导电粘合材料(固化状态的膏式粘合材料)，诸如银膏。
管芯焊盘DP1、引线LD和连接部LDR均由导体形成，其优选由诸如铜(Cu)或铜合金的金属材料制成。当管芯焊盘DP1、引线LD和连接部LDR由相同的材料(相同的金属材料)形成时，可使用相同的引线框来制造半导体器件PKG1，使得容易制造半导体器件PKG1。
半导体芯片CP1的栅极焊盘PDG经由线WA电耦合至引线LD4。具体地，线WA的一端耦合至半导体芯片CP1的栅极焊盘PDG，另一端耦合至引线LD4。以这种方式，栅极焊盘PDG经由线WA电耦合至引线LD4。结果，引线LD4起到栅极引线的作用。线WA由金属线(金属细线)形成，诸如金(Au)线。
半导体芯片CP1的源极焊盘PDS经由金属板MP1电耦合至连接部LDR。具体地，金属板MP1的一个端部(边缘侧)耦合至半导体芯片CP1的源极焊盘PDS，另一端部(边缘侧)耦合至连接部LDR的上表面。以这种方式，半导体芯片CP1的源极焊盘PDS经由金属板MP1电耦合至连接部LDR。结果，半导体芯片CP1的源极焊盘PDS通过金属板MP1和连接部LDR电耦合至引线LD1、LD2和LD3。结果，引线LD1、LD2和LD3起到源极引线的作用。
在另一实施例中，可以将半导体芯片CP1的源极焊盘PDS通过线WA(优选为多条线WA)电耦合至连接部LDR或引线LD。然而，如图29至图31所示，用于将半导体芯片CP1的源极焊盘PDS电耦合至连接部LDR的金属板MP1的使用使得减小了阻抗。结果，可以减小封装阻抗并减小传导损失。
作为金属板MP1，可以使用例如由铝(Al)或铝(Al)合金制成的铝带(铝条)。在这种情况下，形成金属板MP1的铝带可以通过压缩接合等直接耦合(接合)至半导体芯片CP1的源极焊盘PDS的对应上表面和连接部LDR而不使用导电粘合材料。
当将铝带用作金属板MP1时，可以以引线接合的方式来耦合铝带。即，在长铝带的一端通过压缩接合等接合至半导体芯片CP1的任一个源极焊盘PDS和连接部LDR之后，铝带接合至半导体芯片CP的另一个源极焊盘PDS和连接部LDR，然后切割。以这种方式，使用由铝的切割带制成的铝带，半导体芯片CP1的源极焊盘PDS可以电耦合至连接部LDR。
图32至图34是均示出分别与上述图29至图31对应的半导体器件PKG1的修改的二维示意图(图32)和截面图(图33和图34)。沿着图32中的线E1-E1截取的截面图基本对应图33。沿着图32中的线E2-E2截取的截面图基本对应图34。
在图32至图34中的半导体器件PKG1的情况下，作为金属板MP1，使用由铜(Cu)或铜(Cu)合金制成的铜夹。形成金属板MP1的铜夹经由导电粘合层(接合材料)SD2耦合(接合)至半导体芯片CP1的源极焊盘PDS，并且还经由导电粘合材料(接合材料)SD3耦合(接合)至连接部LDR的上表面。粘合层SD2和SD3由导电粘合材料(接合材料)制成，其优选为焊料。然而，还可以使用膏状导电粘合材料(固化状态的膏状粘合材料)，诸如银膏。在将铜夹用作金属板MP1的情况下，预先工作的铜夹可以经由粘合层SD2和SD3耦合(接合)至半导体芯片CP1的源极焊盘PDS和连接部LDR。
图35至图37是均示出半导体器件PKG1的另一种修改的二维示意图(图35和图36)和截面图(图37)。图35对应于上述图29并示出了通过密封部MR从上表面观察半导体器件PKG1的平面图(顶视图)。图36对应于通过从图35中去除金属板MP2和MP3以及线WA而获得的示图。沿着图35中的线F1-F1截取的截面图基本对应于图37。假设图35至图37所示另一种修改中的半导体器件PKG1用参考标号PKG1a来表示，并且被称为半导体器件PKG1a。
如图35至图37所示，半导体器件PKG1a具有管芯焊盘(芯片安装部)DP1、DP2和DP3、安装在管芯焊盘DP1、DP2和DP3之上的半导体芯片CP1、CP2和CP3、金属板(导体板)MP2和MP3、多条线WA、多条引线LD以及用于密封管芯焊盘DP1、DP2和DP3、半导体芯片CP1、CP2和CP3、金属板MP2和MP3、线WA和引线LD的密封部(密封树脂部)MR。
半导体器件PKG1a是用于非绝缘DC-DC转换器的半导体器件。半导体芯片CP1形成有用于高(HIGH)侧开关的功率MISFET。半导体芯片CP2形成有用于低(LOW)侧开关的功率MISFET。半导体芯片CP3形成有控制电路。半导体芯片CP1和CP2的每一个都具有与上述半导体器件(半导体芯片)CP相同的配置，因此这里省略其重复描述。形成在半导体芯片CP1中的前述LDMOSFET形成区域LR中的前述多个单位LDMOSFET 10a彼此并联耦合以形成用于高(HIGH)侧开关的功率MISFET。此外，形成在半导体芯片CP2中的前述LDMOSFET形成区域LR中的前述多个单位LDMOSFET10a彼此并联耦合以形成用于低(LOW)侧开关的功率MISFET。
结果，半导体芯片CP1的栅极焊盘PDG电耦合至形成在半导体芯片CP1中的用于HIGH侧开关的功率MISFET的栅极，而半导体芯片CP1的源极焊盘PDS电耦合至形成在半导体芯片CP1中的用于HIGH侧开关的功率MISFET的源极。半导体芯片CP1的背面电极BE电耦合至形成在半导体芯片CP1中的用于HIGH侧开关的功率MISFET的漏极。
另一方面，半导体芯片CP2的栅极焊盘PDG电耦合至形成在半导体芯片CP2中的用于LOW侧开关的功率MISFET的栅极，而半导体芯片CP2的源极焊盘PDS电耦合至形成在半导体芯片CP2中的用于LOW侧开关的功率MISFET的源极。半导体芯片CP2的背面电极BE电耦合至形成在半导体芯片CP2中的用于LOW侧开关的功率MISFET的漏极。半导体芯片CP3的一个焊盘PD3电耦合至形成在半导体芯片CP3中的电路(例如，控制电路)。
沿着密封部MR的矩形二维形状的四边布置多条引线LD。每条引线LD均部分地从密封部MR的矩形二维形状的四边向外突出。在密封部MR的背面MRb处，露出每条引线LD的下表面。在密封部MR的背面MRb处，还露出例如均具有大体为矩形的二维形状的管芯焊盘DP1、DP2和DP3的下表面(背面)。
半导体器件PKG1a的多条引线LD包括整体连接至管芯焊盘DP1的多条引线LD、整体连接至管芯焊盘DP2的多条引线LD、整体连接至管芯焊盘DP3的多条引线LD、经由连接部整体连接的多条引线LD以及多条分离引线LD。
管芯焊盘DP1、DP2和DP3、引线LD和连接部LDR的每一个均由导体形成，其优选为诸如铜(Cu)或铜合金的金属材料。当管芯焊盘DP1、DP2和DP3、引线LD和连接部LDR由相同的材料(相同的金属材料)形成时，半导体器件PKG1a可使用相同的引线框来制造，使得容易地制造半导体器件PKG1a。
在管芯焊盘DP1的上表面之上，半导体芯片CP1被安装为其主表面的形成有源极焊盘PDS和栅极焊盘PDG的顶面朝上且其主表面的形成有背面电极BE的背面面向管芯焊盘DP1的状态。即，半导体芯片CP1经由导电粘合层(未示出)安装在管芯焊盘DP1的上方(面朝上与其接合)，并且接合(固定)至管芯焊盘DP1。在半导体芯片CP1的背面(整个背面)之上，形成背面电极BE。背面电极BE经由导电粘合层(未示出)电耦合至管芯焊盘DP1。因此，半导体芯片CP1的背面电极BE电耦合至管芯焊盘DP1和整体连接至管芯焊盘DP1的引线LD。
在管芯焊盘DP2的上表面之上，半导体芯片CP2被安装为其主表面的形成有源极焊盘PDS和栅极焊盘PDG的顶面朝上且其主表面的形成有背面电极BE的背面面向管芯焊盘DP2的状态。即，半导体芯片CP2经由导电粘合层(未示出)安装在管芯焊盘DP2的上方(面朝上与其接合)，并且接合(固定)至管芯焊盘DP2。在半导体芯片CP2的背面(整个背面)之上，形成背面电极BE。背面电极BE经由导电粘合层(未示出)电耦合至管芯焊盘DP2。从而，半导体芯片CP2的背面电极BE电耦合至管芯焊盘DP2和整体连接至管芯焊盘DP2的引线LD。
在管芯焊盘DP3的上表面之上，半导体芯片CP3被安装为其主表面的形成有焊盘PD3的顶面朝上且背面面向管芯焊盘DP3的状态。即，半导体芯片CP3经由粘合层(未示出)安装在管芯焊盘DP3的上方(面朝上与其接合)，并且接合(固定)至管芯焊盘DP3。由于没有背面电极形成在半导体芯片CP3的背面之上，所以用于将半导体芯片CP3接合至管芯焊盘DP3的粘合材料(接合材料)可以是导电的也可以是绝缘的。另一方面，由于背面电极(BE)形成在半导体芯片CP1和CP2的每一个背面之上，所以需要使用于将半导体芯片CP1接合至管芯焊盘DP1的粘合层(接合材料)和用于将半导体芯片CP2接合至管芯焊盘DP2的粘合层(接合材料)均具有导电性。
半导体芯片CP1的栅极焊盘PDG经由线WA电耦合至半导体芯片CP3的一个焊盘(PD3)。具体地，线WA的一端耦合至半导体芯片CP1的栅极焊盘PDG，另一端耦合至半导体芯片CP3的焊盘(PD3)。因此，半导体芯片CP1的栅极焊盘PDG经由线WA电耦合至半导体芯片CP3的焊盘(PD3)。
半导体芯片CP1的源极焊盘PDS通过金属板MP2电耦合至管芯焊盘DP2。具体地，金属板MP2的一端(边缘侧)耦合至半导体芯片CP1的源极焊盘PDS，另一端(边缘侧)耦合至管芯焊盘DP2的上表面。以这种方式，半导体芯片CP1的源极焊盘PDS经由金属板MP2电耦合至管芯焊盘DP2。结果半导体芯片CP1的源极焊盘PDS通过金属板MP2和管芯焊盘DP2电耦合至半导体芯片CP2的背面电极BE(漏极背面电极)。
半导体芯片CP2的栅极焊盘PDG经由线WA电耦合至半导体芯片CP3的一个焊盘(PD3)。具体地，线WA的一端耦合至半导体芯片CP2的栅极焊盘PDG，另一端耦合至半导体芯片CP3的焊盘(PD3)。因此，半导体芯片CP2的栅极焊盘PDG经由线WA电耦合至半导体芯片CP3的焊盘(PD3)。
半导体芯片CP2的源极焊盘PDS通过金属板MP3电耦合至连接部LDR。具体地，金属板MP3的一个端部(边缘侧)耦合至半导体芯片CP2的源极焊盘PDS，另一个端部(边缘侧)耦合至连接部LDR的顶面。以这种方式，半导体芯片CP2的源极焊盘PDS电耦合至连接部LDR，并且多条引线LD整体通过金属板MP3连接至连接部LDR。
在半导体芯片CP3的多个焊盘(PD3)中，没有耦合至半导体芯片CP1和CP2的焊盘的焊盘(PD3)经由线WA电耦合至引线LD(主要电耦合至分离的引线LD)。
作为金属板MP2和MP3的每一个，可以使用与上述图29至图31中的半导体器件PKG1中使用的金属板MP1相同的金属板或者与上述图32至图34中的半导体器件PKG1中使用的金属板MP1相同的金属板。
〈关于研究背景〉
图38是本发明的发明人研究的第一研究示例中的半导体器件CP101的顶视图，其对应于上述图1，在图38中，通过虚线示出LDMOSFET形成区域LR100。图39是第一研究示例中的半导体器件CP101的整体平面图，并且示出了与图38所示相同区域的平面图。然而，图39示出了互连线(即，源极互连线M2S100和栅极互连线M2G100)的二维布线。源极互连线M2S100和栅极互连线M2G100通过阴影示出。此外，图39通过虚线示出了源极开口OPS100和栅极开口OPG100的位置。图40是第一研究示例中的半导体器件CP101的主要部分的截面图。沿着图38中的线B1-B1截取的截面图基本对应于图40。
在图38至图40所示第一研究示例中的半导体器件CP101中，形成在半导体衬底SUB中的LDMOSFET具有与本实施例中的半导体器件CP中基本相同的配置，因此这里省略其重复描述。
此外，在第一研究示例的半导体器件CP101中，在对应于前述LDMOSFET形成区域LR的LDMOSFET形成区域LR100中，在X方向上重复与前述单位单元10对应的单位单元100。一个单位单元100形成与前述单位LDMOSFET 10a对应的两个单位LDMOSFET100a。在LDMOSFET形成区域LR100中，在X方向上重复布置单位LDMOSFET 100a。布置在LDMOSFET形成区域LR100中的多个单位LDMOSFET 100a彼此并联耦合。
然而，第一研究示例中的半导体器件CP101的互连线结构不同于本实施例中的半导体器件CP的互连线结构。
在第一研究示例的半导体器件CP101中，只形成一个互连线层，使得源极互连线M2S100和栅极互连线M2G100形成在同一层中。在第一研究示例的半导体器件CP101中，既没有互连线层位于源极互连线M2S100和栅极互连线M2G100下方，也没有互连线层位于源极互连线M2S100和栅极互连线M2G100之上。
在第一研究示例的半导体器件CP101中，形成在LDMOSFET形成区域LR100中的多个单位LDMOSFET 100a具有经由源极插塞PGS和源极互连线M2S100彼此电耦合的源极区域(n+型源极区域SR)。形成在LDMOSFET形成区域LR100中的多个单位LDMOSFET100a还具有经由插塞TL、衬底主体SB和背面电极BE(或者经由插塞TL、n+型半导体区域NS1、衬底主体SB和背面电极BE)彼此电耦合的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)。形成在LDMOSFET形成区域LDR100中的多个单位LDMOSFET100a还具有经由栅极插塞(未示出)和栅极互连线M2G100彼此电耦合的栅电极GE。
源极互连线M2S100连续形成在整个LDMOSFET形成区域LR100之上。因此，形成在LDMOSFET形成区域LR100中的多个单位LDMOSFET 100a的源极区域(n+型源极区域SR)可以电耦合至源极互连线M2S100。通过从表面保护膜(对应于上述绝缘膜PA)的源极开口OPS100中露出源极互连线M2S100，形成源极焊盘PDS100。注意，源极互连线M2S100经由源极插塞PGS电耦合至n+型源极区域SR和p+型半导体区域PS，并且还经由场板插塞PGF电耦合至场板电极FP。
另一方面，栅极互连线M2G100整体包括沿着LDMOSFET形成区域LR100的外围延伸的互连线部分M2G101以及焊盘部分M2G102。栅极互连线M2G100的互连线部分M2G101二维地与形成在LDMOSFET形成区域LR100中的多个单位LDMOSFET 100a的各个栅电极GE的端部重叠。在互连线部分M2G101与栅电极GE的端部重叠的区域中，放置栅极插塞(对应于上述栅极插塞PGG)，并且经由栅极插塞，各个栅电极GE电耦合至栅极互连线M2G100的互连线部分M2G101。从表面保护膜(对应于前述绝缘膜PA)的栅极开口OPG100中露出整体耦合至互连线部分M2G101的栅极互连线M2G100的焊盘部分M2G102以形成栅极焊盘PDG100。
第一研究示例中的半导体器件CP101具有以下问题。即，当形成在多个半导体衬底中的多个单位LDMOSFET彼此并联耦合以形成一个功率MISFET时，期望使栅极阻抗最小化。当栅极阻抗较高时，功率MISFET的操作速度降低而劣化了半导体器件的性能。当栅极阻抗较高时，在LDMOSFET形成区域LR100中的各个栅电极GE和栅极焊盘PDG100之间的阻抗(栅极阻抗)之间发生显著的差异。例如，在LDMOSFET形成区域LR100的中心部分中的栅电极GE与栅极焊盘PDG100之间的阻抗(栅极阻抗)与LDMOSFET形成区域LR100的外围部分中的栅电极GE与栅极焊盘PDG100之间的阻抗(栅极阻抗)之间发生显著的差异。在这种情况下，在形成在LDMOSFET形成区域LR100中的栅电极GE之间发生相位差并且增加。这还会劣化半导体器件的性能。
因此，期望使栅极阻抗最小化，但是在图38至图40所示第一研究示例的半导体器件CP101中，难以降低栅极阻抗。这是因为在LDMOSFET形成区域LR100的外围部分中，形成在LDMOSFET形成区域LR100中的栅电极GE耦合至沿着LDMOSFET形成区域LR100的外围延伸的栅极互连线M2G100的互连线部分M2G101。由于每个栅电极GE的阻抗都大于栅极互连线M2G100的阻抗，所以在第一研究示例的半导体器件CP101中(其中栅电极GE耦合至仅位于LDMOSFET形成区域LR100的外围部分中的栅极互连线M2G100)，难以降低栅极阻抗。
图41和图42是本发明的发明人研究的第二研究示例中的半导体器件CP102的平面图，其分别对应于上述图38和图39。图43和图44是本发明的发明人研究的第三研究示例中的半导体器件CP101的平面图，其分别对应于上述图38和图39。
在图41和图42所示第二研究示例中的半导体器件CP102中，栅极互连线M2G100不仅包括焊盘部分M2G102和沿着半导体器件CP102的主表面的外围以圆形图案延伸的互连线部分M2G101，而且还包括互连线部分M2G103。这平面图中，互连线部分M2G103在X方向上在源极互连线M2S101和源极互连线M2S102之间延伸。互连线部分M2G103的两端均整体连接至互连线部分M2G101。互连线部分M2G103经由栅极插塞电耦合至直接位于互连线部分M2G103下方的栅电极GE。
在第二研究示例的半导体器件CP102中，栅极互连线M2G100还具有互连线部分M2G103。结果，源极互连线M2S100被划分为源极互连线M2S101和M2S102，其中栅极互连线M2G100的互连线部分M2G103夹置在其间。在表面保护膜(对应于前述绝缘膜PA)中形成分别用于源极互连线M2S101和M2S102的源极开口OPS100。从源极开口OPS100中露出源极互连线M2S101以形成源极焊盘PDS101。从源极开口OPS100中露出源极互连线M2S102以形成源极焊盘PDS102。
在图41和图42所示第二研究示例的半导体器件CP102中，栅极互连线M2G100还具有互连线部分M2G103。因此，栅极阻抗可以减小到小于图38至图40的第一研究示例的半导体器件CP101中的栅极阻抗。
在第二研究示例的半导体器件CP102中，栅极阻抗可以减小到小于第一研究示例的半导体器件CP101中的栅极阻抗，但是会产生以下问题。即，没有放置源极互连线M2S101和M2S102的二维区域，即，被要求放置栅极互连线M2G100的互连线部分M2G103的二维区域不能有效地用作LDMOSFET形成区域LR100。这是因为，即使在形成源极区域时，源极区域不能被引导至源极互连线M2S101和M2S102。因此，在图41和图42所示第二研究示例的半导体器件CP102中，由于栅极互连线M2G100也具有互连线部分M2G103，所以半导体器件中的LDMOSFET形成区域LR100的有效面积小于图38至图40所示第一研究示例的半导体器件CP101中的有效面积。LDMOSFET形成区域LR100的有效面积的减小导致在功率MISFET导通时流过的电流减小，导致导通阻抗的增加。
为了抑制LDMOSFET形成区域LR100的有效面积的减小，减小栅极互连线M2G100的互连线部分M2G103的宽度(在与互连线部分M2G103的延伸方向垂直的方向上的尺寸，其在本文中为Y方向上的尺寸)是有效的。然而，为了减小栅极互连线M2G100的互连线部分M2G103的宽度，还需要减小栅极互连线M2G100的互连线部分M2G103的厚度。即，当互连线的厚度较大时，最小部件尺寸增加，使得难以减小互连线的宽度。因此，具有小宽度的互连线还需要具有减小的厚度。然而，由于以下原因而不期望使栅极互连线M2G100的互连线部分M2G103薄化。即，栅极互连线M2G100和源极互连线M2S100分别被用作栅极焊盘和源极焊盘。然而，如果焊盘较薄，则当耦合件(诸如前述线WA和金属板MP1-MP3)耦合至焊盘时，耦合性会降低或者可能损坏焊盘(尤其是源极焊盘)下方的LDMOSFET元件。此外，栅极互连线M2G100和源极互连线M2S100厚度的减小导致源极阻抗和栅极阻抗的增加。因此，栅极互连线M2G100和源极互连线M2S100厚度的减小导致许多缺陷。因此，难以薄化栅极互连线M2G100的互连线部分M2G103。
结果，栅极互连线M2G100的互连线部分M2G103具有较大的宽度。因此，当栅极互连线M2G100与第二研究示例的半导体器件CP102一样具有互连线部分M2G103时，LDMOSFET形成区域LR100的有效面积减小以减小功率MISFET导通时流过的电流，导致增加导通阻抗。
在图43和图44所示第三研究示例的半导体器件CP103中，栅极互连线M2G100不仅包括焊盘部分M2G102和沿着半导体器件CP103的主表面的外围以圆形图案延伸的互连线部分M2G101，而且还包括互连线部分M2G103a、M2G103b和M2G103c。互连线部分M2G103a、M2G103b和M2G103c对应于第二研究示例的半导体器件CP102中的互连线部分M2G103。第三研究示例的半导体器件CP103对应于第二研究示例的半导体器件CP102具有较多数量的互连线部分M2G103的情况。结果，提供了三个互连线部分M2G103。
在平面图中，互连线部分M2G103a在X方向上在源极互连线M2S103和源极互连线M2S104之间延伸。在平面图中，互连线部分M2G103b在X方向上在源极互连线M2S104和源极互连线M2S105之间延伸。在平面图中，互连线部分M2G103c在X方向上在源极互连线M2S105和源极互连线M2S106之间延伸。互连线部分M2G103a、M2G103b和M2G103c的每一个的两端均整体连接至互连线部分M2G101。互连线部分M2G103a、M2G103b和M2G103c经由栅极插塞电耦合至直接位于其下方的各个栅电极GE。
在第三研究示例的半导体器件CP103中，栅极互连线M2G100还具有互连线部分M2G103a、M2G103b和M2G103c。结果，源极互连线M2S100被划分为源极互连线M2S103、M2S104、M2S105和M2S106，它们通过夹置在其间的互连线部分M2G103a、M2G103b和M2G103c中的任意一个而彼此分开。
形成在表面保护膜(对应于前述绝缘膜PA)中的源极开口OPS100分别用于源极互连线M2S103、M2S104、M2S105和M2S106。从源极开口OPS100中露出源极互连线M2S103以形成源极焊盘PDS103。从源极开口OPS100中露出源极互连线M2S104以形成源极焊盘PDS104。从源极开口OPS100中露出源极互连线M2S105以形成源极焊盘PDS105。从源极开口OPS100中露出源极互连线M2S106以形成源极焊盘PDS106。
在图43和图44所示第三研究示例的半导体器件CP103中，栅极互连线M2G100还具有互连线部分M2G103a、M2G103b和M2G103c。因此，可以使栅极阻抗降低到低于图38至图40所示第一研究示例的半导体器件CP101中的栅极阻抗和图41和图42所示第二研究示例的半导体器件CP102中的栅极阻抗。
然而，在图43和图44所示第三研究示例中，在半导体器件CP103中，栅极互连线M2G100还具有互连线部分M2G103a、M2G103b和M2G103c。因此，LDMOSFET形成区域LR100的有效面积更小，并且在功率MISFET导通时流过的电流进一步减小，使得导通阻抗进一步增加。
因此，为栅极互连线M2G100提供互连线部分M2G103以及增加互连线部分M2G103的数量在降低栅极阻抗方面是有效的，但是会增加导通阻抗。
源极焊盘的数量在第一研究示例的第一半导体器件CP101中是最少的，并且以第一研究示例的半导体器件CP101<第二研究示例的半导体器件CP102<第三研究示例的半导体器件CP103的顺序而增加加。然而，这导致在封装半导体器件(半导体芯片)期间当耦合件(例如，前述金属板MP1-MP3)耦合至源极焊盘时的约束因素。因此，当考虑半导体器件(半导体芯片)的封装时，对增加互连线部分M2G103的数量存在限制。即，当考虑半导体器件(半导体芯片)的封装时，对通过增加互连线部分M2G103的数量而降低栅极阻抗存在限制。换句话说，当考虑半导体器件(半导体芯片)的封装时，可以放置的互连线部分M2G103的数量受限，并且在一些情况下，可能不能放置互连线部分M2G103。
〈关于主要特性特征和效果〉
本实施例中的半导体器件CP包括半导体衬底SUB以及形成在半导体衬底SUB的主表面的LDMOSFET形成区域LR(第一MISFET形成区域)中且彼此并联耦合的多个单位LDMOSFET 10a(单位MISFET元件)。本实施例中的半导体器件CP还包括形成在半导体衬底SUB之上且具有第一互连线层(互连线M1)和位于第一互连线层(互连线M1)之上的层中的第二互连线层(互连线M2)的互连线结构。第一互连线层对应于前述互连线M1，并且包括源极互连线M1S(第一源极互连线)和栅极互连线M1G(第一栅极互连线)。第二互连线层对应于前述互连线M2，并且包括源极互连线M2S(第二源极互连线)和栅极互连线M2G(第二栅极互连线)。源极互连线M1S和栅极互连线M1G的每一个的厚度(T1)均小于(薄于)源极互连线M2S和栅极互连线M2G的每一个的厚度(T2)。
形成在LDMOSFET形成区域LR中的多个单位LDMOSFET10a中的每一个都包括形成在半导体衬底SUB中的源极区域(n+型源极区域SR)、形成在半导体衬底SUB中的漏极区域(n型低浓度漏极区域DR1和高浓度n+型漏极区域DR2)以及经由栅极绝缘膜GI形成在位于源极区域和漏极区域之间的半导体衬底SUB之上的栅电极GE。形成在LDMOSFET形成区域LR中的多个单位LDMOSFET10a具有经由嵌入半导体衬底SUB的沟槽TR的导电插塞TL电耦合至背面电极BE以彼此电耦合的各个漏极区域。形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a具有经由源极互连线M1S和源极互连线M2S彼此电耦合的各个源极区域。形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a具有经由栅极互连线M1G彼此电耦合且经由栅极互连线M1G电耦合至栅极互连线M2G的各个栅电极GE。
本实施例中的半导体器件的一个主要特性特征在于，形成在半导体衬底SUB之上的互连线结构具有第一互连线层(互连线M1)和位于第一互连线层(互连线M1)之上的层中的第二互连线层(互连线M2)，第一互连线层(互连线M1)包括源极互连线M1S和栅极互连线M1G，以及第二互连线层具有源极互连线M2S和栅极互连线M2G。
本实施例中的半导体器件的另一个主要特性特征在于，源极互连线M1S和栅极互连线M1G的每一个的厚度(T1)均小于(薄于)源极互连线M2S和栅极互连线M2G的每一个的厚度(T2)。
本实施例中的半导体器件的又一个主要特性特征在于，栅极互连线M1G(第一栅极互连线)在插塞TL之上延伸。
在前述第一至第三研究示例的半导体器件CP101、CP102和CP103的每一个中，只形成一个互连线层，使得源极互连线M2S100和栅极互连线M2G100形成在同一层中。结果，在前述第一至第三研究示例的半导体器件CP101、CP102和CP103的每一个中，源极互连线和栅极互连线不能在平面图中被放置为彼此重叠。
相反，在本实施例中，互连线层具有第一互连线层(互连线M1)和第二互连线层(互连线M2)。这允许源极互连线和栅极互连线能够在平面图中彼此重叠。即，在第一至第三研究示例的每一个中，在平面图中与源极互连线M2S100重叠的位置处，不能放置栅极互连线M2G100。相反，在本实施例中，源极互连线M1S和栅极互连线M1G被设置在位于源极互连线M2S和栅极互连线M2G下方的层中。这允许栅极互连线M1G放置在平面图中的与源极互连线M2S重叠的位置中。因此，栅极互连线M1G可以设置在源极互连线M2S下方，并且作为提供栅极互连线M1G的结果，栅极阻抗可以相应地减小。
此外，每一条互连线M1的厚度T1均小于(薄于)每条互连线M2的厚度T2。因此，源极互连线M1S和栅极互连线M1G的每一个的厚度(T1)均小于(薄于)源极互连线M2S和栅极互连线M2G的每一个的厚度(T2)。这允许栅极互连线M1G具有更小的厚度来进行微制造，并且使得其宽度(在与其延伸方向垂直的方向上的尺寸)减小。结果，与设置栅极互连线M2G以在LDMOSFET形成区域LR中延伸的情况相比，即使当设置栅极互连线M1G以在LDMOSFET形成区域LR中延伸时，也可以抑制LDMOSFET形成区域LR的有效面积的减小。
此外，由于栅极互连线M1G被放置在源极互连线M2S下方的层中，所以即使在栅极互连线M1G被设置为在LDMOSFET形成区域LR中延伸时，源极互连线M2S不需要由于栅极互连线M1G而被划分。结果，即使在对封装半导体器件(半导体芯片)期间耦合件(例如前述金属板MP1-MP3)耦合至源极焊盘时遇到的约束所引起的源极焊盘的数量、其占用的面积或者位置存在限制时，栅极互连线M1G都可以在存在这些限制的情况下设置为在LDMOSFET形成区域LR中延伸。换句话说，由于LDMOSFET形成区域LR中的栅极互连线M1G的布线不限制源极焊盘的数量、其占用的面积或其位置，所以考虑到半导体器件(半导体芯片)的封装，源极焊盘(PDS)可以以最佳条件(数量、面积和位置)进行设置。
此外，每条互连线M2的厚度T2均大于(厚于)每条互连线M1的厚度T1。因此，源极互连线M2S和栅极互连线M2G的每一个的厚度(T2)均大于(厚于)源极互连线M1S和栅极互连线M1G的每一个的厚度(T1)。结果，即使减小下层中的源极互连线M1S和栅极互连线M1G的厚度以允许最小化，源极互连线M2S和栅极互连线M2G的厚度都可以增加到能够在源极互连线M2S和栅极互连线M2G被分别用作源极焊盘和栅极焊盘时降低遇到问题的可能性。例如，如果焊盘较薄，当耦合件(诸如前述线WA或金属板MP1-MP3)耦合至焊盘时，可能会劣化耦合性或损伤焊盘(尤其是源极焊盘)下方的LDMOSFET元件。然而，通过增加源极互连线M2S和栅极互连线M2G的厚度，可以消除这种可能性。此外，增加源极互连线M2S和栅极互连线M2G的厚度导致源极阻抗和栅极阻抗的降低。
在本实施例中，为了减小栅极阻抗，栅极互连线M1G被设置为在LDMOSFET形成区域LR中延伸，并且其布线被创造性地修改。
即，在本实施例中，栅极互连线M1G在插塞TL之上延伸。更具体地，栅极互连线M1G在Y方向上在插塞TL之上延伸。
这里，Y方向对应于每个栅电极GE的延伸方向。插塞TL在彼此相邻(在X方向上)的栅电极GE(源极区域夹置在其间)之间在Y方向上延伸。
在本实施例中，一个主要特性特征在于，栅极互连线M1G在插塞TL之上延伸。当栅极互连线M1G在插塞TL之上延伸(更具体地，在Y方向上延伸)时，可以允许栅极互连线M1G延伸(更具体地，在Y方向上延伸)而不增加作为LDMOSFET形成区域LR中的重复单位的每个单位单元10的尺寸。
在本实施例中，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个漏极区域经由插塞TL等电耦合至背面电极BE。在第一互连线层(互连线M1)中，没有设置漏极互连线(耦合至单位LDMOSFET 10a的漏极的互连线)。因此，不需要提供在插塞TL之上耦合至插塞TL的互连线。作为第一互连线层(互连线M1)，形成源极互连线M1S。然而，源极互连线M1S没有延伸到插塞TL之上的位置。在插塞TL之上，没有设置源极互连线M1S，但是放置栅极互连线M1G使得在插塞TL之上没有形成空闲的空间。
在前述第一研究示例中的半导体器件CP101的互连线结构变为具有两个互连线层的互连线结构的情况下，当不需要形成漏极互连线时，假设与图40中的源极互连线M2S100类似，在与上述图40的截面相同的截面中，在下部互连线层和上部互连线层的每一个中到处形成源极互连线。即，假设在插塞TL之上放置下层源极互连线和上层源极互连线的每一个。这是因为，当栅极阻抗的降低不被认为是所要实现的任务时，假设上述图40中的源极互连线M2S100被用作下层源极互连线和上层源极互连线的每一个而不进行修改。
然而，本发明的发明人适当地使用具有第一互连线层(互连线M1)和第二互连线层(互连线M2)的互连线结构，同时考虑栅极阻抗的降低。本发明的发明人使用前述第一研究示例中的半导体器件CP101的互连线结构用于上部第二互连线层(互连线M2)的布线，同时创造性地修改了下部第一互连线层(互连线M1)的布线。在第一互连线层中，插塞TL之上的区域不被用作放置源极互连线M1S的区域，而是作为放置栅极互连线M1G的区域。注意到，不需要将互连线放置为耦合至插塞TL，并且需要降低栅极阻抗，本发明的发明人提出了在插塞TL之上延伸的栅极互连线M1G。这使得栅极互连线M1G在LDMOSFET形成区域LR中延伸(在Y方向上)而不增加作为LDMOSFET形成区域LR中的重复单位的每个单位单元10的尺寸(X方向上的尺寸)。
图45是本发明的发明人研究的第四研究示例中的半导体器件的主要部分的截面图。图45示出了与上述图8对应的截面图。
在图45所示第四研究示例的半导体器件中，不同于本实施例，栅极互连线M1G没有被放置在插塞TL之上，而是放置在源极侧，同时源极互连线M1S也被设置为在插塞TL之上延伸。
在图45所示第四研究示例的半导体器件的情况下，栅极互连线M1G被设置在源极侧上以在Y方向(在图45对应于Y方向的情况下，与纸张的表面垂直的方向)上延伸。然而，从与图8所示本实施例的比较中可以看出，减小了作为LDMOSFET形成区域LR中的重复单位的每个单位单元10的尺寸(X方向上的尺寸)。结果，在图45所示第四研究示例的半导体器件的情况下，与图8所示本实施例的半导体器件的情况相比，减少了可放置在LDMOSFET形成区域LR中的单位LDMOSFET 10a的数量。这降低了当功率MISFET导通时流动的电流并增加了导通阻抗。
相反，在本实施例中，注意到漏极区域经由插塞TL电耦合至背面电极BE且不需要提供漏极互连，本发明的发明人提出了在插塞TL之上延伸(更具体地，在Y方向上延伸)的栅极互连线M1G。结果，不会由于放置在插塞TL之上的栅极互连线M1G而增加每个单位单元10的尺寸。
此外，在本实施例中，本发明的发明人提出了在插塞TL之上延伸的栅极互连线M1G。结果，源极互连线M1S不能放置在插塞TL之上。因此，图8所示本实施例中的被源极互连线M1S占用的面积小于图45所示第四研究示例中的被占用的面积。然而，由于源极互连线M1S耦合至直接位于其下方的源极互连线M2S，所以即使在源极互连线M1S占用的面积减小时，减小的面积不可能导致源极阻抗的增加。因此，不太可能导致缺陷。
此外，在本实施例中，在LDMOSFET形成区域LR之上，栅极互连线M1G整体具有均在Y方向上延伸的部分和均在X方向上延伸的部分。栅极互连线M1G的均在Y方向上延伸的部分在Y方向上在插塞TL之上延伸。换句话说，在本实施例中，在LDMOSFET形成区域LR之上，栅极互连线M1G具有二维结构，其中，整体连接均在Y方向上延伸的多个互连线部分和均在X方向上延伸的多个互连线部分。均在Y方向上延伸的互连线部分在Y方向上在插塞TL之上延伸。
在栅极互连线M1G中，在插塞TL之上延伸的部分(更具体地，均在Y方向上延伸的部分)直接位于插塞TL之上，因此不用于减小LDMOSFET形成区域LR的有效面积。另一方面，在栅极互连线M1G中，均在X方向上延伸的部分直接位于不用作LDMOSFET的区域之上，因此用于减小LDMOSFET形成区域LR的有效面积。然而，如上所述，栅极互连线M1G的厚度小于(薄于)栅极互连线M2G和源极互连线M2S的每一个的厚度。因此，可以减小栅极互连线M1G的宽度。因此，在LDMOSFET形成区域LR中，可以减小在X方向上延伸的栅极互连线M1G的宽度。结果，可以抑制由于在X方向上延伸的栅极互连线M1G而导致的LDMOSFET形成区域LR的有效面积的减小。
即使当均在X方向上延伸的互连线部分的数量在栅极互连线M1G中增加时，也不会影响源极互连线M2S的形状和尺寸。结果，可以增加在X方向上延伸的互连线部分的在栅极互连线M1G中的数量，而不影响源极互连线M2S和源极焊盘。
由于栅极互连线M1G的厚度较小，但在栅极互连线M1G中，在X方向上延伸的每个互连线部分的宽度可以减小到小于(窄于)上述图41和图42的第二研究示例中的互连线部分M2G103的宽度。因此，当LDMOSFET形成区域LR的有效面积被设置为等于前述LDMOSFET形成区域LR100的有效面积时，均在X方向上延伸的栅极互连线M1G的互连线部分的数量可以增加到大于上述图41和图42的第二研究示例中的互连线部分M2G103的数量。结果，当本实施例与上述图41和图42的第二研究示例进行比较时，本发明允许更多数量的栅极互连线(分别对应于本实施例中的栅极互连线M1G且对应于第二研究示例中的互连线部分M2G103)被设置为在LDMOSFET形成区域(LR或LR100)中在X方向上延伸，同时确保LDMOSFET形成区域LR的有效面积。因此，可以说，当本实施例与上述图41和图42的第二研究示例进行比较时，本实施例可以实现进一步降低栅极阻抗，同时确保LDMOSFET形成区域LR的有效面积。还可以说，本实施例可以进一步增加LDMOSFET形成区域LR的有效面积，同时确保低栅极阻抗。LDMOSFET形成区域LR的有效面积的增加导致导通状态下流过的电流的增加和导通阻抗的降低。结果，在本实施例中，可以同时实现栅极阻抗的降低和导通阻抗的降低。因此，可以提高半导体器件的性能。
此外，在本实施例中，栅极互连线M1G的均在Y方向上延伸的部分不位于栅电极GE之上，而是位于插塞TL之上。因此，源极互连线M1S还可以设置为在栅电极GE之上延伸。结果，与栅极互连线M1G的均在Y方向上延伸的部分被放置在栅电极GE之上的情况相比，栅极互连线M1G的均在Y方向上延伸的部分被放置在插塞TL之上的本实施例可以进一步实现X方向上每个源极互连线M1S的尺寸的增加，并且可因此实现被源极互连线M1S占用的面积的增加。
在本实施例中，栅极互连线M1G均在Y方向上延伸的部分不放置在栅电极GE之上而是位于插塞TL之上。结果，源极互连线M1S可以容易地不仅耦合至源极区域(n+型源极区域SR)而且还耦合至场板电极FP。
即，每个单位LDMOSFET 10a均具有源极区域(n+型源极区域SR)、漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)以及经由栅极绝缘膜GI形成在源极区域和漏极区域之间的半导体衬底SUB之上的栅电极GE。优选地，每个单位LDMOSFET10a还具有场板电极FP。通过具有场板电极FP，每个单位LDMOSFET10a均允许具有进一步改进的击穿电压。每个场板电极FP均耦合至源极互连线M1S以具有与源极区域(n+型源极区域SR)相同的电位。通过如本实施例在插塞TL之上设置栅极互连线M1G的均在Y方向上延伸的部分，每个源极互连线M1S被允许连续地从源极区域(n+型源极区域SR)之上延伸到场板电极FP之上。这使得源极互连线M1S容易且适当地耦合至源极区域(n+型源极区域SR)和场板电极FP的每一个。
在本实施例中，每条互连线M2(在文本为源极互连线M2S和栅极互连线M2G)具有的厚度T2都大于(厚于)每条互连线M1(在文本为源极互连线M1S和栅极互连线M1G)的厚度T1。优选地，每条互连线M2(在文本为源极互连线M2S和栅极互连线M2G)的厚度T2不小于每条互连线M1(在文本为源极互连线M1S和栅极互连线M1G)的厚度T1的两倍。由于每条互连线M1均薄于每条互连线M2，所以互连线M1的最小部件尺寸小于互连线M2的最小部件尺寸。
通过示例，每条互连线M1的厚度可以被设置为约为0.5μm，且每条互连线M2的厚度可以被设置为约3.5μm。在这种情况下，互连线M1的最小部件尺寸约为0.5μm，且互连线M2的最小部件尺寸约为5μm至15μm，使得互连线M1的最小部件尺寸不大于互连线M2的最小部件尺寸的1/10。结果，当本实施例与前述第二研究示例进行比较时，即使本实施例中的栅极互连线M1G的均在X方向上延伸的互连线部分的数量被假设为10个，LDMOSFET形成区域LR的有效面积可被设置为等于或大于前述第二研究示例中的前述LDMOSFET形成区域LR100的有效面积。因此，当本实施例与前述第一至第三研究示例进行比较时，可以说本实施例实现了进一步降低栅极阻抗同时确保LDMOSFET形成区域LR的有效面积，或者可以实现进一步增加LDMOSFET形成区域LR的有效面积同时确保低栅极阻抗。因此，在本实施例中，可以实现栅极阻抗的降低和导通阻抗的降低。例如，当本实施例和稍后描述的实施例2和3与前述第一至第三研究示例进行比较时，本实施例以及实施例2和3可以将前述第一至第三研究示例中的栅极阻抗降低大约一半，同时维持LDMOSFET形成区域LR的有效面积。
(实施例2)
图46和图47时是实施例2中的半导体器件(半导体芯片)CP的总体平面图，其分别对应于上述实施例1中的图1和图2。图48是实施例2中的半导体器件CP的主要部分的截面图。沿着图46中的线G-G截取的截面图基本对应于图48。
在上述实施例1中，如可以从上述图2中看出的，栅极互连线M2G不仅具有焊盘部分M2G2，而且还具有沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的互连线部分M2G1。在半导体器件CP中，主表面的大部分用作LDMOSFET形成区域LR。因此，沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的栅极互连线M2G的互连线部分M2G1沿着半导体器件CP的主表面的外围以圆形图案延伸。
实施例2与实施例1的相同之处为栅极互连线M2G具有焊盘部分M2G2且从绝缘膜PA的栅极开口OPG露出栅极互连线M2G的焊盘部分M2G2以用作栅极焊盘PDG。
然而，从图47还可以看出，在实施例2中，栅极互连线M2G不等同于上述实施例1中的前述互连线部分M2G1。即，在实施例2中，栅极互连线M2G不沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸。结果，在实施例中2中，栅极互连线M2G不沿着半导体器件CP的主表面的外围以圆形图案延伸。
在实施例2中，栅极互连线M2G的焊盘部分M2G2的至少一部分在平面图中与栅极互连线M1G重叠。在焊盘部分M2G2与栅极互连线M1G重叠的区域中，栅极互连线M2G(焊盘部分M2G2)经由栅极互连线M2G的过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G。即，通过使栅极互连线M1G的一部分与栅极互连线M2G的焊盘部分M2G2重叠并且将栅极通孔THG放置在焊盘部分M2G2与栅极互连线M1G重叠的区域中，栅极互连线M2G的焊盘部分经由栅极互连线M2G的过孔部分(嵌入栅极通孔THG的部分)电耦合至位于其下方的栅极互连线M1G。具体地，栅极互连线M1G的一部分延伸到在平面图中与栅极互连线M2G的焊盘部分M2G2重叠的位置，并且栅极互连线M2G的焊盘部分M2G2经由栅极互连线M2G的过孔部分电耦合至位于其下方的栅极互连线M1G。
因此，在实施例2中，从栅极互连线M2G中省略沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的前述互连线部分M2G1。此外，在实施例2中，栅极互连线M1G具有在平面图中与栅极互连线M2G的焊盘部分M2G2重叠的部分，并且栅极互连线M2G的焊盘部分M2G2经由栅极互连线M2G的通孔部分电耦合至直接位于其下方的栅极互连线M1G。此外，实施例2中的半导体器件CP2具有基本与上述实施例1中的半导体器件CP1相同的配置，故这里省略其重复描述。
以上述实施例1相同的方式，在实施例2中，也在LDMOSFET形成区域LR中形成多个单位LDMOSFET 10a。多个单位LDMOSFET10a的对应栅极GE经由栅极插塞PGG电耦合至栅极互连线M1G，并且还经由栅极互连线M1G彼此电耦合。即，以与上述实施例1相同的方式，在实施例2中，即使没有设置栅极互连线M2G，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个栅电极GE都可以经由栅极插塞PGG和栅极互连线M1G彼此电耦合。
结果，在实施例2中，栅极互连线M2G不沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸。然而，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个栅电极GE可以经由栅极插塞PGG和栅极互连线M1G彼此电耦合。因此，从栅极焊盘PDG，可以将公共栅极电位(栅极电压)通过栅极互连线M1G和栅极插塞PGG提供给形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的栅电极GE。
在实施例2中，可以获得基本与上述实施例1相同的效果。此外，还可以在实施例2中获得以下效果。
即，在实施例2中，栅极互连线M2G不沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸，即栅极互连线M2G不沿着半导体器件CP的主表面的外围延伸。这允许减小被放置栅极互连线M2G的区域占用的面积。注意，直接位于栅极互连线M2G下方的区域不能被用作前述有源区域AR。这是因为，由于源极互连线M1S需要直接形成在LDMOSFET形成区域LR的前述n+型源极区域SR的上方且源极互连线M2S需要直接放置在源极互连线M1S之上，所以栅极互连线M2G不能被直接放置在前述n+型源极区域SR之上，因此难以将栅极互连线M2G直接置于前述有源区域AR之上。在实施例2中，从栅极互连线M2G中省略与前述互连线部分M2G1对应的部分。这使得前述有源区域AR甚至被放置在已放置前述互连线部分M2G1的区域下方，并由此允许LDMOSFET形成区域LR的面积(有效面积)的增加。结果，可以增加在导通状态流过的电流的总值，并进一步降低导通阻抗。此外，在实施例2中，通过从栅极互连线M2G省略与前述互连线部分M2G1对应的部分，还可以减小半导体器件(半导体芯片)的面积，同时保持LDMOSFET形成区域LR的面积。因此，实施例2在减小半导体器件的大小(尺寸)方面也是具有优势的。
另一方面，在实施例1中，与栅极互连线M2G不具有互连线部分M2G1的情况相比，栅极互连线M2G具有互连线部分M2G1以允许进一步降低栅极阻抗。因此，在使栅极阻抗最小化方面，上述实施例1相对于实施例2具有优势。
图49和图50是实施例2的修改的半导体器件(半导体芯片)CP的总体平面图，其分别对应于上述图46和图47。
在上述图46和图47的半导体器件CP的情况下，在半导体器件CP的主表面的边角部分上，放置栅极互连线M2G的焊盘部分M2G2，从而栅极焊盘PDG也被放置在半导体器件CP的主表面的边角部分上。栅极互连线M2G的焊盘部分M2G2被放置在与LDMOSFET形成区域LR相邻的位置处，但是外围不被LDMOSFET形成区域LR所环绕。
相反，在图49和图50的半导体器件CP的情况下，焊盘部分M2G2已被移动到半导体器件CP的主表面上的与上述图46和图47的半导体器件CP的情况相比靠内(更接近中心)的位置。结果，在图49和图50的半导体器件CP的情况下，焊盘部分M2G2外围被LDMOSFET形成区域LR所环绕。在这种情况下，如上述图48所示，可以经由焊盘部分M2G2在平面图中与栅极互连线M1G重叠的区域中的栅极互连线M2G的过孔部分(焊盘部分M2G2)将焊盘部分M2G2电耦合至栅极互连线M1G。
在实施例2中，没有形成等同于上述互连线部分M2G1的部分。结果，不需要使用沿着半导体器件CP的外围的互连线部分来对焊盘部分M2G2进行布线。这可以增强确定半导体器件CP的主表面上将放置焊盘部分M2G2的位置的自由度。即，在实施例2中，由于栅极互连线M2G不具有连接至焊盘部分M2G2的互连线部分，所以焊盘部分M2G2可以被放置在半导体器件CP的主表面上的任何位置处。这使得栅极焊盘PDG被放置在半导体器件CP的主表面上的任何位置处。因此，考虑到耦合件(例如线WA)与栅极焊盘PDG的耦合，栅极焊盘PDG可以被放置在半导体器件CP的主表面上的最优位置处。
(实施例3)
图51和图52是实施例3中的半导体器件(半导体芯片)CP的总体平面图，其分别对应于上述实施例1中的图1和图2。
在上述实施例1中，栅极互连线M2G不仅具有焊盘部分M2G2，而且还具有沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的互连线部分M2G1。此外，在上述实施例1中，半导体器件CP的主表面的大部分用作LDMOSFET形成区域LR。从而，沿着LDMOSFET形成区域LR的外围在LDMOSFET形成区域LR周围延伸的栅极互连线M2G的互连线部分M2G1沿着半导体器件CP的主表面的外围以圆形图案延伸。
实施例3与实施例1相同的是栅极互连线M2G具有焊盘部分M2G2，并且从栅极开口OPG露出栅极互连线M2G的焊盘部分M2G2以用作栅极焊盘PDG。
然而，在实施例3中，栅极互连线M2G不仅具有焊盘部分M2G2以及沿着半导体器件CP的主表面的外围以圆形图案延伸的互连线部分M2G1，而且还具有互连线部分M2G3。互连线部分M2G3在平面图中在源极互连线M2S1和M2S2之间延伸(具体地，在X方向上延伸)。互连线部分M2G3的两端整体连接至互连线部分M2G1。栅极互连线M1G直接在互连线部分M2G3下方延伸。互连线部分M2G3经由互连线部分M2G3的过孔部分电耦合至栅极互连线M1B。互连线部分M2G3经由过孔部分(嵌入栅极通孔THG的部分)电耦合至直接位于互连线部分M2G3下方的栅极互连线M1G。即，栅极通孔THG位于在平面图中互连线部分M2G3与栅极互连线M1G重叠的区域中。互连线部分M2G3经由过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G。
源极互连线M2S需要与栅极互连线M2G隔开。因此，在实施例3的情况下，源极互连线M2S被划分为两个源极互连线M2S1和M2S2，栅极互连线M2G的互连线部分M2G3夹置在其间。即，在源极互连线M2S1和M2S2之间，栅极互连线M2G的互连线部分M2G3延伸(具体地，在X方向上延伸)。源极互连线M2S1和M2S2的外围在平面图中均被栅极互连线M2G所环绕。
在绝缘膜PA中，设置用于源极互连线M2S1和M2S2的对应源极开口OPS。从被设置用于源极互连线M2S1的源极开口OPS中露出的源极互连线M2S1形成源极焊盘PDS1。从被设置用于源极互连线M2S2的源极开口OPS中露出的源极互连线M2S2形成源极焊盘PDS2。因此，在图51和图52的半导体器件CP中，作为源极焊盘PDS，形成源极焊盘PDS1和PDS2。在平面图中，栅极互连线M2G的互连线部分M2G3在源极焊盘PDS1和PDS2之间延伸(具体地，在X方向上延伸)。
当半导体器件CP被看作是离散且独立的元件时，源极互连线M2S1和M2S2被分离且不经由导体彼此耦合。然而，在封装有半导体器件CP的半导体封装中，向源极互连线M2S1和M2S2施加公共电位(电压)。即，在封装有半导体器件CP的半导体封装中，源极互连线M2S1和M2S2经由导体(导电耦合件)彼此电耦合。例如，在前述半导体器件PKG1的情况下，前述金属板MP1耦合至源极焊盘PDS1和PDS2中的每一个。结果，源极互连线M2S1和M2S2经由前述金属板MP1彼此电耦合。在前述半导体器件PKG1的情况下，在半导体芯片CP1中，前述金属板MP2耦合至源极焊盘PDS1和PDS2中的每一个。结果，源极互连线M2S1和M2S2经由前述金属板MP2彼此电耦合。此外，在前述半导体器件PKG1a的情况下，在半导体器件CP2中，前述金属板MP3耦合至源极焊盘PDS1和PDS2中的每一个。结果，源极互连线M2S1和M2S2经由前述金属板MP3彼此电耦合。
在实施例3中，可以获得与上述实施例1基本相同的效果。此外，还可以在实施例3中获得以下效果。
即，在实施例3中，通过以与上述实施例1相同的方式创造性地修改栅极互连线M1G，可以降低栅极阻抗。此外，通过进一步具有互连线部分M2G3，栅极互连线M2G可实现进一步降低栅极阻抗。因此，在最小化栅极阻抗方面，实施例3相对于实施例1具有优势。
然而，在增加LDMOSFET形成区域LR的有效面积和降低导通阻抗方面，上述实施例1和2相对于实施例3具有优势。
即，在实施例3中，即使在形成源极区域时，源极区域也不能被导向至源极互连线M2S。因此，用于放置栅极互连线M2G的栅极互连线部分M2G3所需的二维区域不能有效地用作LDMOSFET形成区域LR。换句话说，直接位于栅极互连线M2G的互连线部分M2G3下方的区域不由上述有源区域AR形成，而是由有源区域AR之间的前述隔离区域ST形成。因此，在实施例3的情况下，半导体器件中的LDMOSFET形成区域LR的有效面积小于上述实施例1和2情况下(没有等同于互连线部分M2G3的部分)的LDMOSFET形成区域LR的有效面积。
相反，在上述实施例1和2中，栅极互连线M2G不等同于互连线部分M2G3。因此，在上述实施例1和2中，甚至可以在用于设置实施例3中的互连线部分M2G3所需的二维区域中放置前述有源区域AR。结果，在上述实施例1和2中，可以增加LDMOSFET形成区域LR的有效面积，并且可以增加导通状态下流过的电流以进一步降低导通阻抗。此外，在上述实施例1和2中，省略与互连线部分M2G3对应的部分。这允许降低半导体器件(半导体芯片)的面积，同时保持LDMOSFET形成区域LR的相同有效面积。因此，实施例1和2还在减小半导体器件的大小(面积)方面具有优势。
在实施例3的修改中，还可以增加在X方向上延伸的互连线部分M2G3的数量。即，在图51和图52的情况下，互连线部分M2G3的数量为1，且在X方向上延伸的一条互连线部分M2G3在源极互连线M2S所划分的两条源极线之间(即，在源极互连线M2S1和M2S2之间)延伸。互连线部分M2G3的数量还可以被设置为2个以上。例如，当互连线部分M2G3的数量被设置为2时，源极互连线M2S被划分为三条源极线，使得在X方向上延伸的互连线部分M2G3夹置在其间。从而，互连线部分M2G3在源极互连线M2S所划分的源极互连线之间在X方向上延伸。此时，对应的源极焊盘被设置为用于源极互连线M2S所划分的三条源极线。使用相同的思考方式，可以增加互连线部分M2G3的数量。
(实施例4)
在上述实施例1至3的每一个中，LDMOSFET形成在半导体器件(半导体芯片)CP中，LDMOSFET的漏极耦合至背面电极BE，LDMOSFET的栅极使用栅极互连线引导至栅极焊盘，并且LDMOSFET的源极使用源极互连线引导至源极焊盘。
另一方面，在实施例4中，LDMOSFET形成在半导体器件(半导体芯片)CP中，LDMOSFET的源极耦合至背面电极BE，LDMOSFET的栅极使用栅极互连线引导至栅极焊盘，并且LDMOSFET的漏极使用漏极互连线引导至漏极焊盘。
参照附图，以下将给出实施例4中的半导体器件(半导体芯片)的描述。
图53至图56是实施例4中的半导体器件(半导体芯片)CP的总体平面图，其分别对应于上述实施例1的图1至图4。图57至图59是实施例4中的半导体器件CP的主要部分的平面图，其分别对应于上述实施例1的图5至图7。图60至图63是实施例4中的半导体器件CP的主要部分的截面图，其分别对应于上述实施例1的图8至图11。
图53示出了半导体器件CP的顶视图。图54示出了互连线M2(漏极互连线M2D和栅极互连线M2G)的二维布线。图55示出了互连线M1(漏极互连线M1D和栅极互连线M1G)的二维布线。图56示出了栅电极GE和插塞TL的二维布线。图54和图55是平面图，但是为了容易理解，在图54中用倾斜阴影示出漏极互连线M2D和栅极互连线M2G，而在图55中用倾斜阴影示出漏极互连线M1D且用粗实线示出栅极互连线M1G。此外，在图56中，通过实线示出栅电极GE和插塞TL。
图53所示二点虚线包围的区域RG1的放大图对应于图57至图59。图57至图59示出了不同层。即，图57示出了阴影示出的栅电极GE、源极区域(n+型源极区域SR)、漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)和插塞TL的二维布线。图58示出了阴影示出的互连线M1(即，漏极互连线M1D和栅极互连线M1G)的二维布线。图59示出了互连线M2(在图59中为漏极互连线M2D)的二维布线。在图59中，用阴影示出漏极互连线N2D。
沿着图58中的线A-A截取的截面图基本对应于图60。沿着图58中的线B-B截取的截面图基本对应于图61。沿着图58中的线C-C截取的截面图基本对应于图62。图63是大体与栅极互连线M2G的互连线部分M2G1的延伸方向垂直的截面图，其基本对应于横向穿过图54所示栅极互连线M2G的互连线部分M2G1的截面图。
图57至图59是上述图53中的二点虚线包围的区域RG1的放大图。图57至图59所示的结构在X方向和Y方向上重复以形成整个LDMOSFET形成区域LR。
如图60至图63所示，形成实施例4中的半导体器件(半导体芯片)CP的半导体衬底SUB是所谓的外延晶圆，其具有由单晶硅等制成的衬底主体(半导体衬底或半导体晶圆)SB以及形成在衬底主体SB的主表面之上的外延层(半导体层)EP。然而，在上述实施例1中，衬底主体SB是n+型且外延层EP为n-型，而在实施例4中，衬底主体SB为p+型且外延层EP为p-型。衬底主体SB的杂质浓度(p型杂质浓度)大于外延层EP的杂质浓度(p型杂质浓度)。
在半导体衬底SUB的主表面中，即在外延层EP的主表面中，形成多个LDMOSFET的单元，即单位LDMOSFET 10a。以下为其具体描述。
在半导体衬底SUB的外延层EP的顶面之上，经由栅极绝缘膜GI形成每个LDMOSFET的栅电极GE。即，在半导体衬底SUB的外延层EP中，形成LDMOSFET的源极区域和漏极区域。在位于源极区域和漏极区域之间的外延层EP之上，经由栅极绝缘膜GI形成栅电极GE。每个LDMOSFET的源极区域和漏极区域形成在外延层EP彼此隔开的内部区域中，沟道形成区域(直接位于栅电极GE下方的区域)夹置在其间。
每个LDMOSFET的漏极区域包括与沟道形成区域接触的低浓度n型漏极区域DR1和形成为与低浓度n型漏极区域DR1接触并与沟道形成区域隔开的高浓度n+型漏极区域DR2。低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2均为形成在外延层EP中的n型半导体区域。然而，高浓度n+型漏极区域DR2的杂质浓度(n型杂质浓度)高于低浓度n型漏极区域DR1的杂质浓度(n型杂质浓度)。此外，高浓度n+型漏极区域DR2被形成为浅于低浓度n型漏极区域DR1。
每个LDMOSFET的源极区域由与沟道形成区域接触的n+型源极区域SR形成。n+型源极区域SR为形成在外延层EP中的n型半导体区域。
低浓度n型漏极区域DR1被形成为与栅电极GE的漏极侧侧壁自对准。n+型源极区域SR被形成为与栅电极GE的源极侧侧壁自对准。低浓度n型漏极区域DR1和n+型源极区域SR彼此隔开，沟道形成区域(直接位于栅电极GE下方的区域)夹置在其间。在沟道形成区域之上，经由栅极绝缘膜GI形成栅电极GE。
在上述实施例1中，每个插塞TL都形成在每个LDMOSFET的漏极侧上且形成在与每个高浓度n+型漏极区域DR相邻的位置处。LDMOSFET的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由插塞TL电耦合至衬底主体SB，从而电耦合至设置在衬底主体SB的背面之上的背面电极BE。因此，背面电极BE是用于漏极的背面电极。
相反，在实施例4中，每个插塞TL不形成在漏极侧上，而是位于每个LDMOSFET的源极侧上以及与每个n+型源极区域SR相邻的位置处。每个LDMOSFET的源极(n+型源极区域SR)经由插塞TL电耦合至衬底主体SB，从而电耦合至设置在衬底主体SB的背面之上的背面电极BE。因此，背面电极BE是源极背面电极。
即，在实施例4中，在n+型源极区域SR的端部(与沟道形成区域接触的端部相对的端部)处，插塞TL被形成为与n+型源极区域SR接触。插塞TL是用于将每个LDMOSFET的源极电耦合至衬底主体SB的导电层。插塞TL由嵌入在外延层EP中形成的每个沟槽TR的导电膜形成。以与上述实施例1相同的方式，在实施例4中，也在外延层EP中形成的每个沟槽TR中嵌入包括氮化钛膜TL1和位于氮化钛膜TL1之上的钨膜TL2的多层膜，来形成插塞TL。然而，在实施例4中，每个插塞TL不与漏极区域接触，而是与n+型源极区域SR接触以电耦合至n+型源极区域SR。
在埋有插塞TL的每个沟槽TR周围，还可以形成p+型半导体区域PS1。图60示出了在埋有插塞TL的每个沟槽TR周围，即在与嵌入沟槽TR的插塞TL的侧面和底面相邻的位置处，形成p+型半导体区域PS1的情况。p+型半导体区域PS1的杂质浓度(p型杂质浓度)高于p-型外延层EP的杂质浓度。
在图60的情况下，每个插塞TL的尖部(底部)都没有到达衬底主体SB。然而，每个插塞TL的尖部(底部)还可以均到达衬底主体SB。当插塞TL的尖部(底部)到达衬底主体SB时，接下来插塞TL与衬底主体SB直接电耦合。p+型半导体区域PS1还可以形成在每个插塞TL和衬底主体SB之间，以经由p+型半导体区域PS1将插塞TL电耦合至p+型衬底主体SB。n+型源极区域SR经由插塞TL(或者插塞TL和p+型半导体区域PS1)电耦合至p+型衬底主体SB。
在半导体衬底SUB的背面之上，即在衬底主体SB的背面之上，形成与实施例1形成的背面电极相同的背面电极BE。背面电极BE形成在形成半导体器件CP的半导体衬底SUB的整个背面之上。在上述实施例1中，背面电极BE起到每个LDMOSFET的漏极背面电极的功能。相反地，在实施例4中，背面电极BE起到每个LDMOSFET的源极背面电极的功能。结果，在实施例4中，形成在外延层EP中的每个LDMOSFET的源极(n+型源极区域SR)经由插塞TL和衬底主体SB(或经过插塞TL、p+型半导体区域PS1和衬底主体SB)电耦合至背面电极BE。
在半导体衬底SUB的主表面之上，即在外延层EP的主表面之上，形成绝缘膜IL1以覆盖栅电极GE。在绝缘膜IL1和外延层EP的每一个中连续形成沟槽TR和嵌入沟槽TR的插塞TL，以延伸穿过绝缘膜IL1。
在绝缘膜IL1之上，形成场板电极FP。每个场板电极FP都集成地形成有氮化钛膜TL1，该膜形成每个插塞TL以覆盖栅电极GE并且还覆盖低浓度n型漏极区域DR1的一部分。即，形成每个插塞TL的氮化钛膜TL1在绝缘膜IL1之上延伸以覆盖栅电极GE和部分低浓度n型漏极区域DR1，从而形成每个场板电极FP。结果，插塞TL电耦合至场板电极FP，并且源极电位(源极电压)被施加给场板电极FP。即，经由绝缘膜IL1覆盖栅电极GE和部分n型低浓度漏极区域DR1的氮化钛膜TL1的一部分形成每个场板电极FP。另一方面，嵌入每个沟槽TR的钨膜TL2以及氮化钛膜TL1嵌入的部分形成每个插塞TL。
在上述实施例1中，场板电极FP经由场板插塞PGF电耦合至源极互连线M1S。相反，在实施例4中，作为耦合至场板电极FP的互连线，没有互连线被设置为互连线M1或互连线M2。每个场板电极FP都经由氮化钛膜TL1电耦合至插塞TL，因此电耦合至背面电极BE和n+型源极区域SR。
在半导体衬底SUB的主表面之上，即在绝缘膜IL1之上，形成绝缘膜(层间绝缘膜)IL2以覆盖场板电极FP和插塞TL。绝缘膜IL2的上表面被平面化。
绝缘膜IL2和IL1形成有接触孔(通孔)。在接触孔中，嵌入导电插塞PGD和PGG。接触孔以及嵌入其中的插塞PGD和PGG形成在栅电极GE和漏极(高浓度n+型漏极区域DR2)之上。
这里假设插塞PGG是嵌入在栅电极GE之上形成的接触孔中并电耦合至栅电极GE且称为栅极插塞PGG的插塞。还假设插塞PGD是嵌入在高浓度n+型漏极区域DR2之上形成的接触孔中并电耦合至高浓度n+型漏极区域DR2且称为漏极插塞PGD的插塞。在上述实施例1中，具有栅极插塞PGG、源极插塞PGS和场板插塞PGF，而不形成漏极插塞PGD。相反，在实施例4中，具有栅极插塞PGG和漏极插塞PGD，而不形成源极插塞PGS和场板插塞PGF。在实施例4中，由于不形成前述源极插塞PGS，所以也不形成前述p+型半导体区域PS。
在嵌入插塞PGD和PGG的绝缘膜IL2之上，形成互连线(第一层互连线)M1。实施例4中的互连线M1的材料、膜配置、厚度、形成方法等均与上述实施例1中的相同。
互连线M1包括经由栅极插塞PGG电耦合至栅电极GE的栅极互连线M1G以及经由漏极插塞PGD电耦合至高浓度n+型漏极区域DR2的漏极互连线(漏电极)M1D。栅极互连线M1G和漏极互连线M1D在同一层中但彼此隔开。
在上述实施例1中，作为互连线M1，具有栅极互连线M1G和源极互连线M1S，但不形成漏极互连线M1D。相反，在实施例4中，作为互连线M1，具有栅极互连线M1G和漏极互连线M1D，但不形成源极互连线M1S。即，在实施例4中，作为互连线M1，不形成电耦合至LDMOSFET的源极(n+型源极区域SR)的源极互连线。
在绝缘膜IL2之上，形成绝缘膜IL3(层间绝缘膜)以覆盖互连线M1。绝缘膜IL3的上表面被平面化。绝缘膜IL3形成有通孔(穿孔)THD和THG，并且在其底部部分地露出互连线M1。在包括通孔THD和THG的绝缘膜IL3之上，形成互连线(第二层互连线)M2。通孔THD和THG位于互连线M1和M2在平面图中彼此重叠的位置处，并且设置为将互连线M2和M1彼此电耦合。实施例4中的互连线M2的材料、膜配置、厚度、形成方法等与上述实施例1中的相同。因此，每条互连线M1(这里为漏极互连线M1D和栅极互连线M1G)的厚度T1小于(薄于)每条互连线M2(这里为漏极互连线M2D和栅极互连线M2G)的厚度T2。
每条互连线M2都包括经由通孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G的栅极互连线M2G以及经由过孔部分(嵌入漏极通孔THD的部分)电耦合至漏极互连线M1D的漏极互连线M2D。栅极互连线M2G和漏极互连线M2D位于同一层但是彼此隔开。
在实施例1中，作为互连线M2，具有栅极互连线M2G和源极互连线M2S，但不形成漏极互连线M2D。相反，在实施例4中，作为互连线M2，具有栅极互连线M2G和漏极互连线M2D，但不形成源极互连线M2S。
通孔THG位于在平面图中与栅极互连线M1G重叠的位置处，并且假设被称为栅极通孔THG。另一方面，通孔THD位于在平面图中与漏极互连线M1D重叠的位置处，并且假设被称为漏极通孔THD。
漏极互连线M2D具有嵌入漏极通孔THD的部分(过孔部分)并且经由过孔部分(嵌入漏极通孔THD的部分)电耦合至漏极互连线M1D。栅极互连线M2G具有嵌入栅极通孔THG的部分(过孔部分)并且经由过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G。
在另一实施例中，还可以在通孔THD和THG中嵌入与前述插塞PGD和PGG相同的导电插塞并且经由插塞将互连线M2和M1彼此电耦合。
在绝缘膜IL3之上，形成绝缘膜(表面保护膜)PA以覆盖互连线M2。绝缘膜PA能够起到形成半导体器件CP的最外表面的保护膜(钝化膜)的作用。绝缘膜PA形成有焊盘开口OP。开口OP包括露出漏极互连线M2D的漏极开口OPD和露出栅极互连线M2G的栅极开口OPG。
在漏极开口OPD的底部，部分地露出漏极互连线M2D。从漏极开口OPD露出的漏极互连线M2D形成漏极焊盘PDD(焊盘电极或接合焊盘)。在栅极开口OPG的底部，露出栅极互连线M2G的一部分(焊盘部分M2G2)。从栅极开口OPG露出的栅极互连线M2G(焊盘部分M2G2)形成栅极焊盘(焊盘电极或接合焊盘)PDG。
在上述实施例1中，在半导体器件CP的顶面侧，形成源极焊盘PDS和栅极焊盘PDG，但是不形成漏极焊盘。相反，在实施例4中，在半导体器件CP的顶面侧上，形成漏极焊盘PDD和栅极焊盘PDG而不形成源极焊盘。
在实施例4中，用于引出半导体衬底SUB中形成的LDMOSFET的漏极的电极以及用于引出栅极的电极在半导体器件CP的顶面侧上形成为漏极焊盘PDD和栅极焊盘PDG。另一方面，用于引出半导体衬底SUB中形成的LDMOSFET的源极的电极在半导体器件CP的背面侧上形成为源极背面电极BE。
具体地，形成在外延层EP中的LDMOSFET的栅电极GE经由栅极插塞PGG和栅极互连线M1G电耦合至栅极互连线M2G，因此电耦合至栅极焊盘PDG。形成在外延层EP中的LDMOSFET的漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由漏极插塞PGD和漏极互连线M1D电耦合至漏极互连线M2D，因此电耦合至漏极焊盘PDD。形成在外延层EP中的LDMOSFET的源极(n+型源极区域SR)和场板电极FP经由插塞TL和衬底主体SB(或者经由插塞TL、p+型半导体区域PS1和衬底主体SB)电耦合至背面电极BE。
在实施例4中，作为互连线M1和M2的二维布线，使用上述实施例1中互连线M1和M2的二维布线。然而，在实施例4中，上述实施例1中的源极互连线M1S被漏极互连线M1D替代且上述实施例1中的源极互连线M2S被漏极互连线M2D替代。实施例4中的栅极互连线M1G和M2G的二维布线基本与上述实施例1的相同。
实施例4与上述实施例1的相同之处在于，栅极互连线M1G在插塞TL之上延伸(具体地，在Y方向上延伸)。然而，实施例4和1的不同之处在于，插塞TL在实施例4中为源极插塞，而插塞TL在上述实施例1中为漏极插塞。
前述部分“关于LDMOSFET和互连线的布线”的描述也可以应用于实施例4。然而，在这种情况下，需要用漏极互连线M1D替代源极互连线M1S、用漏极互连线M2D替代源极互连线M2S、用源极插塞TL替代漏极插塞TL、用漏极插塞PGD替代源极插塞PGS以及用漏极通孔THD替代源极通孔THS。还需要用漏极开口OPD替代源极开口OPS以及用漏极焊盘PDD替代源极焊盘PDS。还需要用LDMOSFET(单位LDMOSFET 10a)的漏极(漏极区域)替代LDMOSFET(单位LDMOSFET 10a)的源极(源极区域)，以及用LDMOSFET(单位LDMOSFET 10a)的源极(源极区域)替代LDMOSFET(单位LDMOSFET 10a)的漏极(漏极区域)。还需要用p+型半导体区域PS1替代n+型半导体区域NS1。换句话说，通过用源极替换漏极，实施例1的描述基本可以应用于实施例4。
以下为其简要描述。
以与上述实施例1相同的方式，在实施例4中，在LDMOSFET形成区域LR中，也在X方向上重复图57至图60所示单位单元10的结构(布线)。每个单位单元10均由具有共用插塞TL且在X方向上对称的两个单位LDMOSFET 10a形成。结果，在LDMOSFET形成区域LR中，形成多个单位LDMOSFET 10a且彼此并联耦合。每个单位LDMOSFET 10a均具有形成在半导体衬底SUB中的源极区域(n+型源极区域SR)、形成在半导体衬底SUB的漏极区域(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)、以及经由栅极绝缘膜GI形成在位于源极和漏极区域之间的半导体衬底SUB之上的栅电极GE。在LDMOSFET形成区域LR中，每个栅电极GE均在Y方向上延伸，每个漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)均形成在位于相邻栅电极GE之间的有源区域AR的一个区域中以在Y方向上延伸，以及每个源极(n+型源极区域SR)形成在位于相邻栅电极GE之间的有源区域AR的另一区域中以在Y方向上延伸。
注意，在实施例4中，高浓度n+型漏极区域DR2被彼此相邻的单位LDMOSFET 10a(漏极夹置在其间)所共用。与源极(n+型源极区域SR)相邻的插塞TL被彼此相邻的单位LDMOSFET 10a(源极夹置在其间)所共用。
为了将形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a彼此并联耦合，LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个栅电极GE经由栅极插塞PGG和栅极互连线M1G彼此电耦合，并且还经由栅极互连线M1G电耦合至栅极互连线M2G。形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个漏极(低浓度n型漏极区域DR1和高浓度n+型漏极区域DR2)经由漏极插塞PGD以及漏极互连线M1D和M2D彼此电耦合。形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个源极(n+型源极区域SR)经由插塞TL、衬底主体SB和背面电极BE(或者插塞TL、n+型半导体区域NS1、衬底主体SB和背面电极BE)彼此电耦合。即，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个漏极经由嵌入半导体衬底SUB的沟槽TR中的导电插塞TL电耦合至背面电极BE，并由此彼此电耦合。
以与上述实施例1相同的方式，在实施例4中，栅极互连线M1G也在Y方向上延伸。更具体地，在LDMOSFET形成区域LR之上，栅极互连线M1G整体包括均在Y方向上延伸的部分和均在X方向上延伸的部分。栅极互连线M1G的均在Y方向上延伸的部分在Y方向上在插塞TL之上延伸，而栅极互连线M1G的均在X方向上延伸的部分经由栅极插塞PGG电耦合至栅电极GE。即，在LDMOSFET形成区域LR之上，栅极互连线M1G具有均在Y方向上延伸的多条互连线部分和均在X方向上延伸的多条互连线部分被整体连接的二维结构。均在Y方向上延伸的互连线部分在y方向上在插塞TL之上延伸，而均在X方向上延伸的互连线部分经由栅极插塞PGG电耦合至栅电极GE。因此，形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个栅电极GE经由栅极互连线M1G彼此电耦合。优选地，在LDMOSFET形成区域LR之上，栅极互连线M1G具有均在Y方向上延伸且以预定间隔(更具体地，以等间隔)在X方向上配置的多个互连线部分以及均在X方向上延伸且以预定间隔(更具体地，以等间隔)在Y方向上配置的多个互连线部分被整体连接的二维结构。
漏极互连线M1D处于彼此分离的离散图案(离散漏极互连线)中，其中栅极互连线M1G夹置在其间(参见图55和图58)。即，漏极互连线M1D处于离散图案(离散漏极互连线)中，并且在平面图中外围被栅极互连线M1G所环绕。具体地，处于离散图案中的漏极互连线M1D的外围被栅极互连线的均在Y方向上延伸的部分和栅极互连线M1G的均在X方向上延伸的部分所环绕。处于离散图案中的漏极互连线M1D位于形成在LDMOSFET形成区域LR中的多个单位LDMOSFET 10a的各个漏极区域之上，并且经由漏极插塞PGD电耦合至漏极区域。在上述实施例1中，处于离散图案的每条源极互连线M1S都被彼此相邻的单位LDMOSFET 10a(源极夹置在其间)所共用。然而，在实施例4中，处于离散图案中的每条漏极互连线M1D都被彼此相邻的单位LDMOSFET 10a(漏极夹置在其间)所共用。处于离散图案(离散漏极互连线)中的每条漏极互连线M1D的二维形状都可以例如为矩形形状(在X方向上具有短边且在Y方向上具有长边的矩形形状)。
在LDMOSFET形成区域LR中，形成处于离散图案(离散漏极互连线)中的多条漏极互连线M1D。漏极互连线M2D被设置为覆盖多条漏极互连线M1D。形成在LDMOSFET形成区域LR中的多条漏极互连线M1D的每一条都经由漏极互连线M2D的过孔部分(嵌入漏极通孔THD的部分)电耦合至公共漏极互连线M2D，并且经由漏极互连线M2D彼此电耦合。漏极互连线M2D部分地从绝缘膜PA的漏极开口OPD中露出。从漏极开口OPD露出的漏极互连线M2D用作漏极焊盘PDD。
在上述实施例1中，源极互连线M1S不仅耦合至源极区域(n+型源极区域SR)而且还耦合至场板电极FP。因此，栅极互连线M1G的均在Y方向上延伸的部分在平面图中不与栅电极GE重叠。相反，在实施例4中，场板电极FP不耦合至漏极互连线M1D。因此，栅极互连线M1G的均在Y方向上延伸的部分在平面图中可以与栅电极GE重叠或者不与栅电极GE重叠。
实施例4中的半导体器件CP还可以应用于前述半导体器件PKG1和PKG1a。在这种情况下，在上述图29至图37中的半导体器件PKG1和PKG1a中，用漏极焊盘PDD代替源极焊盘PDS。
实施例4还具有与上述实施例1基本相同的特性特征(与互连线M1和M2相关的特性特征)，除了源极和漏极互换之外。结果，在实施例4中，也可以获得与上述实施例1基本相同的效果。简而言之，在实施例4中，也可以减小栅极阻抗，同时确保LDMOSFET形成区域LR的有效面积。还可以增加LDMOSFET形成区域LR的有效面积，同时确保低栅极阻抗。这可以实现栅极阻抗的降低和导通阻抗的降低。因此，可以提高半导体器件的性能。
还可以将上述实施例2或3的技术应用于实施例4。
(实施例5)
在上述实施例1至4中，半导体器件(半导体芯片)CP形成有LDMOSFET，并且LDMOSFET的栅电极GE经由栅极绝缘膜GI形成在半导体衬底SUB(外延层EP)的主表面之上。
在实施例5中，将给出在形成半导体器件(半导体芯片)CP的半导体衬底中不形成LDMOSFET而形成沟槽-栅极MISFET的描述。
参照附图，将给出实施例5中的半导体器件(半导体芯片)CP的描述。
图64至图67是实施例5中的半导体器件(半导体芯片)CP的总体平面图，其分别对应于上述实施例1中的图1至图4。图68至图70是实施例5中的半导体器件CP的主要部分的平面图，其分别对应于上述实施例1中的图5至图7。图71至图74是实施例5中的半导体器件CP的主要部分的截面图，其分别对应于上述实施例1中的图8至图11。
图64示出了实施例5中的半导体器件CP的顶视图。图65示出了互连线M2(在这里为源极互连线M2S和栅极互连线M2G)的二维布线。图66示出了互连线M1(在这里为源极互连线M1S和栅极互连线M1G)的二维布线。图67示出了栅电极GE2的二维布线。图65和图66是平面图，但是为了易于理解，在图65中用倾斜阴影示出源极互连线M2S和栅极互连线M2G，而在图66中用倾斜阴影示出源极互连线M1S且用实线示出栅极互连线M1G。在图67中，通过实线示出栅电极GE2。
图64所示两点虚线包围的区域RG2的放大图对应于图68至图70。图68至图70示出了不同层。即，图68示出了阴影表示的栅电极GE2和源极区域(n+型源极区域SR2)的二维布线。图69示出了阴影表示的互连线M1(即，源极互连线M1S和栅极互连线M1G)的二维布线。图70示出了互连线M2(图70中的源极互连线M2S)的二维布线。在图70中，用阴影表示源极互连线M2S。
沿着图69中的线A1-A1截取的截面图基本对应于图71。沿着图69中的线B1-B1截取的截面图基本对应于图72。沿着图69中的线C1-C1截取的截面图基本对应于图73。图74是大体垂直于栅极互连线M2G的互连线部分M2G1的延伸方向的截面图，其基本对应于横穿图65所示栅极互连线M2G的互连线部分M2G1的截面图。
注意，图68至图70是上述图64中用二点虚线包围的区域RG2的放大图。在X方向和Y方向上重复图68至图70所示结构以形成整个MOSFET形成区域LR2。
如图71至图74所示，以与上述实施例1相同的方式，形成实施例5中的半导体器件(半导体芯片)CP的半导体衬底SUB包括例如由n+型单晶硅(其中引入例如砷(As))制成的衬底主体(半导体衬底或半导体晶圆)SB、以及形成在衬底主体SB的主表面之上的例如由n-型单晶硅制成的外延层(半导体层)EP。因此，半导体衬底SUB例如为所谓的外延晶圆。衬底主体SB的杂质浓度(n型杂质浓度)大于外延层EP的杂质浓度(n型杂质浓度)。
在半导体衬底SUB的主表面的MOSFET形成区域LR2中，形成多个单位晶体管单元(单位晶体管或单位MISFET)。设置在MOSFET形成区域LR2中的多个单位晶体管单元10b彼此电耦合以形成功率MISFET。MOSFET形成区域LR2对应于前述LDMOSFET形成区域LR。在前述LDMOSFET形成区域LR中，也形成多个单位晶体管单元。设置在LDMOSFET形成区域LR中的多个单位晶体管单元彼此并联耦合以形成功率MISFET。然而，形成在前述LDMOSFET形成区域LR中的单位晶体管单元是前述单位LDMOSFET 10a并且对应于由LDMOSFET制成的单位晶体管单元。另一方面，在实施例5中，形成在半导体衬底SUB的主表面的MOSFET形成区域LR2中的单位晶体管单元10b由沟槽-栅极MISFET形成。
半导体衬底SUB的衬底主体SB和外延层EP具有每个单位晶体管单元(由沟槽-栅极MISFET制成的单位晶体管单元)10b的漏极区域的功能。在半导体衬底SUB的背面(整个背面)之上，形成背面电极BE。背面电极BE是漏极背面电极。
在MOSFET形成区域LR2中，形成在外延层EP中的每个p型半导体区域PS2都具有每个单位晶体管单元10b的沟道形成区域的功能。在外延层EP中，形成在p型半导体区域PS2之上的每个n+型半导体区域SR2都具有每个单位晶体管单元10b的源极区域的功能。因此，n+型半导体区域SR2是源极半导体区域。
此外，在MOSFET形成区域LR2中，在半导体衬底SUB中，形成沟槽TR2，以在半导体衬底SUB的厚度方向上从其主表面延伸。形成沟槽TR2以从n+型半导体区域SR的上表面延伸穿过n+型半导体区域SR2和p型半导体区域PS2，并且终止于位于其下方的层中的外延层EP。在沟槽TR2的底面和侧面之上，形成均由二氧化硅等形成的栅极绝缘膜GI2。在沟槽TR2中，经由栅极绝缘膜GI2嵌入栅电极GE2。每个栅电极GE2都由多晶硅膜制成，其中引入了例如n型杂质。栅电极GE2具有每个单位晶体管单元10b的栅电极的功能。
图71和图72示出了栅电极GE2的上部从外延层EP的上表面突出的情况。在通过在半导体衬底SUB的主表面之上形成导电膜(用于栅电极GE2的导电膜)以填充其中的沟槽TR2然后图案化导电膜来形成栅电极GE2的这种情况下获得该结构。
在另一实施例中，还可以存在栅电极GE2的上表面处于与外延层EP的上表面基本相同的位置或者低于外延层EP的上表面的位置的情况。在通过在半导体衬底SUB的主表面之上形成导电膜(用于栅电极GE2的导电膜)以填充其中的沟槽TR2然后回蚀导电膜来形成栅电极GE2的这种情况下获得该结构。
在半导体衬底SUB的上方，即在外延层EP的上方，形成绝缘膜(层间绝缘膜)IL2来覆盖栅电极GE2。绝缘膜IL2的上表面已被平面化。绝缘膜IL2形成有接触孔(通孔)，并且在接触孔中，嵌入导电插塞PGG2和PGS2。
这里，插塞PGG2嵌入形成在栅电极GE2之上的接触孔中并且电耦合至栅电极GE2且假设被称为栅极插塞PGG2。栅极插塞PGG2形成在栅电极GE2之上。栅极插塞PGG2的底部与栅电极GE2接触以电耦合至栅电极GE2。
耦合至源极区域(n+型半导体区域SR2)的插塞PG2S被假设称为源极插塞PGS2。源极插塞PGS2位于在平面图中彼此相邻的栅电极GE2之间并且被形成为延伸穿过绝缘膜IL2且还延伸穿过位于相邻栅电极GE2之间的n+型半导体区域SR2，使得源极插塞PGS2的底部到达p型半导体区域PS2。源极插塞PGS2与n+型半导体区域SR2接触以电耦合至n+型半导体区域SR2，并且还与p型半导体区域PS2接触以电耦合至p型半导体区域PS2。还可以形成p+型半导体区域(未示出)，其杂质浓度均大于位于与源极插塞PGS2的底部相邻的位置处的每个p型半导体区域PS2的杂质浓度且经由p+型半导体区域将源极插塞PGS2电耦合至p型半导体区域PS2。
在其中嵌入插塞PGG2的绝缘膜IL2之上，形成互连线(第一层互连线)M1。实施例5中的互连线M1的材料、膜配置、厚度、形成方法等均与上述实施例1的相同。
互连线M1包括经由栅极插塞PGG2电耦合至栅电极GE2的栅极互连线M1G以及经由源极插塞PGS2电耦合至源极区域(n+型半导体区域SR2)的源极互连线(源电极)M1S。栅极互连线M1G和源极互连线M1S位于同一层中，但是彼此隔开。在实施例5中，作为电耦合至沟槽-栅极MISFET的漏极的漏极互连线，没有漏极互连线被形成为互连线M1或互连线M2。
在绝缘膜IL2之上，形成绝缘膜(层间绝缘膜)IL3以覆盖互连线M1。绝缘膜IL3的上表面已被平面化。在绝缘膜IL3中，形成通孔THG和THS，并且在通孔THG和THS的底部处，部分地露出互连线M1。在包括通孔THG和THS的绝缘膜IL3之上，形成互连线(第二层互连线)M2。实施例5中的互连线M2的材料、膜配置、厚度、形成方法等与上述实施例1的相同。因此，每条互连线M1(这里为源极互连线M1S和栅极互连线M1G)的厚度T1小于(薄于)每条互连线M2(这里为源极互连线M2S和栅极互连线M2G)的厚度T2。
互连线M2包括经由过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G的栅极互连线M2G以及经由过孔部分(嵌入源极通孔THS的部分)电耦合至源极互连线M1S的源极互连线M2S。栅极互连线M2G和源极互连线M2S在同一层中，但是彼此隔开。
这里，通孔THG位于在平面图中与栅极互连线M1G重叠的位置处且假设被称为栅极通孔THG。另一方面，通孔THS位于在平面图中与源极互连线M1S重叠的位置处且假设被称为源极通孔THS。
源极互连线M2S具有嵌入源极通孔THS的部分(过孔部分)且经由过孔部分(嵌入源极通孔THS的部分)电耦合至源极互连线M1S。栅极互连线M2G具有嵌入栅极通孔THG的部分(过孔部分)且经由过孔部分(嵌入栅极通孔THG的部分)电耦合至栅极互连线M1G。
在另一实施例中，还可以在通孔THG和THS中嵌入与前述插塞PGG2和PGS2相同的导电插塞且经由插塞使互连线M2和M1彼此电耦合。
在绝缘膜IL3的上方，形成绝缘膜(表面保护膜)PA以覆盖互连线M2。绝缘膜PA可用作形成半导体器件CP的最上表面的保护膜(钝化膜)。绝缘膜PA形成有焊盘开口OP。开口OP包括露出源极互连线M2S的源极开口OPS和露出栅极互连线M2G的栅极开口OPG。
在源极开口OPS的底部，部分地露出源极互连线M2S。从源极开口OPS露出的源极互连线M2S形成源极焊盘(焊盘电极或接合焊盘)PDS。在栅极开口OPG的底部处，露出栅极互连线M2G的部分(焊盘部分)。从栅极开口OPG露出的栅极互连线M2G(焊盘部分)形成栅极焊盘(焊盘电极或接合焊盘)PDG。注意，栅极互连线M2G整体包括互连线部分M2G1和焊盘部分M2G2。互连线部分M2G1沿着MOSFET形成区域LR2的外围在MOSFET形成区域LR2周围延伸。从栅极开口OPG露出栅极互连线M2G的焊盘部分M2G2。从栅极开口OPG露出的栅极互连线M2G的焊盘部分M2G2形成栅极焊盘PDG。
在实施例5中，用于引出形成在半导体衬底SUB中的沟槽-栅极MISFET的源极的电极以及用于引出其栅极的电极在半导体器件CP的顶面侧上形成为源极焊盘PDS和栅极焊盘PDG。另一方面，用于引出形成在半导体衬底SUB中的沟槽-栅极MISFET的漏极的电极在半导体器件CP的背面侧上形成为漏极背面电极BE。
具体地，形成在半导体衬底SUB中的沟槽-栅极MISFET的栅电极GE2经由栅极插塞PGG2和栅极互连线M1G电耦合至栅极互连线M2G，因此电耦合至栅极焊盘PDG。形成在半导体衬底SUB中的沟槽-栅极MISFET的源极(n+型半导体区域SR2)经由源极插塞PGS2和源极互连线M1S电耦合至源极互连线M2S，因此电耦合至源极焊盘PDS。形成在半导体衬底SUB中的沟槽-栅极MISFET的漏极(外延层EP和衬底主体SB)电耦合至背面电极BE。
在具有这种配置的半导体器件CP中，用于每个单位晶体管单元10b的操作电流沿着栅电极GE2的每个侧面(即，沟槽TR2的侧面)在漏极外延层EP与每个源极n+型半导体区域SR2之间的半导体衬底SUB的厚度方向上流动。结果，沿着半导体衬底SUB的厚度方向形成沟道。
因此，实施例5中的半导体器件CP是形成有均具有沟槽-栅极结构的垂直MISFET的半导体芯片。这里，每个垂直MISFET均对应于源极和漏极之间的电流在半导体衬底(SUB)的厚度方向(大体垂直于半导体衬底的主表面的方向)上流动的MISFET。
在实施例5中，作为互连线M1和M2的二维布线，使用上述实施例1中的互连线M1和M2的二维布线。这允许上述实施例1中的互连线M1和M2的二维布线的描述也可应用于实施例5。然而，在实施例1中，栅极互连线M1G的均在Y方向上延伸的部分在插塞TL之上延伸，而在实施例5中，栅极互连线M1G均在Y方向上延伸的部分在嵌入半导体衬底SUB的栅电极GE2之上延伸。关于这一点，需要修改上述实施例1的描述。
以下为其简要描述。
在实施例5中，在MOSFET形成区域LR2中，在X方向上重复图68至图71所示单位晶体管单元10b的结构(布线)。结果，在MOSFET形成区域LR2中，形成多个单位晶体管单元10b(单位MISFET元件)且彼此电耦合。形成在MOSFET形成区域LR2中的多个单位晶体管单元10b(单位MISFET元件)的每一个都为沟槽-栅极MISFET元件，并且具有嵌入半导体衬底SUB的沟槽TR2中的栅电极GE2以及形成在半导体衬底SUB的顶面部分中的源极区域(n+型半导体区域SR2)。半导体衬底SUB的衬底主体SB和外延层EP起到形成在MOSFET形成区域LR2中的多个单位晶体管单元10b(单位MISFET元件)的公共漏极区域的功能。
在MOSFET形成区域LR2中，每个栅电极GE2均在Y方向上延伸，而源极区域(n+型半导体区域SR2)形成在有源区域AR的位于在X方向上彼此相邻的栅电极GE2之间的区域中，以在Y方向上延伸。源极插塞PGS2形成在有源区域AR的位于在X方向上彼此相邻的栅电极GE2之间的区域中。
为了将形成在MOSFET形成区域LR2中的多个单位晶体管单元10b(单位MISFET元件)彼此并联耦合，MOSFET形成区域LR2中的多个单位晶体管单元10b的栅电极GE2经由栅极插塞PGG2和栅极互连线M1G彼此电耦合且还经由栅极互连线M1G电耦合至栅极互连线M2G。形成在MOSFET形成区域LR2中的多个单位晶体管单元10b(单位MISFET元件)的源极区域(n+型半导体区域SR2)经由源极插塞PGS2以及源极互连线M1S和M2S彼此电耦合。形成在MOSFET形成区域LR2中的多个单位晶体管单元10b(单位MISFET元件)的漏极区域电耦合至公共背面电极BE。
在实施例5中，在嵌入半导体衬底SUB的栅电极GE2之上，栅极互连线M1G在Y方向上延伸。更具体地，在MOSFET形成区域LR2之上，栅极互连线M1G整体包括均在Y方向上延伸的部分和均在X方向上延伸的部分。栅极互连线M1G的均在Y方向上延伸的部分在栅电极GE2之上在Y方向上延伸。即，在LDMOSFET形成区域LR2之上，栅极互连线M1G具有均在Y方向上延伸的多个互连线部分和均在X方向上延伸的多个互连线部分被整体连接的二维结构。均在Y方向上延伸的互连线部分在栅电极GE2之上在Y方向上延伸。优选地，在MOSFET形成区域LR2之上，栅极互连线M1G具有均在Y方向上延伸且在X方向上以预定间隔(更具体地，以等间隔)布置的多个互连线部分以及均在X方向上延伸且在Y方向上以预定间隔(更具体地，以等间隔)布置的多个互连线部分被整体连接的二维结构。
优选地，栅极互连线M1G的均在X方向上延伸的部分位于有源区域AR之间的隔离区域ST之上。优选地，栅极互连线M1G的均在X方向上延伸的部分经由栅极插塞PGG2电耦合至栅电极GE2。即，优选地，将栅极插塞PGG2设置在栅极互连线M1G的均在X方向上延伸的部分与在Y方向上延伸的栅电极GE2的交叉点的位置处，并且经由栅极插塞PGG2将栅电极GE2电耦合至栅极互连线M1G。形成在MOSFET形成区域LR2中的多个单位晶体管单元10b的各个栅电极GE2经由栅极互连线M1G彼此电耦合。
源极互连线M1S处于彼此隔开的离散图案(离散源极互连线)中，其中栅极互连线M1G夹置在其间(参见图66和图69)。即，源极互连线M1S处于离散图案(隔离的源极互连线)中并且在平面图中其外围被栅极互连线M1G环绕。具体地，离散图案的源极互连线M1S的外围被栅极互连线M1G的均在Y方向上延伸的部分和栅极互连线M1G的均在X方向上延伸的部分所环绕。离散图案的源极互连线M1S位于形成在MOSFET形成区域LR2中的多个单位晶体管单元10b的各个源极区域(n+型半导体区域SR2)之上，并且经由源极插塞PGS2电耦合至源极区域。离散图案的源极互连线M1S(离散源极互连线)的二维形状例如可以为矩形形状(在X方向上具有短边且在Y方向上具有长边的矩形形状)。
在MOSFET形成区域LR2中，形成离散图案的多个源极互连线M1S(离散源极互连线)。设置源极互连线M2S以覆盖多条源极互连线M1S。形成在MOSFET形成区域LR2中的多条源极互连线M1S均经由源极互连线M2S的过孔部分(嵌入源极通孔THS的部分)电耦合至公共源极互连线M2S，并且经由源极互连线M2S彼此电耦合。从绝缘膜PA的源极开口OPS部分地露出源极互连线M2S。从源极开口OPS露出的源极互连线M2S用作源极焊盘PDS。
实施例5中的半导体器件CP还可以应用于前述半导体器件PKG1和PKG1a的每一个。
实施例5还具有与上述实施例1类似的特性特征(与互连线M1和M2相关的特性特征)，除了栅极互连线M1G的均在Y方向上延伸的部分不在嵌入半导体衬底SUB的插塞TL之上延伸，而在嵌入半导体衬底SUB的栅电极GE2之上延伸。因此，在实施例5中，还可以获得与上述实施例1类似的效果。
简而言之，在实施例5中，也可以减小栅极阻抗同时确保MOSFET形成区域LR2的有效面积。还可以增加MOSFET形成区域LR2的有效面积，同时确保低栅极阻抗。这可以同时实现栅极阻抗的降低和导通阻抗的降低。因此，可以提高半导体器件的性能。
此外，还可以应用上述实施例2和3的技术。
虽然基于实施例具体描述了本发明的发明人所实现的发明，但本发明不限于前述实施例。应该理解，在不背离本发明精神的范围内，可以进行各种修改和变化。
此外，以下示出了上述实施例的描述内容的一部分。
(注释1)
一种半导体器件包括：半导体衬底；多个单位MISFET元件，形成在半导体衬底的主表面的第一MISFET形成区域中并且彼此并联耦合；互连线结构，形成在半导体衬底之上，并且具有第一互连线层以及位于第一互连线层之上的第二互连线层；以及漏极背面电极，形成在半导体衬底的与主表面相对的背面之上。每个单位MISFET元件都为沟槽-栅极MISFET元件，并且包括嵌入半导体衬底的沟槽的栅电极以及形成在半导体衬底的顶面层部分中的源极区域。互连线结构的第一互连线层包括第一源极互连线和第一栅极互连线。互连线结构的第二互连线层包括第二源极互连线和第二栅极互连线。第一源极互连线和第一栅极互连线的每一条的厚度均小于第二源极互连线和第二栅极互连线的每一条的厚度。单位MISFET元件的各个源极区域经由第一源极互连线和第二源极互连线彼此电耦合。单位MISFET元件的各个栅电极经由第一栅极互连线彼此电耦合并且经由第一栅极互连线电耦合至第二栅极互连线。第一栅极互连线在每个栅电极之上延伸。
(注释2)
在根据注释1的半导体器件中，在第一MISFET形成区域之上，第一栅极互连线整体包括在作为每个栅电极的延伸方向的第一方向上延伸的部分、以及在与第一方向相交的第二方向上延伸的部分。第一栅极互连线的在第一方向上延伸的部分在每个栅电极之上在第一方向上延伸。
(注释3)
在根据注释2的半导体器件中，第一源极互连线被划分为多条离散的源极互连线，且第一栅极互连线夹置在其间。在单位MISFET元件的各个源极区域之上，放置离散的源极互连线。设置第二源极互连线以覆盖离散的源极互连线。离散的源极互连线经由第二源极互连线彼此电耦合。
(注释4)
在根据注释3的半导体器件中，在平面图中，每个离散的源极互连线被第一栅极互连线所环绕。
(注释5)
在根据注释1的半导体器件中，第二源极互连线形成源极焊盘，并且第二栅极互连线形成栅极焊盘。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
多个单位MISFET元件，形成在所述半导体衬底的主表面的第一MISFET形成区域中并且彼此并联耦合；
互连线结构，形成在所述半导体衬底之上，并具有第一互连线层以及位于所述第一互连线层之上的第二互连线层；以及
背面电极，形成在所述半导体衬底的与所述主表面相对的背面之上，
其中每个所述单位MISFET元件均具有形成在所述半导体衬底中的源极区域、形成在所述半导体衬底中的漏极区域以及经由栅极绝缘膜形成在所述半导体衬底之上的位于所述源极区域和所述漏极区域之间的栅电极，
其中所述互连线结构的所述第一互连线层包括第一源极互连线和第一栅极互连线，
其中所述互连线结构的所述第二互连线层包括第二源极互连线和第二栅极互连线，
其中所述第一源极互连线和所述第一栅极互连线中的每一个互连线的厚度均小于所述第二源极互连线和所述第二栅极互连线中的每一个互连线的厚度，
其中所述单位MISFET元件的相应漏极区域经由嵌入在所述半导体衬底的沟槽中的导电插塞电耦合至所述背面电极以彼此电耦合，
其中所述单位MISFET元件的相应源极区域经由所述第一源极互连线和所述第二源极互连线彼此电耦合，
其中所述单位MISFET元件的相应栅电极经由所述第一栅极互连线彼此电耦合并且经由所述第一栅极互连线电耦合至所述第二栅极互连线，以及
其中所述第一栅极互连线在所述插塞之上延伸。
2.根据权利要求1所述的半导体器件，
其中所述第一栅极互连线在作为每个所述栅电极的延伸方向的第一方向上在所述插塞之上延伸。
3.根据权利要求2所述的半导体器件，
其中所述插塞在彼此相邻的所述栅电极之间在所述第一方向上延伸，其中所述漏极区域夹置在彼此相邻的所述栅电极之间。
4.根据权利要求3所述的半导体器件，
其中，在所述第一MISFET形成区域之上，所述第一栅极互连线整体包括在所述第一方向上延伸的部分以及在与所述第一方向交叉的第二方向上延伸的部分，以及
其中所述第一栅极互连线的在所述第一方向上延伸的部分在所述插塞之上沿着所述第一方向延伸。
5.根据权利要求4所述的半导体器件，
其中所述第一源极互连线被划分为多个分立的源极互连线，其中所述第一栅极互连线夹置在所述分立的源极互连线之间，
其中，在所述单位MISFET元件的相应源极区域之上，放置所述分立的源极互连线，
其中所述第二源极互连线被放置为覆盖所述分立的源极互连线，以及
其中所述分立的源极互连线经由所述第二源极互连线彼此电耦合。
6.根据权利要求5所述的半导体器件，
其中，在平面图中，每个所述分立的源极互连线均被所述第一栅极互连线所环绕。
7.根据权利要求6所述的半导体器件，
其中所述分立的源极互连线也在所述栅电极之上延伸。
8.根据权利要求7所述的半导体器件，
其中每个所述单位MISFET元件进一步包括场板电极，
其中所述分立的源极互连线还在所述场板电极之上延伸，以及
其中所述场板电极电耦合至所述分立的源极互连线。
9.根据权利要求8所述的半导体器件，
其中每个所述场板电极均经由绝缘膜从所述漏极区域的一部分之上延伸到所述栅电极的一部分之上。
10.根据权利要求6所述的半导体器件，
其中所述第一栅极互连线具有沿着所述第一MISFET形成区域的外围延伸的部分，
其中所述第二栅极互连线具有沿着所述第一MISFET形成区域的外围延伸的部分，
其中，在平面图中，所述第一栅极互连线沿着所述第一MISFET形成区域的外围延伸的部分与所述第二栅极互连线沿着所述第一MISFET形成区域的外围延伸的部分重叠。
11.根据权利要求1所述的半导体器件，
其中所述第二源极互连线形成源极焊盘，以及
其中所述第二栅极互连线形成栅极焊盘。
12.根据权利要求1所述的半导体器件，
其中所述互连线结构的所述第一互连线层和所述第二互连线层中的每一个互连线层均不具有耦合至所述单位MISFET元件的所述漏极区域的互连线。
13.根据权利要求1所述的半导体器件，
其中所述单位MISFET元件为单位LDMOSFET元件。
14.根据权利要求1所述的半导体器件，
其中所述插塞由嵌入在所述半导体衬底的所述沟槽中的金属膜制成。
15.根据权利要求1所述的半导体器件，
其中所述第一源极互连线不放置在所述插塞之上。
16.一种半导体器件，包括：
半导体衬底；
多个单位MISFET元件，形成在所述半导体衬底的主表面的第一MISFET形成区域中并且彼此并联耦合；
互连线结构，形成在所述半导体衬底之上，并具有第一互连线层以及位于所述第一互连线层之上的第二互连线层；以及
背面电极，形成在所述半导体衬底的与所述主表面相对的背面之上，
其中每个所述单位MISFET元件均具有形成在所述半导体衬底中的源极区域、形成在所述半导体衬底中的漏极区域以及经由栅极绝缘膜形成在所述半导体衬底之上的位于所述源极区域和所述漏极区域之间的栅电极，
其中所述互连线结构的所述第一互连线层包括第一漏极互连线和第一栅极互连线，
其中所述互连线结构的所述第二互连线层包括第二漏极互连线和第二栅极互连线，
其中所述第一漏极互连线和所述第一栅极互连线中的每一个互连线的厚度均小于所述第二漏极互连线和所述第二栅极互连线中的每一个互连线的厚度，
其中所述单位MISFET元件的相应源极区域经由嵌入在所述半导体衬底的沟槽中的导电插塞电耦合至所述背面电极以彼此电耦合，
其中所述单位MISFET元件的相应漏极区域经由所述第一漏极互连线和所述第二漏极互连线彼此电耦合，
其中所述单位MISFET元件的相应栅电极经由所述第一栅极互连线彼此电耦合以及经由所述第一栅极互连线电耦合至所述第二栅极互连线，以及
其中所述第一栅极互连线在所述插塞之上延伸。
17.根据权利要求16所述的半导体器件，
其中，在所述第一MISFET形成区域之上，所述第一栅极互连线整体包括在作为每个所述栅电极的延伸方向的第一方向上延伸的部分以及在与所述第一方向交叉的第二方向上延伸的部分，以及
其中所述第一栅极互连线的在所述第一方向上延伸的部分在所述插塞之上沿着所述第一方向延伸。
18.根据权利要求17所述的半导体器件，
其中所述第一漏极互连线被划分为多个分立的漏极互连线，其中所述第一栅极互连线夹置在所述分立的漏极互连线之间，
其中，在所述单位MISFET元件的相应漏极区域之上，放置所述分立的漏极互连线，
其中所述第二漏极互连线被放置为覆盖所述分立的漏极互连线，以及
其中所述分立的漏极互连线经由所述第二漏极互连线彼此电耦合。
19.根据权利要求18所述的半导体器件，
其中，在平面图中，每个所述分立的漏极互连线均被所述第一栅极互连线所环绕。
20.根据权利要求16所述的半导体器件，
其中所述第二漏极互连线形成漏极焊盘，以及
其中所述第二栅极互连线形成栅极焊盘。
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