CN111640742A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111640742A
CN111640742A CN202010498393.9A CN202010498393A CN111640742A CN 111640742 A CN111640742 A CN 111640742A CN 202010498393 A CN202010498393 A CN 202010498393A CN 111640742 A CN111640742 A CN 111640742A
Authority
CN
China
Prior art keywords
semiconductor device
pads
source
region
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010498393.9A
Other languages
English (en)
Other versions
CN111640742B (zh
Inventor
太田朋成
曾田茂稔
安田英司
今村武司
今井俊和
大河亮介
吉田一磨
平子正明
安道焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Panasonic Semiconductor Solutions Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Semiconductor Solutions Co Ltd filed Critical Panasonic Semiconductor Solutions Co Ltd
Publication of CN111640742A publication Critical patent/CN111640742A/zh
Application granted granted Critical
Publication of CN111640742B publication Critical patent/CN111640742B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半导体装置，在将半导体装置分割出的第一及第二区域中分别形成立式第一及第二金属氧化物半导体晶体管，第一金属氧化物半导体晶体管具有1个以上第一栅极衬垫和4个以上第一源极衬垫，第一栅极衬垫在俯视时由4个以上第一源极衬垫包围，第一栅极衬垫与第一源极衬垫的最接近点在俯视时位于第一直线，第二金属氧化物半导体晶体管具有1个以上第二栅极衬垫和4个以上第二源极衬垫，第二栅极衬垫在俯视时由4个以上第二源极衬垫包围，第二栅极衬垫与第二源极衬垫的最接近点在俯视时位于第二直线，将第一及第二金属氧化物半导体晶体管的漏极连接的导体设置在半导体装置的另一主面，第一及第二栅极衬垫、第一及第二源极衬垫露出到半导体装置的外观。

Description

半导体装置
本申请是2016年6月30日提交的申请号为201680037524.5、发明名称为“半导体装置”的中国专利申请的分案申请。
技术领域
本申请涉及半导体装置，尤其涉及CSP(芯片尺寸封装)型的半导体装置。
背景技术
以往，以与芯片尺寸相等或略微大一些的封装构成的CSP型的半导体装置被实用化。CSP型的半导体装置在高密度安装上具有优势，为设置的小型化以及轻量化做出了贡献(例如，参照专利文献1、2)。
(现有技术文献)
(专利文献)
专利文献1 日本 特开2000-58829号公报
专利文献2 日本 特开2002-368218号公报
然而，在以往的CSP型的半导体装置中，由于装置较小，因此，例如在电极的连接阻抗的降低、异电位电极间的短路防止、向印刷电路板的稳定安装等电气特性或安装的可靠性方面有改善的余地。
发明内容
因此，本申请为了解决上述的问题，目的在于提供一种在电气特性以及安装的可靠性上均杰出的CSP型的半导体装置。
为了解决上述的课题，本申请所涉及的半导体装置的一个形态为，该半导体装置为芯片尺寸封装型，在将所述半导体装置分割为2个而得到的第一区域和第二区域中，分别形成立式的第一金属氧化物半导体晶体管和立式的第二金属氧化物半导体晶体管，所述第一金属氧化物半导体晶体管，具有被设置在所述半导体装置的一个主面的1个以上的第一栅极衬垫和4个以上的第一源极衬垫，所述第一栅极衬垫的每一个在被俯视时，由4个以上的所述第一源极衬垫包围，关于所述第一栅极衬垫与所述第一源极衬垫的任意组合，所述第一栅极衬垫与所述第一源极衬垫的最接近点彼此在俯视时位于相对于所述半导体装置的边倾斜的第一直线上，所述第二金属氧化物半导体晶体管，具有被设置在所述半导体装置的所述一个主面的1个以上的第二栅极衬垫和4个以上的第二源极衬垫，所述第二栅极衬垫的每一个在被俯视时，由4个以上的所述第二源极衬垫包围，关于所述第二栅极衬垫与所述第二源极衬垫的任意组合，所述第二栅极衬垫与所述第二源极衬垫的最接近点彼此在俯视时位于相对于所述半导体装置的边倾斜的第二直线上，对所述第一金属氧化物半导体晶体管的漏极与所述第二金属氧化物半导体晶体管的漏极进行连接的导体，被设置在所述半导体装置的另一个主面，所述第一栅极衬垫的每一个、所述第一源极衬垫的每一个、所述第二栅极衬垫的每一个、以及所述第二源极衬垫的每一个露出到所述半导体装置的外观。
通过此构成，与所述第一电极与所述第二电极的最接近点彼此被配置在平行于芯片边的直线上的配置位置相比，在电极的大小相同的情况下能够使电极间的距离加大，从而能够防止电极之间的短路。并且，若电极间的距离相同，则能够增加电极的面积，从而降低电极的连接阻抗。即通过此构成，能够改善电气特性(电极的连接阻抗的降低)与安装的可靠性(异电位电极间的短路防止)的平衡。
通过本申请所涉及的半导体装置，能够提供一种在电气特性以及安装的可靠性上均杰出的CSP型的半导体装置。
附图说明
图1是示出第一个实施方式所涉及的半导体装置的外观的一个例子的斜视图。
图2是示出第一个实施方式所涉及的双向晶体管的构成的一个例子的截面图。
图3是示出第一个实施方式所涉及的双向晶体管的构成的一个例子的斜视图。
图4A是示出第一个实施方式所涉及的双向晶体管的使用例的电路图。
图4B是示出比较例所涉及的单向晶体管的使用例的电路图。
图4C是示出第一个实施方式所涉及的双向晶体管的使用例的电路图。
图5是示出第一个实施方式所涉及的电极配置的一个例子的俯视图。
图6A是示出比较例所涉及的电极配置的一个例子的俯视图。
图6B是示出比较例所涉及的电极配置的一个例子的俯视图。
图6C是示出比较例所涉及的电极配置的一个例子的俯视图。
图7是用于说明第一个实施方式所涉及的电极配置的效果的平面图。
图8A示出了比较例所涉及的双向晶体管中的电流分布的一个例子。
图8B示出了比较例所涉及的双向晶体管中的电流分布的一个例子。
图8C示出了第一个实施方式所涉及的双向晶体管中的电流分布的一个例子。
图9A是示出第二个实施方式所涉及的电极配置的一个例子的俯视图。
图9B是示出第二个实施方式所涉及的电极配置的一个例子的俯视图。
图9C是示出第二个实施方式所涉及的电极配置的一个例子的俯视图。
图10A是示出第二个实施方式所涉及的电极配置的一个例子的俯视图。
图10B是示出第二个实施方式所涉及的电极配置的一个例子的俯视图。
图10C是示出第二个实施方式所涉及的电极配置的一个例子的俯视图。
图11是示出电极尺寸与空隙面积比的关系的一个例子的图表。
图12是示出适合于焊料膏的施工条件的一个例子的图表。
图13A是示出变形例所涉及的电极配置的一个例子的俯视图。
图13B是示出变形例所涉及的电极配置的一个例子的俯视图。
图13C是示出变形例所涉及的电极配置的一个例子的俯视图。
图13D是示出变形例所涉及的电极配置的一个例子的俯视图。
图14是示出源极电极的相隔距离与导通电阻的关系的一个例子的图表。
图15A是说明因电极位置而导通电阻的变动机理的图。
图15B是说明因电极位置而导通电阻的变动机理的图。
图16A是示出第三个实施方式所涉及的电极配置的一个例子的俯视图。
图16B是示出第三个实施方式所涉及的电极配置的一个例子的俯视图。
图17A是示出第三个实施方式所涉及的电极配置的一个例子的俯视图。
图17B是示出第三个实施方式所涉及的电极配置的一个例子的俯视图。
图18是示出双向晶体管的外形的纵横比与导通电阻的关系的一个例子的图表。
具体实施方式
为了解决上述课题，本申请所涉及的半导体装置的一个形态为，该半导体装置为芯片尺寸封装型，该半导体装置具备至多与两种电位连接的多个电极，关于所述多个电极之中的与第一电位连接的第一电极以及与第二电位连接的第二电极的任意组合，所述第一电极与所述第二电极的最接近点彼此位于相对于芯片边倾斜的直线上。
通过此构成，与所述第一电极与所述第二电极的最接近点彼此被配置在平行于芯片边的直线上的配置位置相比，在电极的大小相同的情况下能够使电极间的距离加大，从而能够防止电极之间的短路。并且，若电极间的距离相同，则能够增加电极的面积，从而降低电极的连接阻抗。即通过此构成，能够改善电气特性(电极的连接阻抗的降低)与安装的可靠性(异电位电极间的短路防止)的平衡。
并且，也可以是，在进行俯视的情况下，所述多个电极的每一个被设置在宽度为一定值以下的带状区域内。
通过此构成，由于所述电极的宽度被限制在所述一定值以下，因此在对所述半导体装置进行安装时，导电性接合材料(例如，焊料等)能够容易地扩展到所述电极的全体，从而在该导电性接合部件上不容易产生空隙。即，通过抑制空隙的产生，从而提高了安装的可靠性。
并且，也可以是，所述带状区域的所述宽度为250μm以下。
通过此构成，本发明人员根据具体的实验结果，规定了为了抑制空隙的所述宽度的上限值。
并且，也可以是，在进行俯视的情况下，所述多个电极的每一个至少具有170μm的宽度。
通过此构成，能够减轻以过细的图案来对焊料膏进行模版印刷时产生的焊料膏残留(焊料膏残留在型板上，而不能赋予到基板上的不良现象)。尤其是，将所述电极的的宽度的下限值以170μm来规定，这是因为本发明人员根据具体的实验结果，发现采用厚度为80μm的标准的型板的情况下，能够有效地回避焊料膏残留的缘故。
并且，也可以是，多个所述第一电极被设置在所述半导体装置的主电流的路径上，一个以上的所述第二电极被设置在所述主电流的控制信号的路径上。并且，也可以是，一个以上的所述第一电极被设置在所述半导体装置的主电流的路径上，一个以上的所述第二电极被设置在所述主电流的控制信号的路径上，所述第一电极的面积比所述第二电极的面积大。
通过此构成，与以相同的面积来设置相同数量的所述第一电极和所述第二电极的情况相比，能够使所述主电流的路径的电阻比所述控制信号的路径的电阻小。据此，能够对设想到需要应对比所述控制信号的路径大的电流的所述主电流的路径的电阻进行最佳化。通过这种构成，例如在所述半导体装置为晶体管的情况下，能够适用于对该晶体管的导通电阻进行的降低中。
并且，也可以是，所述半导体装置在被俯视时为长方形，所述第一电极被设置成在所述长方形的短边方向上长的细长状。
通过此构成，由于所述第一电极的长方向成为芯片的短边方向，这与将所述第一电极的长方向朝向芯片的长边方向的情况相比，能够提高底部填充的施工性。具体而言，通过缩短底部填充材料的涂布距离，从而能够提高底部填充材料的填充性。
并且，也可以是，所述半导体装置在被俯视时为长方形，所述第一电极被设置呈在所述长方形的长边方向上长的细长状。
在此考虑的是，采用长度(长方向的尺寸)为任意的、宽度(短方向的尺寸)具有上限值(例如，上述的空隙的防止等)的所述第一电极，来构成以所述半导体装置的长边方向的长度来规定驱动能力的晶体管。
此时，通过将所述第一电极的短方向朝向所述半导体装置的长边方向的构成，为了得到所希望的驱动能力，需要排列配置与所述第一电极的宽度对应的多个所述第一电极。在这种情况下得到的驱动能力是离散的，为了得到任意的驱动能力，则需要对所述第一电极的形状或配置进行调整。
对此，通过上述的构成，将所述第一电极的长方向朝向芯片的长边方向，从而能够在所述半导体装置的长边方向上以任意的长度来配置所述第一电极。据此，能够以任意的连续量来设计晶体管的驱动能力，从而有助于设计的合理化。
并且，本申请所涉及的半导体装置为芯片尺寸封装型，在将所述半导体装置分割为第一区域和第二区域这两个区域时，该半导体装置具备作为权利要求6所述的半导体装置的第一半导体装置和第二半导体装置，所述第一半导体装置是，被形成在所述第一区域的立式的第一金属氧化物半导体晶体管，所述第一半导体装置的所述第一电极以及所述第二电极，分别是所述第一金属氧化物半导体晶体管的源极电极以及栅极电极，所述第二半导体装置是，被形成在所述第二区域的立式的第二金属氧化物半导体晶体管，所述第二半导体装置的所述第一电极以及所述第二电极，分别是所述第二金属氧化物半导体晶体管的源极电极以及栅极电极，对所述第一金属氧化物半导体晶体管的漏极与所述第二金属氧化物半导体晶体管的漏极进行连接的导体被设置在，与设置了所述源极电极以及所述栅极电极的所述半导体装置的主面相反一侧的主面。
通过此构成，不论在哪个方向上都能够实现完全的电流截断的双向晶体管而被构成。因此，能够改善该双向晶体管的电气特性(导通电阻的降低)与安装的可靠性(源极电极与栅极电极之间的短路防止、空隙的抑制)的平衡。
并且，也可以是，在所述第一区域以及所述第二区域，分别设置所述第一金属氧化物半导体晶体管的活性区域以及所述第二金属氧化物半导体晶体管的活性区域，在所述活性区域的、与所述第一区域和所述第二区域的边界正交的方向上的一端的区域以及另一端的区域，分别设置了一个以上的所述第一电极。
通过此构成，由于能够将所述活性区域有效地利用到两端来使电流流过，因此有助于导通电阻的降低。
并且，也可以是，在所述第一区域以及所述第二区域，分别设置所述第一金属氧化物半导体晶体管的活性区域以及所述第二金属氧化物半导体晶体管的活性区域，在将所述活性区域在与所述第一区域和所述第二区域的边界正交的方向上分割为N个区域时，在被分割的每个区域设置了一个以上的所述第一电极，N为2以上的整数。
通过此构成，能够均匀地利用所述活性区域的整个区域来使电流流过，因此有助于导通电阻的降低。
并且，也可以是，所述半导体装置的与所述第一区域和所述第二区域的边界平行的方向上的尺寸，除以与所述边界垂直的方向上的尺寸时的纵横比大于1。
通过此构成，由于能够使流过所述第一金属氧化物半导体晶体管与所述第二金属氧化物半导体晶体管的电流的路径变得较宽且较短，因此有助于导通电阻的降低。
以下参照附图对本申请所涉及的半导体装置进行具体说明。
另外，以下将要说明的实施方式均为本发明的一个具体例子。以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接方式等均为一个例子，其主旨并非是对本发明进行限定。并且，关于以下的实施方式的构成要素之中示出最上位概念的技术方案中所没有记载的构成要素，作为任意的构成要素来说明。
(第一个实施方式)
第一个实施方式所涉及的半导体装置是CSP型的半导体装置，将该半导体装置划分为两个区域即第一区域和第二区域，在该第一区域和第二区域分别具备第一半导体装置和第二半导体装置。所述第一半导体装置与所述第二半导体装置分别在为了提高电气特性以及安装的可靠性的后述的配置位置具有多个电极。
图1是示出第一个实施方式所涉及的半导体装置的外观的一个例子的斜视图。如图1所示，半导体装置1在将半导体装置1分成两个部分的第一区域和第二区域分别具备由金属氧化物半导体构成的晶体管10和晶体管20。在此，晶体管10以及晶体管20分别是第一半导体装置以及第二半导体装置的一个例子。
晶体管10例如是金属氧化物半导体晶体管，具有与源极电位连接的源极电极11、以及与栅极电位连接的栅极电极12。在此，源极电极11以及栅极电极12分别是所述第一半导体装置的第一电极以及第二电极的一个例子。源极电极11被设置在作为晶体管10的主电流的源电流的路径上，栅极电极12被设置在作为源电流的控制信号的门信号的路径上。
晶体管20例如是金属氧化物半导体晶体管，具有与源极电位连接的源极电极21、以及与栅极电位连接的栅极电极22。在此，源极电极21以及栅极电极22分别是所述第二半导体装置的第一电极以及第二电极的一个例子。源极电极21被设置在作为晶体管20的主电流的源电流的路径上，栅极电极22被设置在作为源电流的控制信号的门信号的路径上。
晶体管10的漏极与晶体管20的漏极由被设置在源极电极11和21以及栅极电极12和22的相反一侧的主面的导体(未图示)连接。
在此，源极电极11和21以及栅极电极12和22是被称为端子、衬垫或焊盘等的导体，露出到半导体装置1的外观，是用于通过焊接等来与主基板进行电连接以及机械连接固定的导体。在晶体管10以及20没有设置与各自的源极电位以及栅极电位以外的电位连接的电极。
图2是示出半导体装置1的构成的一个例子的截面图，示出了图1的II-II截面。如图2所示，半导体装置1的构成为，在由金属氧化物半导体构成的基板形成漏极区域32以及电流控制区域18和28，埋入栅极导体15和25以及栅极绝缘膜16和26，并形成源极区域14和24。电流控制区域18和28由漏极区域32分离。栅极导体15和25在图外的截面中分别与图1的栅极电极12和22连接。并且，设置了与漏极区域32连接的漏极导体31。
电流控制区域18和28由具有开口的层间绝缘层34覆盖，穿过层间绝缘层34的开口设置与源极区域14和24连接的源极导体13和23。层间绝缘层34以及源极导体13和23由具有开口的钝化层35覆盖，穿过钝化层35的开口设置与源极导体13和23分别连接的源极电极11和21。
按照施加到栅极导体15和25的电位，在电流控制区域18和28的栅极绝缘膜16和26的附近形成通道，晶体管10和20成为导通。以下将形成了晶体管10和20的通道的区域分别称为活性区域19和29。
图3是示出活性区域19的详细构成的一个例子的斜视图。在图3中示出了躯干接触17。通过躯干接触17与源极区域14的接合，从而形成躯干二极管。在活性区域29也形成同样的躯干二极管。
通过这种构成，半导体装置1作为双向晶体管发挥作用。以下利用相同的符号，将由半导体装置1构成的双向晶体管作为双向晶体管1来参照。
图4A是示出针对双向晶体管1的充放电电路的应用例的电路图。在图4A的应用例中，双向晶体管1按照从控制IC2提供的控制信号，对从电池3向负载4的放电以及从负载4向电池3的充电进行控制。
图4B是将同样的应用例，仅以单向的晶体管10构成的情况下的电路图。在图4B中，通过使晶体管10成为截止状态，从而放电电流能够停止，然而，充电电流即使在使晶体管10成为截止状态，由于以顺方向流过上述的躯干二极管，因此不能停止。因此，为了能够使放电以及充电的任一个方向完全成为电流截断，从而需要双向晶体管。
图4C是再次示出了图4A的应用例的电路图。如图4C所示，放电电流通过晶体管10成为截止状态而被截断，充电电流通过晶体管20成为截止状态而被截断。
以下对双向晶体管1中的源极电极11和21以及栅极电极12和22的配置位置进行详细说明。
图5是示出双向晶体管1的电极配置的一个例子的俯视图。如图5所示，在晶体管10设置了四个源极电极11和一个栅极电极12。在晶体管10，关于源极电极11与栅极电极12的任意的组合，源极电极11与栅极电极12的最接近点43彼此位于相对于芯片边41和42倾斜的直线上。即，源极电极11与栅极电极12被斜对配置。
晶体管20也是同样，设置了四个源极电极21和一个栅极电极22。在晶体管20，关于源极电极21与栅极电极22的任意的组合，源极电极21与栅极电极22的最接近点43彼此位于相对于芯片边41和42倾斜的直线上。即，源极电极21与栅极电极22被斜对配置。
关于这种源极电极11和21以及栅极电极12和22的配置位置所得到的效果，将基于与比较例的对比来说明。
图6A是示出比较例所涉及的电极配置的一个例子的俯视图。在图6A中，作为双向晶体管7的源极电极71以及栅极电极72，示出了本发明人员最初探讨的电极的配置位置。在双向晶体管7，源极电极71以及栅极电极72被配置在与芯片边平行的直线上。
针对双向晶体管7应该降低导通电阻，因此考虑到增加源极电极71的面积。
图6B是示出比较例所涉及的电极配置的一个例子的俯视图。在图6B的双向晶体管8中，通过将源极电极81在长方向上延长，来使面积增加。在该配置位置中，源极电极81与栅极电极82的相隔距离变短，从而会增加源极电极81与栅极电极82之间的短路的风险。
图6C是示出比较例所涉及的电极配置的一个例子的俯视图。在图6C的双向晶体管9中，通过将源极电极91在短方向上延伸，来使面积增加。在该配置位置中，虽然维持了源极电极91与栅极电极92的相隔距离，但是增加了源极电极91的宽度，从而在对源极电极91进行焊接时容易生成空隙。
因此，如图5所示，通过将源极电极11与栅极电极12的最接近点43彼此配置到相对于芯片边41和42倾斜的直线44上，从而，既能够增加源极电极11的面积，又能够缓和短路以及出现空隙的风险。
图7是用于说明图5的配置位置所产生的效果的图。在图7中，为了进行比较，示出了与栅极电极12的最接近点彼此位于与芯片边41平行的直线44a上，并且示出了相隔距离A而被配置的源极电极11a。
对此，将源极电极11b配置到与栅极电极12的最接近点彼此位于相对于芯片边41和42倾斜的直线44b上。据此，只要源极电极11a与源极电极11b为相同的大小，就能够维持到芯片边的相距空间，并且能够使源极电极11b与栅极电极12相距比距离A长的距离B。为此，在源极电极11b，与源极电极11a相比，能够提高防止短路的效果。
并且，将源极电极11c配置到与栅极电极12的最接近点彼此位于相对于芯片边41和42倾斜的直线44c上。据此，只要到栅极电极12间隔在源极电极11a和源极电极11c均为相同的距离A，就能够维持到芯片边的相距空间，并能够将源极电极11c设计成比源极电极11a大。为此，在源极电极11c与源极电极11a相比，能够降低导通电阻。
本发明人员基于在双向晶体管中流动的电流分布的模拟，确认了导通电阻的降低效果。以下对该模拟的结果进行说明。
图8A、图8B、图8C分别示出了在双向晶体管7的VIIIA-VIIIA截面、双向晶体管9的VIIIB-VIIIB截面、以及双向晶体管1的VIIIC-VIIIC截面流动的电流分布的模拟结果。在图8A、图8B、图8C中针对截面的各个部分，电流密度越大就越以浓的颜色来表示。
图8B的双向晶体管9的电流密度，通过将源极电极的宽度设计得比较大，从而整体上比图8A的双向晶体管7的电流密度大。并且，图8C的双向晶体管1的电流密度，通过将两个源极电极配置到双向晶体管9的宽度大的源极电极的两端的对应位置，从而成为与图8B的双向晶体管9的电流密度大致相同的大小。并且，从图8A以及图8C的虚线框内的比较中，与双向晶体管7相比，直到双向晶体管1的边缘部能够得到大的电流密度。
从该结果中可知，通过双向晶体管1的源极电极的配置位置，能够在不使空隙增加的状态下，实现与源极电极被设计成较大宽度的双向晶体管9大致相同的电流密度的増加(即导通电阻的降低)。另外，对于源极电极的宽度与空隙的关系将在以后详细说明。
(第二个实施方式)
在第一个实施方式中，利用双向晶体管1的具体例子，对通过电极的配置位置来提高半导体装置的电气特性以及安装的可靠性的效果进行了说明，该效果并非受限于双向晶体管1。该效果由于不受半导体装置的功能的影响，而是通过电极的具有特征的配置位置来实现的，因此，除了双向晶体管以外，单向晶体管或二极管等CSP型的半导体装置也能够广范地得到效果。
因此，本发明中所包括的CSP型的半导体装置为，具备至多与两种电位连接的多个电极，关于所述多个电极之中的、连接于第一电位的第一电极与连接于第二电位的第二电极的任意组合，所述第一电极与所述第二电极的最接近点彼此位于相对于芯片边倾斜的直线上。
在第二个实施方式中，对适用于CSP型的半导体装置的电极的配置位置进行更详细地说明。
图9A、图9B、图9C是示出半导体装置的第一电极51与第二电极52的配置例子的俯视图。如图9A、图9B、图9C所示，关于第一电极51与第二电极52的任意的组合，第一电极51与第二电极52的最接近点彼此被配置在相对于芯片边倾斜的直线44上。第一电极51的个数以及第二电极52的个数没有特殊的限定。如图9C所示，第二电极52也可以设置多个。
通过这种配置位置，如以上所述，与距离第一电极51和第二电极52的最近的点彼此在与芯片边平行的直线上的情况相比，能够获取较大的第一电极51与第二电极52的相隔距离，从而能够降低短路的风险。并且，能够维持第一电极51与第二电极52的相隔距离，并能够将电极设计得比较大，从而能够降低电极的连接阻抗。
并且，第一电极51的每一个也可以是，在俯视的情况下，被设置在宽度为一定值以下的带状区域内。
图10A、图10B、图10C是示出这种半导体装置的第一电极51与第二电极52的配置例的俯视图。如图10A、图10B、图10C所示，第一电极51被设置在宽度w的带状区域45内。带状区域45的形状没有特殊的限定。如图10C所示，可以是弯折的形状，也可以是蛇行的形状。
通过这种配置位置，由于能够将在使第一电极51设计成细长形状的情况下的短方向的尺寸抑制在宽度w以下，因此在安装半导体装置时，在第一电极51不容易发生空隙。
本发明人员根据独自的实验发现，为了抑制空隙，优选的宽度w的上限值为250μm。在该实验中，将直径为250μm、350μm、450μm的圆形的电极分别准备规定的数量，对该电极实际进行焊接回流，观察了空隙的发生状态。并且，按照空隙的面积占电极的面积的比例(以下称为空隙面积比)，来统计电极的个数。
图11是针对直径为250μm、350μm、450μm的电极，示出每个空隙面积比的电极的个数的度数分布图表。从图11中可以看到，电极尺寸越小，则越容易出现空隙面积比小的电极，在直径为250μm的圆形的电极中，几乎在所有的电极，空隙面积比为12％以下。
从该结果可知，在进行安装时为了抑制在第一电极51发生空隙，将第一电极51设置在宽度为250μm以下的带状区域45内是有效的。
另外，第一电极51的宽度中也存在优选的下限值。若第一电极51过细，则在模版印刷中不能恰当地对焊料膏进行印刷。
本发明人员通过独自的实验发现，为了恰当地印刷焊料膏，优选的第一区域的宽度的下限值为170μm。在该实验中，在多个不同厚度的型板分别设置多个不同直径的圆形的开口，在该多个型板实际印刷焊料膏，观察了焊料膏的印刷状态。于是确认到焊料膏残留在型板，不能进行恰当地印刷这种不良现象(以下称为焊料膏残留)的发生状况。
图12是示出焊料膏残留的发生状况的图表，横轴表示开口径，纵轴表示以开口的底面积来除侧面积而得到的值(以下称为面积比)。确认到焊料膏残留不依存于开口径，在所述面积比为0.5以下时容易发生。图12中的斜线表示，在利用厚度为80μm的标准型板的情况下的开口径与面积比的关系。可以知道在厚度为80μm的型板中，若开口径成为170μm以下，则容易发生焊料膏残留。
从该结果可知，为了回避焊料膏残留，使第一电极51的宽度在170μm以上是有效的。
以上利用多个具体例子，对通过电极的配置位置来提高半导体装置的电气特性以及安装的可靠性进行了说明，该效果也可以通过对所述具体例子进行恰当地组合、或者变更变形例来得到。
图13A、图13B、图13C、图13D是示出变形例所涉及的半导体装置的第一电极51与第二电极52的配置例子的俯视图。可以如图13A所示，纵长的第一电极51与横长的第一电极51混在，也可以如图13B所示，纵长的第一电极51与圆形的第一电极51混在。并且，也可以如图13C、图13D所示，配置多个圆形的第一电极51。通过这种电极的配置位置，也可以得到提高半导体装置的电气特性以及安装的可靠性的效果。
并且，可以是，多个第一电极51被设置在半导体装置的主电流的路径上，一个以上的第二电极52被设置在所述主电流的控制信号的路径上，并且，也可以是一个以上的第一电极51被设置在半导体装置的主电流的路径上，一个以上的第二电极52被设置在所述主电流的控制信号的路径上，第一电极51的面积(合计值)比第二电极52的面积大。在此，若以晶体管为例，则主电流为源电流，控制信号为门信号。
通过这种构成，与将第一电极51与第二电极52以相同的面积设计成相同的数量的情况相比，能够使所述主电流的路径的电阻比所述控制信号的路径的电阻小。据此，能够使设想到将要应对比所述控制信号的路径大的电流的所述主电流的路径的阻抗最佳化。这些构成例如在所述半导体装置为晶体管的情况下，适用于降低该晶体管的导通电阻。在所述半导体装置为双向晶体管的情况下，也可以将上述的电极的配置位置分别适用于构成双向晶体管的两个晶体管。
(第三个实施方式)
在第三个实施方式中，针对半导体装置为双向晶体管的情况，对为了降低该双向晶体管的导通电阻的源极电极与活性区域的优选的位置关系进行说明。
本发明人员针对图8A所示的双向晶体管7进行模拟，求出了晶体管的排列方向中的源极电极的相隔距离与导通电阻的关系。在此，晶体管的排列方向是与设置了晶体管的区域的边界正交的方向。
图14是示出在将源极电极的宽度w设为250μm以及350μm的情况下的模拟的结果的图表，示出了两个晶体管的源极电极的相隔距离d与双向晶体管的导通电阻的关系的一个例子。
在图14中示出了各晶体管的活性区域19和29。不论源极电极的宽度w是250μm以及350μm的哪种情况，在源极电极的相隔距离为150μm时，各晶体管的源极电极在晶体管的排列方向上位于活性区域的中央。若源极电极的相隔距离比150μm小，则源极电极位于比活性区域的中央靠内侧的位置，若源极电极的相隔距离比150μm大，则源极电极位于比活性区域的中央靠外侧的位置。
从图14中可知，导通电阻在源极电极的相隔距离为150μm时最小。即，各晶体管的源极电极在晶体管的排列方向上，在配置于活性区域的中央时导通电阻最小。该结果将在以下进行说明。
图15A、图15B是示出图14所示的双向晶体管7的XV-XV截面中的电流路径的图，在模式上以线的粗细示出了电流的大小。如图15A、图15B所示，在源极电极11和21的正下方的电流路径流过最大量的电流，离源极电极11和21越远的电流路径则电阻越大，因此可以考虑到电流量减少。因此，在将源极电极配置在活性区域19和29的中央时，流过活性区域19和29的电流量的合计成为最大(即，导通电阻最小)。
根据以上的理解，将源极电极配置到相对于活性区域的以下将要说明的位置。
图16A是示出双向晶体管1的电极以及活性区域的配置的一个例子的俯视图。如图16A所示，在活性区域19和29的、晶体管10和20的排列方向上的一端的区域19a和29a以及另一端的区域19b和29b分别设置两个源极电极11和21。在此，晶体管10和20的排列方向可以是，与分别设置了晶体管10和20的第一区域和第二区域的边界境界正交的方向。并且，一端的区域19a和29a以及另一端的区域19b和29b可以是，从活性区域19和29中，在晶体管10和20的排列方向上除去与栅极电极12重复的区域以后的部分。
并且，分别在一端的区域19a和29a以及另一端的区域19b和29b设置的源极电极11和21的个数可以是一个，也可以是三个以上。
图16B是示出双向晶体管1的电极配置的其他的一个例子的俯视图。在图16B中，分别在一端的区域19a和29a以及另一端的区域19b和29b设置了一个源极电极11和21。
通过这种源极电极11和21的配置位置，由于直到两端都能够有效利用活性区域19和29来使电流流过，因此，有利于导通电阻的降低。
并且，也可以是，为了有效地利用活性区域，而将源极电极11和21进行如下配置。
图17A是示出双向晶体管1的电极配置的一个例子的俯视图。如图17A所示，将活性区域19和29在晶体管10和20的排列方向上分别分割为N个(N为2以上的整数，在图示例子中分割为4个)，在分割后的分割区域19c、29c分别设置两个源极电极11和21。在此，晶体管10和20的排列方向可以是，与设置了晶体管10和20的第一区域和第二区域的边界正交的方向。
并且，分别被设置在分割区域19c和29c的源极电极11和21的个数可以为一个，也可以为三个。
图17B是示出双向晶体管1的电极配置的其他的一个例子的俯视图。在图17B中，在分割区域19c和29c分别设置一个源极电极11和21。
通过这种源极电极11和21的配置位置，由于能够利用活性区域19和29的所有区域来使电流流过，因此，有利于导通电阻的降低。
(第四个实施方式)
在第四个实施方式中，为了降低双向晶体管的导通电阻，对有效的芯片形状进行说明。
本发明人员对图8A所示的双向晶体管7进行模拟，求出了双向晶体管7的芯片形状与导通电阻的关系。
图18是示出模拟的结果的图表，示出了双向晶体管7的芯片形状的纵横比与导通电阻的关系的一个例子。在此，纵横比是指，用与配置了双向晶体管7的各晶体管的第一区域和第二区域的边界平行的方向上的尺寸x，除以与所述边界垂直的方向的尺寸y而得到的值。
从图18可知，芯片形状的纵横比越大，则流入到两个晶体管的主电流的路径就越宽且越短，因此能够减小导通电阻。
从该结果可知，为了降低双向晶体管的导通电阻，将芯片形状的纵横比设为比1大，也就是说将双向晶体管设置成在各晶体管的排列方向上成为短的矩形的芯片形状是有效的。
通过对双向晶体管的这种芯片形状、与上述的电极的配置位置进行组合，从而在降低导通电阻的观点来看能够发挥更好的效果。
以上基于实施方式对本发明的一个或多个形态所涉及的半导体装置进行了说明，但是，本发明并非受这些形态所限。在不脱离本发明的主旨的范围内，将本领域技术人员所能够想到的各种变形执行于本实施方式、或者对不同的实施方式中的构成要素进行组合而构成的形态均包含在本发明的一个或多个形态的范围内。
本发明所涉及的半导体装置作为CSP型的半导体装置能够广范地利用于双向晶体管、单向晶体管、二极管等各种半导体装置。
符号说明
1、7、8、9 半导体装置(双向晶体管)
2 控制IC
3 电池
4 负载
10、20 晶体管
11、11a、11b、11c、21、71、81、91 源极电极
12、22、72、82、92 栅极电极
13、23 源极导体
14、24 源极区域
15、25 栅极导体
16、26 栅极绝缘膜
17 躯干接触
18、28 电流控制区域
19、29 活性区域
19a 活性区域的一端的区域
19b 活性区域的另一端的区域
19c 活性区域的分割区域
31 漏极导体
32 漏极区域
34 层间绝缘层
35 钝化层
41 芯片边
43 最接近点
44、44a、44b、44c 直线
45 带状区域
51 第一电极
52 第二电极

Claims (20)

1.一种半导体装置，该半导体装置为芯片尺寸封装型，
在将所述半导体装置分割为2个而得到的第一区域和第二区域中，分别形成立式的第一金属氧化物半导体晶体管和立式的第二金属氧化物半导体晶体管，
所述第一金属氧化物半导体晶体管，具有被设置在所述半导体装置的一个主面的1个以上的第一栅极衬垫和4个以上的第一源极衬垫，所述第一栅极衬垫的每一个在被俯视时，由4个以上的所述第一源极衬垫包围，关于所述第一栅极衬垫与所述第一源极衬垫的任意组合，所述第一栅极衬垫与所述第一源极衬垫的最接近点彼此在俯视时位于相对于所述半导体装置的边倾斜的第一直线上，
所述第二金属氧化物半导体晶体管，具有被设置在所述半导体装置的所述一个主面的1个以上的第二栅极衬垫和4个以上的第二源极衬垫，所述第二栅极衬垫的每一个在被俯视时，由4个以上的所述第二源极衬垫包围，关于所述第二栅极衬垫与所述第二源极衬垫的任意组合，所述第二栅极衬垫与所述第二源极衬垫的最接近点彼此在俯视时位于相对于所述半导体装置的边倾斜的第二直线上，
对所述第一金属氧化物半导体晶体管的漏极与所述第二金属氧化物半导体晶体管的漏极进行连接的导体，被设置在所述半导体装置的另一个主面，
所述第一栅极衬垫的每一个、所述第一源极衬垫的每一个、所述第二栅极衬垫的每一个、以及所述第二源极衬垫的每一个露出到所述半导体装置的外观。
2.如权利要求1所述的半导体装置，
所述半导体装置是在所述第一源极衬垫与所述第二源极衬垫之间双向地流通电流的双向晶体管。
3.如权利要求2所述的半导体装置，
在所述第一区域以及所述第二区域，分别设置所述第一金属氧化物半导体晶体管的第一活性区域以及所述第二金属氧化物半导体晶体管的第二活性区域，
在所述第一活性区域的、与所述第一区域和所述第二区域的边界正交的方向上的一端的区域以及另一端的区域，分别设置了2个以上的所述第一源极衬垫，
在所述第二活性区域的、与所述边界正交的所述方向上的一端的区域以及另一端的区域，分别设置了2个以上的所述第二源极衬垫。
4.如权利要求2所述的半导体装置，
在所述第一区域以及所述第二区域，分别设置所述第一金属氧化物半导体晶体管的第一活性区域以及所述第二金属氧化物半导体晶体管的第二活性区域，
在将所述第一活性区域在与所述第一区域和所述第二区域的边界正交的方向上分割为2以上的整数区域时，在被分割出的每个区域设置了2个以上的所述第一源极衬垫，
在将所述第二活性区域在与所述边界正交的所述方向上分割为2以上的整数区域时，在被分割出的每个区域设置了2个以上的所述第二源极衬垫。
5.如权利要求2所述的半导体装置，
所述半导体装置的与所述第一区域和所述第二区域的边界平行的方向上的尺寸除以与所述边界正交的方向上的尺寸时的纵横比大于1。
6.如权利要求2所述的半导体装置，
在进行俯视的情况下，所述第一源极衬垫的每一个以及所述第二源极衬垫的每一个被设置在宽度为一定值以下的带状区域内。
7.如权利要求6所述的半导体装置，
所述一定值为250μm。
8.如权利要求6所述的半导体装置，
在进行俯视的情况下，所述第一栅极衬垫的每一个、所述第一源极衬垫的每一个、所述第二栅极衬垫的每一个、以及所述第二源极衬垫的每一个具有170μm以上且250μm以下的宽度。
9.如权利要求6所述的半导体装置，
在进行俯视时，在所述第一栅极衬垫的每一个的周围的4个象限的每个象限中设有2个以上的所述第一源极衬垫，
在所述第二栅极衬垫的每一个的周围的4个象限的每个象限中设有2个以上所述第二源极衬垫。
10.如权利要求6所述的半导体装置，
在进行俯视时，在所述第一栅极衬垫的每一个的周围的4个象限的每个象限中，设有各自的面积比所述第一栅极衬垫的面积大的1个以上的所述第一源极衬垫，
在所述第二栅极衬垫的每一个的周围的4个象限的每个象限中，设有各自的面积比所述第二栅极衬垫的面积大的1个以上的所述第二源极衬垫。
11.如权利要求10所述的半导体装置，
所述第一源极衬垫的每一个以及所述第二源极衬垫的每一个，在被俯视时，被设置成在与所述第一区域和所述第二区域的边界正交的方向上长的细长形状。
12.如权利要求10所述的半导体装置，
所述第一源极衬垫的每一个以及所述第二源极衬垫的每一个，在被俯视时，被设置成在与所述第一区域和所述第二区域的边界平行的方向上长的细长形状。
13.如权利要求3或4所述的半导体装置，
与所述边界平行的方向上的尺寸除以与所述边界正交的所述方向上的尺寸时的纵横比大于1。
14.如权利要求3或4所述的半导体装置，
在进行俯视的情况下，所述第一源极衬垫的每一个以及所述第二源极衬垫的每一个被设置在宽度为一定值以下的带状区域内。
15.如权利要求14所述的半导体装置，
所述一定值为250μm。
16.如权利要求14所述的半导体装置，
在进行俯视的情况下，所述第一栅极衬垫的每一个、所述第一源极衬垫的每一个、所述第二栅极衬垫的每一个、以及所述第二源极衬垫的每一个具有170μm以上且250μm以下的宽度。
17.如权利要求14所述的半导体装置，
在进行俯视时，在所述第一栅极衬垫的每一个的周围的4个象限的每个象限中设有2个以上的所述第一源极衬垫，
在所述第二栅极衬垫的每一个的周围的4个象限的每个象限中设有2个以上的所述第二源极衬垫。
18.如权利要求14所述的半导体装置，
在进行俯视时，在所述第一栅极衬垫的每一个的周围的4个象限的每个象限中，设有各自的面积比所述第一栅极衬垫的面积大的1个以上的所述第一源极衬垫，
在所述第二栅极衬垫的每一个的周围的4个象限的每个象限中，设有各自的面积比所述第二栅极衬垫的面积大的1个以上的所述第二源极衬垫。
19.如权利要求18所述的半导体装置，
所述第一源极衬垫的每一个以及所述第二源极衬垫的每一个，在被俯视时，被设置成在与所述边界正交的所述方向上长的细长形状。
20.如权利要求18所述的半导体装置，
所述第一源极衬垫的每一个以及所述第二源极衬垫的每一个，在被俯视时，被设置成在与所述边界平行的方向上长的细长形状。
CN202010498393.9A 2015-07-01 2016-06-30 半导体装置 Active CN111640742B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-132819 2015-07-01
JP2015132819 2015-07-01
CN201680037524.5A CN107710400A (zh) 2015-07-01 2016-06-30 半导体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201680037524.5A Division CN107710400A (zh) 2015-07-01 2016-06-30 半导体装置

Publications (2)

Publication Number Publication Date
CN111640742A true CN111640742A (zh) 2020-09-08
CN111640742B CN111640742B (zh) 2021-04-20

Family

ID=57608223

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201680037524.5A Withdrawn CN107710400A (zh) 2015-07-01 2016-06-30 半导体装置
CN202010498393.9A Active CN111640742B (zh) 2015-07-01 2016-06-30 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201680037524.5A Withdrawn CN107710400A (zh) 2015-07-01 2016-06-30 半导体装置

Country Status (4)

Country Link
US (1) US10636906B2 (zh)
JP (1) JP6598037B2 (zh)
CN (2) CN107710400A (zh)
WO (1) WO2017002368A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6447946B1 (ja) * 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
CN112470290B (zh) 2018-06-19 2021-11-30 新唐科技日本株式会社 半导体装置
CN112368845A (zh) 2018-06-19 2021-02-12 新唐科技日本株式会社 半导体装置
JP6775872B1 (ja) * 2018-12-19 2020-10-28 ヌヴォトンテクノロジージャパン株式会社 半導体装置
JP2021002581A (ja) * 2019-06-21 2021-01-07 株式会社村田製作所 半導体装置
USD951212S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951214S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951213S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951215S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
US20230307393A1 (en) * 2021-03-29 2023-09-28 Nuvoton Technology Corporation Japan Semiconductor device and semiconductor module
WO2024058144A1 (ja) * 2022-09-16 2024-03-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および実装基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710414B2 (en) * 2002-05-10 2004-03-23 General Semiconductor, Inc. Surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes
CN1653602A (zh) * 2002-05-10 2005-08-10 通用半导体公司 用于mos栅器件的表面几何结构
JP2008053623A (ja) * 2006-08-28 2008-03-06 Sanyo Electric Co Ltd 半導体装置
JP2009530826A (ja) * 2006-03-17 2009-08-27 インターナショナル レクティファイアー コーポレイション 改良されたチップスケールパッケージ
JP4828235B2 (ja) * 2006-01-18 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置
CN104659026A (zh) * 2013-11-22 2015-05-27 瑞萨电子株式会社 半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
CN1315195C (zh) 2000-02-10 2007-05-09 国际整流器有限公司 在单面上带块形连接的垂直导电倒装芯片式器件
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP2002368218A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
US7830011B2 (en) * 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
JP5561922B2 (ja) * 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
JP5990401B2 (ja) * 2012-05-29 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710414B2 (en) * 2002-05-10 2004-03-23 General Semiconductor, Inc. Surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes
CN1653602A (zh) * 2002-05-10 2005-08-10 通用半导体公司 用于mos栅器件的表面几何结构
JP4828235B2 (ja) * 2006-01-18 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2009530826A (ja) * 2006-03-17 2009-08-27 インターナショナル レクティファイアー コーポレイション 改良されたチップスケールパッケージ
JP2008053623A (ja) * 2006-08-28 2008-03-06 Sanyo Electric Co Ltd 半導体装置
CN104659026A (zh) * 2013-11-22 2015-05-27 瑞萨电子株式会社 半导体器件

Also Published As

Publication number Publication date
WO2017002368A1 (ja) 2017-01-05
JP6598037B2 (ja) 2019-10-30
JPWO2017002368A1 (ja) 2018-04-19
CN107710400A (zh) 2018-02-16
US10636906B2 (en) 2020-04-28
US20180122939A1 (en) 2018-05-03
CN111640742B (zh) 2021-04-20

Similar Documents

Publication Publication Date Title
CN111640742B (zh) 半导体装置
KR102306576B1 (ko) 반도체 장치
KR100745092B1 (ko) 반도체 장치
JP7137558B2 (ja) 半導体装置
US6903460B2 (en) Semiconductor equipment
DE102020112338B4 (de) Halbleitervorrichtung
DE112020000206T5 (de) Halbleitermodul-Schaltkreisstruktur
US7149091B2 (en) Electronic circuit device
DE102018126311A1 (de) Leistungshalbleitermodul
US10607927B2 (en) Spot-solderable leads for semiconductor device packages
DE102021115845A1 (de) Leiterplattenanordnung
JP2022025389A (ja) 部品実装基板
JP5910456B2 (ja) 半導体装置
JPH0563202A (ja) 半導体装置
US20230140922A1 (en) Current detection resistor and current detection apparatus
WO2024090243A1 (ja) 半導体装置
DE112023000186T5 (de) Halbleitervorrichtung
DE112021000198T5 (de) Halbleitermodul
DE112020000131T5 (de) Halbleitervorrichtung
CN115223981A (zh) 半导体装置
JP2004247587A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Kyoto Japan

Applicant after: Nuvoton Technology Corporation Japan

Address before: Kyoto Japan

Applicant before: Panasonic semiconductor solutions Co.,Ltd.

GR01 Patent grant
GR01 Patent grant