JP2004247587A - 半導体装置 - Google Patents

Abstract

【課題】配線抵抗の増大を生じにくく、またエレクトロマイグレーションを生じにくい、大電流用の半導体装置を提供する。
【解決手段】配線基板２０上に半導体素子１０が配置されてなる半導体装置であって、半導体素子は、ソース電極線１１、ドレイン電極線１５、ゲート電極線１３のうちの少なくとも１つを、半導体素子から露出するように備え、配線基板は、ソース電極線、ドレイン電極線およびゲート電極線のうち、半導体素子から露出するように位置する電極線と対面して電気的に接続された電極線の拡大配線２１，２３，２５を備える。
【選択図】 図８

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より具体的には、電力配電関連用、自動車用などの大電流が適用されるパワーデバイスと称される半導体装置に関するものである。
【０００２】
【従来の技術】
半導体デバイスの微細化は、各方面からの要請に応えて、素子の集積化とともに絶えず進行している。パワーデバイスの分野でも、この微細化の趨勢は例外なく推進されている（たとえば、非特許文献１参照）。
【０００３】
【非特許文献１】
応用物理学会：応用物理ハンドブック（丸善株式会社 平成２年３月３０日発行）ｐｐ．６７４−６７５
【０００４】
【発明が解決しようとする課題】
とくに微細化が推進された半導体素子を用いて回路を形成する場合、配線の断面が小さくなり、その配線が表面に集中するため、配線抵抗の増大やエレクトロマイグレーションの発生という問題が生じる。図９は、半導体基板上に形成されたトランジスタの半導体基板表面における電流を示す図である。ソース電極線などの電極線より上方の部分の記載は、省略されている。半導体基板１０１に形成されたパワートランジスタ１１０において、電流は、概略、ドレイン領域上に形成されたドレイン電極線１１５から、ゲート電極線１１３下のチャネル領域を通り、コース領域上に配置されたソース電極線１１１に流れ込む。
【０００５】
また、図１０は、示す従来のパワートランジスタの電流の経路を平面的に見た図である。ソース電極線１１１とドレイン電極線１１５とが櫛の歯状に入り組んで配置されており、根元はソース電極パッド１１１ｐおよびドレイン電極パッド１１５ｐとなっている。電流ｉはマクロ的にドレイン電極パッド１１５ｐからソース電極パッド１１１ｐに向うように流れるが、櫛の歯が接近する位置では、ドレイン電極線の櫛の歯からソース電極線の櫛の歯に向って電流が流れる。
【０００６】
図１０に示すように、ドレイン電極線１１５の厚みは薄く、したがってドレイン電極線の断面積が小さいために、配線抵抗が大きくなり、損失が増大する。さらに、配線に高密度電流が流れるため、電子と金属イオンとの衝突によって運動量の交換が生じ、配線中にボイドやヒロックが発生する。すなわち、エレクトロマイグレーションが発生し、最終的に断線を招く事態にいたる。
【０００７】
上記の問題を解決するためには、デバイス（半導体素子）の配線の厚みを増大させればよい。しかし、配線の厚みを増大させると、デバイス製造プロセスに要する時間が増大し、製造コストが上昇する。
【０００８】
また、上述のように、ゲート、ソース、ドレインを表面に配置する構造では、これら端子と接続する配線を多層配線として形成する必要がある。
【０００９】
とくに横型のパワーデバイスでは、大電流化が制約を受け、さらにデバイスの一層の集積化が困難になる。
【００１０】
本発明は、配線抵抗の増大を生じにくく、またエレクトロマイグレーションを生じにくい、大電流用の半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、１つの配線基板上に少なくとも１つの半導体素子が配置されてなる半導体装置である。その半導体素子は、ソース領域と電気的に接続されたソース電極線、ドレイン領域と電気的に接続されたドレイン電極線、およびゲート領域と電気的に接続されたゲート電極線のうちの少なくとも１つを、前記半導体素子から露出するように備える。また、上記の配線基板は、ソース電極線、ドレイン電極線およびゲート電極線のうち、半導体素子から露出するように位置する電極線と対面して電気的に接続された電極線の拡大配線を備える。
【００１２】
パワーデバイスで電流密度が高くなり配線抵抗が増して損失が増大するのは、電極パッドだけでなく、ソース電極線やドレイン電極線などの電極線部分も該当する。上記のように、この電極線と対面するように接する拡大配線を設けた配線基板を用いることにより、上記のソース電極線やドレイン電極線の断面を拡大することができる。この結果、配線抵抗を低下させることができ、パワーデバイスの損失を低減することができる。
【００１３】
また、上記の構成により、大電流用の半導体装置を製造する際、配線抵抗を減らすために、半導体素子の中に設ける配線を厚くする必要がなくなる。このため、半導体素子の製造プロセスを簡略化し、かつ短縮化することができ、損失の少ない高効率の半導体装置の製造費用を低減することができる。また、半導体素子に配線を設けた場合に発生する可能性の高い、エレクトロマイグレーションに起因する配線中のボイドやヒロックの発生を抑制することができる。さらに、上記配線の厚みだけでなく、半導体素子から露出していない半導体素子内の配線の所定部分自体を配線基板内の配線に負担させ、半導体素子の製造プロセスの簡略化をはかることができる。
【００１４】
また、配線基板の設計変更は、半導体素子の設計変更に比較して容易である。また、複数の半導体素子が配置される場合には、使用対象の変更に応じて配線基板における配線をきめ細かく修正して、ベスト配列の大電流用の高集積化半導体装置を提供することが容易となる。
【００１５】
上記のソース電極線およびドレイン電極線は、交互に入り組んだ櫛の歯状に配置され、配線基板が、その交互に入り組んだ櫛の歯状の形状に対応して、上記ソース電極線に対面して接続されたソース電極線の拡大配線と、ドレイン電極線に対面して接続されたドレイン電極線の拡大配線とを備えるようにできる。
【００１６】
この構成により、櫛の歯状に配置された電極線の配線抵抗を低下させて、小型化されたパワーデバイスの損失を減らすことができる。
【００１７】
上記の配線は、少なくとも、その深さ先端位置までの間の深さ位置で分岐して基板面に沿って延びる分岐配線を備えることができる。
【００１８】
この構成により、配線基板内の配線を多層化することにより、半導体素子内の配線を多層にする必要がなくなる。しかし、もちろん、半導体素子の配線を多層にしてもよいが、電流の多くは、半導体素子内の配線よりも配線基板内の多層配線を流れるようにすることが望ましい。
【００１９】
本発明の別の半導体装置は、１つの配線基板上に少なくとも１つの半導体素子が配置されてなる半導体装置である。この半導体素子は、半導体基板上において、ソース領域に導通するソース電極線に電気的に接続されたソースパッド、ドレイン領域に導通するドレイン電極線に電気的に接続されたドレインパッド、および平面的に見てソース領域とドレイン領域との間に位置するゲート電極線に電気的に接続されたゲートパッドを半導体素子から露出するように備える。そして、配線基板は、ソースパッドと対面して電気的に接続されるソースパッドの拡大配線、ドレインパッドと対面して電気的に接続されるドレインパッドの拡大配線、およびゲートパッドと対面して電気的に接続されるゲートパッドの拡大配線のうちの少なくとも１つを備える。
【００２０】
上記の構成により、大電流用の半導体装置を製造する際、配線抵抗を減らすために、半導体素子に設ける電極パッドを厚くする必要がなくなる。このため、半導体素子の製造プロセスを簡略化し、かつ短縮化することができ、損失の少ない高効率の半導体装置の製造費用を低減することができる。
【００２１】
上記の配線基板として、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）を用いてもよい。ＰＣＢを用いることにより、半導体素子を配列して応用回路を形成する際、とくに半導体素子内の配線の多層化など、配線の変更をする必要がなく、半導体応用回路の歩留りを高めることができる。また、半導体素子を配列して応用回路を形成する際、半導体素子の配線部の多層化をしなくてもよくなる。
【００２２】
上記の配線基板の拡大配線が、銅層がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理することにより形成された配線であってもよい。
【００２３】
この構成により、配線基板の配線をピッチの狭い構成にすることができ、配線基板を微細化することができる。このような配線基板を用いて応用回路を形成する際、半導体素子と組み合わせて半導体装置全体を微細化することができる。
【００２４】
上記の半導体装置は、たとえば、配線基板を用いずに半導体素子を稼動させた場合、半導体素子内の配線にエレクトロマイグレーションに起因する欠陥を生じるほどの高密度の電流が流れる場合に、適用するのがよい。このようにエレクトロマイグレーションが生じる半導体素子を上記の配線基板に配置することにより、大電流を長期間流しても、エレクトロマイグレーションを抑制して、安定した作動特性を得ることができる。
【００２５】
上記の半導体素子が、シリコンの禁止帯幅よりも大きい禁止帯幅を有するワイドギャップ半導体によって形成されるようにしてもよい。
【００２６】
このように、シリコン系半導体素子に代えてワイドギャップ半導体を用いることにより、半導体素子部分での低損失化をはかることができる。
【００２７】
上記のワイドギャップ半導体として、シリコンカーバイド（ＳｉＣ）を用いることにより、高耐圧の半導体素子を形成することができ、大電流で高電圧の用途に容易に対応することが可能となる。
【００２８】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００２９】
（実施の形態１）
図１は、横型パワーデバイス（半導体素子）１０を電極パッドが形成されている面と反対側の裏面から、電極パッドを透視して見た裏面透視図である。電極パッドとして、ソースパッド１１ｐと、ゲートパッド１３ｐと、ドレインパッド１５ｐとを備えている。デバイス内部では、これらの電極は入り組んでおり、たとえば、ソース電極線１１とドレイン電極線１５とは櫛型形状を有して互いに対面し、ゲートもこれらの間に介在するように配置されている。
【００３０】
図２は、配線基板２０を電極パッドの側から見た平面図である。パワーデバイス１０における、ソースパッド１１ｐ、ゲートパッド１３ｐおよびドレインパッド１５ｐに対応する位置に、配線基板２０のソースパッド２１ｐ、ゲートパッド２３ｐおよびドレインパッド２５ｐがそれぞれ位置している。図１に示すパワーデバイス１０を裏返しにせずにそのままの姿勢で、図２に示す配線基板２０の上に配置することにより、上記の電極パッドがそれぞれ接続されることが分る。この接続には、導電手段のはんだ等を用いて電気抵抗が高くならないように電気的に接続される。
【００３１】
上記の構成により、パワーデバイスのソースパッド１１ｐやドレインパッド１５ｐ等において、実質的に断面積が拡大され、配線抵抗が低下するので、損失を減らすことができる。
【００３２】
（実施の形態２）
本発明の実施の形態２では、配線基板に２個以上の半導体素子（パワーデバイス）が配置される点に特徴がある。図３は、縦方向の長さＬ１、横方向の長さＬ２の半導体素子を、縦に４列、横に８行、合計３２個配列した複数個の半導体素子からなるパワーデバイス１０を示す図である。図１と同様に、図３は電極パッドを裏面側から透視するように見た裏面透視図である。８行に配列された半導体素子のうち、互いに隣接する行は鏡面対称に配置されている。このパワーデバイス１０の中の個々の半導体素子に、ソースパッド１１、ゲートパッド１３およびドレインパッド１５が設けられている。
【００３３】
このパワーデバイス１０の個々の半導体素子の電極パッドに対応するように、配線基板の電極パッドも形成される。各半導体素子には、ソースパッド１１、ゲートパッド１３およびドレインパッド１５が設けられている。また、図４は、電極パッドが配置された表面側から見た配線基板の平面図である。上記のパワーデバイスにおける電極パッドに対応する位置に、ソースパッド２１、ゲートパッド２３およびドレインパッド２５が設けられている。図１に示すパワーデバイスと、図２に示す配線基板との関係と同様に、図３のパワーデバイスをそのままの姿勢を保ちながら図４の配線基板に配置することにより、対応する電極パッド同士を電気的に接続することができる。
【００３４】
上記のように、複数の半導体素子を配線基板に配置することにより、パワーデバイスの高電流化が容易に可能となる。配線基板様々なサイズのものが容易に供給されているので、そのような配線基板を用いて、歩留りのよい高集積化デバイス設計を構築することができる。また、大電流化が可能なパワーデバイスを一体化して、１チップとすることができる。さらに、配線基板の設計変更は半導体素子に比べて容易であるので、配線構成を変えた配線基板を用い、また半導体素子の数を変更するなどして、多様化する多くの用途に機敏に対処することができる。
【００３５】
（実施の形態３）
図５は、本発明の実施の形態３における半導体装置を示す部分斜視図である。本実施の形態では、パワーデバイスの電極パッドではなく、ソース電極線１１、ドレイン電極線１５、ゲート電極線１３に接続される、厚みｔを有する拡大配線２１，２３，２５を配線基板２０に設けた点に特徴がある。すなわち、はんだ等の接続手段を用いて、パワーデバイス１０のソース電極線１１、ゲート電極線１３、ドレイン電極線２６と、これらに対面するように位置する配線基板２０におけるソース電極線拡大配線２１、ゲート電極線拡大配線２３、ドレイン電極線拡大配線２５とを対応させ、電気的に接続する。この結果、パワーデバイス１０における各電極線１１，１３，１５は、配線基板における厚みｔの拡大配線２１，２３，２５を加えられることになる。
【００３６】
図５において、電流ｉは、ドレイン電極線１５、およびドレイン電極線１５と電気的に接続されたドレイン電極線拡大配線２５の中を長手方向に流れる。その際、部分的に半導体基板に電流が流入し、ゲート電極線２３の下方を通り、ソース電極線１１およびその上のソース電極線拡大配線２１に流れ込む。ソース電極線１１およびソース電極線拡大配線２１において、電流は、ドレイン電極線１５における方向と同じ方向に流れる。半導体素子１０における耐圧性は、ゲート電極線１３とソース電極線１１との間隔ｗ１によって、ほぼ決められる。
【００３７】
図６は、上記パワーデバイスを各電極線および電極パッドが露出している面と反対側から透視的に見た平面図である。また、図７は、上記配線基板を電極線の拡大配線およびパッドの拡大配線が露出している面の側から見た平面図である。図６に示すパワーデバイスを裏返すことなくこのままの姿勢で、図７に示す配線基板に重ね、パワーデバイスの各電極線および各電極パッドと、配線基板の各電極線の拡大配線およびパッド拡大配線と対面させて接続することができる。本実施の形態では、各電極パッドを配線基板の拡大配線で拡大するだけでなく、各電極線をも配線基板の拡大配線で拡大している。
【００３８】
図８は、上記のように、図７の配線基板に図６のパワーデバイスを重ねて接続した状態のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。パワーデバイス１０の電極パッドと、配線基板２０における電極パッドとは、導電手段であるはんだ７によって電気的に接続されている。本実施の形態における配線基板２０では、配線の内側先端までの深さｄは、その表層部の幅ｗ２よりも大きくなるように設計されている。図８において、ソース電極線拡大配線２１は、深さ方向に延びる部分から分岐して表面に平行に延びる上層拡大配線２１ａ、および下層拡大配線２１ｂを備える。また、同様にドレイン電極線拡大配線２５は、深さ方向に延びる部分から分岐して表面に平行に延びる上層拡大配線２５ａおよび下層拡大配線２５ｂを備える。また、ゲート電極線拡大配線は、平面に平行に延びる配線２３ａを備える。
【００３９】
上記の構造により、電流が集中すると考えられるドレインパッドとソースパッドとの部分は、パワーデバイスの電極パッドと配線基板の配線深さ（厚み）によってより大きな電流を受けることができる。この場合、配線抵抗は、半導体素子のみでデバイスを形成するよりも、当然、小さくすることができる。
【００４０】
上記の半導体装置は、上記の配線基板を用いないで稼動させた場合、半導体素子内に設けた配線に、エレクトロマイグレーションに起因する欠陥を生じるほどの高密度の電流が流れる場合に、エレクトロマイグレーションを抑制することができ、大きな効果を得ることができる。
【００４１】
（実施の形態に対する付言）
１． 上記の実施の形態では、半導体素子が受ける利点、たとえば高電流を流すために配線の厚みを厚くする必要性がなくなることについて説明した。しかし、半導体素子内の構造を変更するには多大の工数が必要となるため、従来通りの半導体素子と、上記実施の形態における配線基板とを組み合わせてもよい。すなわち、上記実施の形態における半導体装置において配線基板に配置される半導体素子は、従来の半導体素子をもその対象として含んでいる。
【００４２】
一方、上記半導体装置における配線基板の長所を生かして半導体素子の構造を変更してもよいことは言うまでもない。半導体素子の構造を変更した例について図面を用いて具体的に説明することはしなかったが、本発明における配線基板を用いて、半導体素子について上記構造を変更して利点を得ることができる半導体装置は、すべて本発明の対象内に入るとみることができる。
【００４３】
２． 上記の実施の形態では、配線基板には、ソースパッド、ドレインパッドおよびゲートパッドのすべてを配置した。しかし、高い絶縁耐性が要求されるゲートパッドおよびソースパッドの間の高絶縁を得るために、ゲートパッドおよびソースパッドのみが設けられた配線基板であってもよい。
【００４４】
３． 上記の実施例では、電極パッドを拡大する拡大配線を設けた配線基板、および電極パッドと電極配線とを拡大する拡大配線を設けた配線基板について説明した。しかし、電極配線のみについて拡大配線を設けた配線基板を備えた半導体装置であってもよいことはもちろんである。
【００４５】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００４６】
【発明の効果】
本発明の半導体装置を用いることにより、配線抵抗の増大を生じにくく、またエレクトロマイグレーションを生じにくい、大電流用の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるパワーデバイスを電極パッドが配置されている面と反対側の裏面から透視して見た裏面透視図である。
【図２】本発明の実施の形態１における配線基板を示す平面図である。
【図３】本発明の実施の形態２におけるパワーデバイスを電極パッドが配置されている面と反対側の裏面から透視して見た裏面透視図である。
【図４】本発明の実施の形態２における配線基板を示す平面図である。
【図５】本発明の実施の形態３における半導体装置の斜視図である。
【図６】本発明の実施の形態３におけるパワーデバイスを電極パッドおよび電極線が配置されている面と反対側の裏面から透視して見た裏面透視図である。
【図７】本発明の実施の形態３における配線基板を示す平面図である。
【図８】図６に示すパワーデバイスを図７に示す配線基板に配置した半導体装置の横断面図である。
【図９】従来のパワーデバイスの部分斜視図である。
【図１０】図９のパワーデバイスの平面図である。
【符号の説明】
７ はんだ（導電手段）、１０ パワーデバイス（半導体素子）、１１ｐ ソースパッド、１１ ソース電極線、１３ｐ ゲートパッド、１３ ゲート電極線、１５ｐ ドレインパッド、１５ ドレイン電極線、２０ 配線基板、２１ｐ ソースパッド、２１ａ，２１ｂ ソース電極線拡大配線、２３ｐ ゲートパッド、２３ａ ゲート電極線拡大配線、２５ｐ ドレインパッド、２５ａ，２５ｂ ドレイン電極線拡大配線。

Claims (8)

1. １つの配線基板上に少なくとも１つの半導体素子が配置されてなる半導体装置であって、
   前記半導体素子は、ソース領域と電気的に接続されたソース電極線、ドレイン領域と電気的に接続されたドレイン電極線、およびゲート領域と電気的に接続されたゲート電極線のうちの少なくとも１つを、前記半導体素子から露出するように備え、
   前記配線基板は、前記ソース電極線、ドレイン電極線およびゲート電極線のうち、前記半導体素子から露出するように位置する電極線と対面して電気的に接続された電極線の拡大配線を備えた、半導体装置。
2. 前記ソース電極線および前記ドレイン電極線は交互に入り組んだ櫛の歯状に配置され、前記配線基板が、その交互に入り組んだ櫛の歯状の形状に対応するように、前記ソース電極線に対面して接続されたソース電極線の拡大配線と、前記ドレイン電極線に対面して接続されたドレイン電極線の拡大配線とを備える、請求項１に記載の半導体装置。
3. 前記配線基板内の拡大配線は、少なくとも、その深さ先端位置までの間の深さ位置で分岐して前記基板面に沿って延びる分岐配線を備える、請求項１または２に記載の半導体装置。
4. １つの配線基板上に少なくとも１つの半導体素子が配置されてなる半導体装置であって、
   前記半導体素子は、半導体基板上において、ソース領域に導通するソース電極線に電気的に接続されたソースパッド、ドレイン領域に導通するドレイン電極線に電気的に接続されたドレインパッド、および平面的に見て前記ソース領域とドレイン領域との間に位置するゲート電極線に電気的に接続されたゲートパッドを前記半導体素子から露出するように備え、
   前記配線基板は、前記ソースパッドと対面して電気的に接続されるソースパッドの拡大配線、前記ドレインパッドと対面して電気的に接続されるドレインパッドの拡大配線、および前記ゲートパッドと対面して電気的に接続されるゲートパッドの拡大配線のうちの少なくとも１つを備える、半導体装置。
5. 前記配線基板として、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）を用いた、請求項１〜４のいずれかに記載の半導体装置。
6. 前記配線基板の拡大配線が、銅層がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理することにより形成された配線である、請求項１〜５のいずれかに記載の半導体装置。
7. 前記半導体素子が、シリコンの禁止帯幅よりも大きい禁止帯幅を有するワイドギャップ半導体によって形成されている、請求項１〜６のいずれかに記載の半導体装置。
8. 前記ワイドギャップ半導体が、シリコンカーバイド（ＳｉＣ）である、請求項７に記載の半導体装置。

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