JP2010278104A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010278104A JP2010278104A JP2009127377A JP2009127377A JP2010278104A JP 2010278104 A JP2010278104 A JP 2010278104A JP 2009127377 A JP2009127377 A JP 2009127377A JP 2009127377 A JP2009127377 A JP 2009127377A JP 2010278104 A JP2010278104 A JP 2010278104A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- blocks
- power supply
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 116
- 239000000758 substrate Substances 0.000 claims description 24
- 239000010410 layer Substances 0.000 description 142
- 238000012986 modification Methods 0.000 description 30
- 230000004048 modification Effects 0.000 description 30
- 230000000694 effects Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- -1 but instead of this Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】第1配線層は複数の第1配線ブロック10を含み、当該各第1配線ブロック10には、第1電位を持ち且つ少なくとも二方向以上に延びる第1配線11と、第1電位と異なる第2電位を持ち且つ少なくとも二方向以上に延びる第2配線12とが配置されている。第2配線層は、隣り合う一対の第1配線ブロック10における第1配線11同士を電気的に接続する第3配線21と、当該一対の第1配線ブロック10における第2配線12同士を電気的に接続する第4配線22とを含む。
【選択図】図1
Description
前記複数の第1配線ブロックは、前記半導体基板の各辺が延びる方向に対して斜め方向に配列されていてもよい。特に、前記半導体基板の平面形状は正方形状であり、前記複数の第1配線ブロックは、前記半導体基板の各辺が延びる方向に対して45度の方向に配列されていてもよい。このようにすると、一般的な正方形状のチップにおいて、チップエッジ方向に対して45度方向における電圧降下を抑制できるので、チップコーナー部に電源供給パッドが多く配置されている構成に対して有効である。
以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。
以下、本発明の第1の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体装置について、図面を参照しながら説明する。
以下、本発明の第2の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。
2 パッド
5 半導体基板
6A、6B、6C、6D、6E 配線層
7A、7B、7C、7D コンタクト
10、10A、10B 第1配線ブロック
11 電源配線
12 接地配線
13〜15 信号配線
20、20A、20B 第2配線ブロック
21 電源配線
22 接地配線
23〜25 信号配線
31 第1コンタクト
32 第2コンタクト
50 電源配線(又は接地配線)
Claims (13)
- 第1配線層と、前記第1配線層の上側又は下側に形成された第2配線層とを半導体基板上に備えており、
前記第1配線層は複数の第1配線ブロックを含み、当該各第1配線ブロックには、第1電位を持ち且つ少なくとも二方向以上に延びる第1配線と、前記第1電位と異なる第2電位を持ち且つ少なくとも二方向以上に延びる第2配線とが配置されており、
前記第2配線層は、前記複数の第1配線ブロックのうちの互いに隣り合う一対の第1配線ブロックにおける前記第1配線同士を電気的に接続する第3配線と、前記一対の第1配線ブロックにおける前記第2配線同士を電気的に接続する第4配線とを含むことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記一対の第1配線ブロックのうちの一方の第1配線ブロックにおける前記第1配線及び前記第2配線の配置の仕方と、前記一対の第1配線ブロックのうちの他方の第1配線ブロックにおける前記第1配線及び前記第2配線の配置の仕方とが異なっていることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第2配線層は、前記第3配線及び前記第4配線がそれぞれ配置された複数の第2配線ブロックを含むことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記第3配線及び前記第4配線はそれぞれ二方向以上に延びることを特徴とする半導体装置。 - 請求項1〜4のいずれか1項に記載の半導体装置において、
前記第1配線の抵抗と前記第3配線の抵抗とは異なっており、
前記第2配線の抵抗と前記第4配線の抵抗とは異なっていることを特徴とする半導体装置。 - 請求項1〜5のいずれか1項に記載の半導体装置において、
前記第1配線と前記第3配線とは第1コンタクトを介して電気的に接続されており、
前記第2配線と前記第4配線とは第2コンタクトを介して電気的に接続されていることを特徴とする半導体装置。 - 請求項1〜6のいずれか1項に記載の半導体装置において、
前記第1配線及び前記第2配線のそれぞれはリング状に形成されていることを特徴とする半導体装置。 - 請求項1〜6のいずれか1項に記載の半導体装置において、
前記第1配線及び前記第2配線のそれぞれは渦巻き状に形成されていることを特徴とする請求項1記載の半導体装置。 - 請求項1〜8のいずれか1項に記載の半導体装置において、
前記第1配線層における前記複数の第1配線ブロック同士の間に信号配線が配置されていることを特徴とする半導体装置。 - 請求項1〜9のいずれか1項に記載の半導体装置において、
前記半導体基板の平面形状は方形状であり、
前記複数の第1配線ブロックは、前記半導体基板の各辺が延びる方向に配列されていることを特徴とする半導体装置。 - 請求項1〜9のいずれか1項に記載の半導体装置において、
前記半導体基板の平面形状は方形状であり、
前記複数の第1配線ブロックは、前記半導体基板の各辺が延びる方向に対して斜め方向に配列されていることを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、
前記半導体基板の平面形状は正方形状であり、
前記複数の第1配線ブロックは、前記半導体基板の各辺が延びる方向に対して45度の方向に配列されていることを特徴とする半導体装置。 - 請求項1〜12のいずれか1項に記載の半導体装置において、
前記第3配線及び前記第4配線のそれぞれはリング状に形成されていることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009127377A JP5190414B2 (ja) | 2009-05-27 | 2009-05-27 | 半導体装置 |
PCT/JP2009/007142 WO2010137098A1 (ja) | 2009-05-27 | 2009-12-22 | 半導体装置 |
US13/289,683 US8710667B2 (en) | 2009-05-27 | 2011-11-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009127377A JP5190414B2 (ja) | 2009-05-27 | 2009-05-27 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010278104A true JP2010278104A (ja) | 2010-12-09 |
JP2010278104A5 JP2010278104A5 (ja) | 2011-07-21 |
JP5190414B2 JP5190414B2 (ja) | 2013-04-24 |
Family
ID=43222242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009127377A Expired - Fee Related JP5190414B2 (ja) | 2009-05-27 | 2009-05-27 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8710667B2 (ja) |
JP (1) | JP5190414B2 (ja) |
WO (1) | WO2010137098A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012157167A1 (ja) * | 2011-05-17 | 2012-11-22 | パナソニック株式会社 | 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI475939B (zh) | 2013-10-15 | 2015-03-01 | Wistron Corp | 散熱式鏤空之形成方法及形成之散熱式鏤空結構 |
JP2015207730A (ja) * | 2014-04-23 | 2015-11-19 | マイクロン テクノロジー, インク. | 半導体装置 |
JP6295863B2 (ja) * | 2014-07-16 | 2018-03-20 | 富士通株式会社 | 電子部品、電子装置及び電子装置の製造方法 |
US9287208B1 (en) | 2014-10-27 | 2016-03-15 | Intel Corporation | Architecture for on-die interconnect |
CN113224047A (zh) * | 2020-01-21 | 2021-08-06 | 扬智科技股份有限公司 | 集成电路结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273844A (ja) * | 2003-03-10 | 2004-09-30 | Fujitsu Ltd | 半導体集積回路 |
JP2008270319A (ja) * | 2007-04-17 | 2008-11-06 | Toshiba Corp | 半導体装置 |
JP2009054702A (ja) * | 2007-08-24 | 2009-03-12 | Panasonic Corp | 半導体集積回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6308307B1 (en) * | 1998-01-29 | 2001-10-23 | Texas Instruments Incorporated | Method for power routing and distribution in an integrated circuit with multiple interconnect layers |
US6483714B1 (en) | 1999-02-24 | 2002-11-19 | Kyocera Corporation | Multilayered wiring board |
JP3692254B2 (ja) | 1999-03-25 | 2005-09-07 | 京セラ株式会社 | 多層配線基板 |
JP2005332903A (ja) | 2004-05-19 | 2005-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4539916B2 (ja) | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
-
2009
- 2009-05-27 JP JP2009127377A patent/JP5190414B2/ja not_active Expired - Fee Related
- 2009-12-22 WO PCT/JP2009/007142 patent/WO2010137098A1/ja active Application Filing
-
2011
- 2011-11-04 US US13/289,683 patent/US8710667B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273844A (ja) * | 2003-03-10 | 2004-09-30 | Fujitsu Ltd | 半導体集積回路 |
JP2008270319A (ja) * | 2007-04-17 | 2008-11-06 | Toshiba Corp | 半導体装置 |
JP2009054702A (ja) * | 2007-08-24 | 2009-03-12 | Panasonic Corp | 半導体集積回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012157167A1 (ja) * | 2011-05-17 | 2012-11-22 | パナソニック株式会社 | 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法 |
CN102893397A (zh) * | 2011-05-17 | 2013-01-23 | 松下电器产业株式会社 | 三维集成电路、处理器、半导体芯片及三维集成电路的制造方法 |
US8846449B2 (en) | 2011-05-17 | 2014-09-30 | Panasonic Corporation | Three-dimensional integrated circuit, processor, semiconductor chip, and manufacturing method of three-dimensional integrated circuit |
JP5728651B2 (ja) * | 2011-05-17 | 2015-06-03 | パナソニックIpマネジメント株式会社 | 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2010137098A1 (ja) | 2010-12-02 |
JP5190414B2 (ja) | 2013-04-24 |
US8710667B2 (en) | 2014-04-29 |
US20120112354A1 (en) | 2012-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4746770B2 (ja) | 半導体装置 | |
JP5190414B2 (ja) | 半導体装置 | |
JP5638205B2 (ja) | 半導体装置 | |
JP2006303220A (ja) | 半導体装置 | |
JP2008053358A (ja) | 半導体装置及び半導体パッケージ | |
JP2007258469A (ja) | 半導体集積回路装置 | |
JP2009054702A (ja) | 半導体集積回路 | |
JP5601072B2 (ja) | 半導体装置 | |
US20120007255A1 (en) | Semiconductor device | |
JP2006202866A (ja) | 半導体装置 | |
JP2010003953A (ja) | 半導体集積回路 | |
JP5085296B2 (ja) | 多層配線基板および半導体装置 | |
JP2010140972A (ja) | 半導体装置 | |
JP2010087336A (ja) | 半導体集積回路 | |
JP2010153831A5 (ja) | 配線基板および半導体装置 | |
JP6361508B2 (ja) | 半導体集積回路 | |
JP2018093129A (ja) | 半導体装置 | |
US20110304048A1 (en) | Semiconductor apparatus | |
JP4343124B2 (ja) | 半導体装置 | |
JP2006229186A (ja) | 半導体集積回路およびその製造方法 | |
WO2010100682A1 (ja) | 半導体集積回路装置 | |
JP2017174971A (ja) | 半導体集積回路チップ及び半導体集積回路ウェーハ | |
JP5138260B2 (ja) | チップ型電子部品 | |
JP5168872B2 (ja) | 半導体集積回路 | |
US20050071798A1 (en) | Power supply layout for an integrated circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100831 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110606 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130128 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160201 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |