JP2008270319A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップ上に配置する電源配線のレイアウトを工夫し、アセンブリ歩留まりの低下や組み立てコストの増大などの問題を生じることなく、簡易にＩＲ−Ｄｒｏｐを抑制することが可能な半導体装置を提供する。
【解決手段】半導体チップ１２と、前記半導体チップ１２上に積層され、互いに電気的に接続された複数の電源配線と、前記半導体チップ１２上において、前記半導体チップ１２のコア１２Ａ周辺に設けられた電源パッド１５とを具え、前記複数の電源配線の内、最上層に位置する電源配線１３及び１４はリング状の電源配線パターンを呈し、前記リング状の電源配線パターン１３及び１４と前記電源パッド１５とがワイヤーボンディングされるようにして半導体装置を構成する。
【選択図】図１

Description

本発明は、半導体チップ上に配置する電源配線のレイアウトに特徴を有する半導体装置に関する。
従来、ワイヤーボンディング方式を用いて半導体チップを実装する半導体装置では、所定の基板上に前記半導体チップを搭載するとともに、前記半導体チップのコア周辺に電源パッドを配置し、さらに前記基板上にボンディングリード（ボンディングフィンガー）を配置して、前記ボンディングリード及び前記電源パッド間、並びに前記電源パッド及び前記半導体チップ上に形成したパッド間をワイヤーボンディングで電気的に接続し、前記半導体チップへは、前記ボンディングリード及び前記電源パッドを介して電源電圧が印加されるような構成となっていた。
上述のような従来の半導体装置では、特に半導体チップのコアにおける消費電力が増大してしまうため、前記半導体チップのコアにおける電源電圧が、前記半導体チップの外周部における電源電圧よりも低くなる、いわゆるＩＲ−Ｄｒｏｐと呼ばれる現象が生じていた。半導体装置においてＩＲ−Ｄｒｏｐが生じると、前記半導体チップ、特にコアに対して十分な電源電圧が印加されず、コア、すなわち回路部が安定に動作できないという問題が生じる。
このような問題に対処するためには、前記半導体チップのＩＲ−Ｄｒｏｐが顕著に生じる部分、例えばコアに相当する部分上により多くのパッドを形成し、十分な電源電圧が印加されるようにする必要がある。しかしながら、形成すべきパッド数を増大させると、ボンディングワイヤー数も増大し、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。
また、特許文献１には、半導体チップ上にパッドを格子状に複数配置するとともに、これらパッド間をワイヤーボンディングによって電気的に接続するという技術が開示されている。しかしながら、このような技術では、上述したようなボンディングワイヤー数の増大による、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。
さらに、特許文献２では、半導体チップ上に導電層を形成し、この導電層を介して前記半導体チップの電源線に電源電圧を供給し、前記半導体チップのＩＲ−Ｄｒｏｐを抑制する技術が開示されている。しかしながら、このような技術では、前記導電層を形成するための工程と、前記導電層と前記電源線とを電気的に接続するための開口部を形成する工程とが別途必要となり、上記同様に、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。
特開２００５−８５８２９号 特開２００５−３４７４８８号
本発明は、半導体チップ上に配置する電源配線のレイアウトを工夫し、アセンブリ歩留まりの低下や組み立てコストの増大などの問題を生じることなく、簡易にＩＲ−Ｄｒｏｐを抑制することが可能な半導体装置を提供することを目的とする。
上記目的を達成すべく、本発明の一態様は、半導体チップと、前記半導体チップ上に積層され、互いに電気的に接続された複数の電源配線と、前記半導体チップ上において、前記半導体チップのコアの周辺に設けられた電源パッドとを具え、前記複数の電源配線の内、最上層に位置する電源配線はリング状の電源配線パターンを呈し、前記リング状の電源配線パターンと前記電源パッドとがワイヤーボンディングされていることを特徴とする、半導体装置に関する。
上記態様によれば、半導体チップ上に配置する電源配線のレイアウトを工夫したことにより、アセンブリ歩留まりの低下や組み立てコストの増大などの問題を生じることなく、簡易にＩＲ−Ｄｒｏｐを抑制することが可能な半導体装置を提供することができる。
以下、本発明の具体的な実施形態について説明する。
（第１の実施形態）
図１は、第１の実施形態における半導体装置を示す上平面図である。図１に示す半導体装置１０は、インターポーザーなどの基板１１と、この基板１１上に搭載された半導体チップ１２とを具えている。半導体チップ１２のコア１２Ａ上には、複数の電源配線が絶縁部材を介して複数積層されており、その最上部に位置する電源配線は、第１のリング状の電源配線１３と第２のリング状の電源配線１４とから構成されている。本例では、半導体チップ１２の略中央で、第２のリング状の電源配線１４の外周において、第１のリング状の電源配線１３が同心円状に配置されている。
なお、本例では、第１のリング状の電源配線１３をＶＤＤ配線とし、第２のリング状の電源配線１４をＶＳＳ配線とすることができる。また、第１のリング状の電源配線１３をＶＳＳ配線とし、第２のリング状の電源配線１４をＶＤＤ配線とすることができる。これによって、第１のリング状の電源配線１３及び第２のリング状の電源配線１４には、それぞれ異なる電源電圧を印加するようにすることができる。
また、第１のリング状の電源配線１３及び第２のリング状の電源配線１４は、図示しないコンタクトホールを介して、下方に位置する例えば格子状、あるいは梯子状に形成された公知の電源配線と電気的に接続されている。
一方、半導体チップ１２上において、そのコア１２Ａの４つの外縁には、これらの外縁に沿うようにして電源パッド１５が形成されている。また、基板１１上において、半導体チップ１２の４つの外縁には、これらの外縁に沿うようにしてボンディングリード（ＰＫＧボンディングフィンガー）１６が形成されている。
本例の半導体装置１０においては、第１のリング状の電源配線１３は、その上に形成されたパッド１３１を介して電源パッド１５とワイヤー１７でボンディングされ、電気的に接続されている。また、第２のリング状の電源配線１４は、その上に形成されたパッド１４１を介して電源パッド１５とワイヤー１８でボンディングされ、電気的に接続されている。なお、電源パッド１５はワイヤー１９でボンディングリード１６と電気的に接続されている。ボンディングリード１６は、図示しない外部電源と電気的に接続されている。
本例においては、所定の電源電圧が外部電源よりボンディングリード１６に印加され、さらに前記電源電圧はワイヤー１９を介して電源パッド１５に印加され、さらにワイヤー１７及び１８を介してそれぞれ第１のリング状の電源配線１３及び第２のリング状の電源配線１４に印加される。
上述のように、第１のリング状の電源配線１３及び第２のリング状の電源配線１４は、半導体チップ１２の略中央、すなわちコア１２Ａの略中央に位置するので、前記電源電圧は、半導体チップ１２のコア１２Ａに対して効率的に印加されるようになる。したがって、コア１２Ａにおける回路部の動作に起因した消費電力が増大したとしても、第１のリング状の電源配線１３及び第２のリング状の電源配線１４を介して前記電源電圧が、コア１２Ａに効率的に印加されるようになるので、前記消費電力の増大に起因したＩＲ−ＤＲＯＰの発生を効果的に抑制することができる。
なお、本例では、第１のリング状の電源配線１３及び第２のリング状の電源配線１４は、半導体チップ１２の略中央、すなわちコア１２Ａの略中央に位置させているが、半導体チップ１２の、高速ＣＰＵ半導体などが存在し、その大きな消費電力に起因してＩＲ−Ｄｒｏｐが大きくなるような任意の位置に相当する箇所に配置することができる。また、ＩＲ−Ｄｒｏｐが発生する領域の大きさに起因して、第１のリング状の電源配線１３及び第２のリング状の電源配線１４の大きさ、すなわち配置面積も適宜に制御することができる。
また、第１のリング状の電源配線１３及び第２のリング状の電源配線１４の幅は、パッド１３１及び１４１が形成できるように、電源パッド１５の幅と同等か、それ以上の大きさに設定することが好ましい。
さらに、第１のリング状の電源配線１３及び第２のリング状の電源配線１４、並びに電源パッド１５は、それぞれ半導体チップ１１の最上層に位置するものであるため、同一の配線工程を経て形成することができる。
なお、第１のリング状の電源配線１３及び第２のリング状の電源配線１４、並びに電源パッド１５は、配線パターン材料として従来から汎用されているものを使用することができ、具体的には銅、金、銀、アルミニウムなどから構成することができる。また、ボンディングリード１６も同様の材料から構成することができる。
（第２の実施形態）
図２は、第２の実施形態における半導体装置を示す上平面図である。なお、図１に示す半導体装置と、類似あるいは同一の構成要素に対しては、類似あるいは同一の参照数字を用いて示している。
図２に示す半導体装置１０は、図１に示す場合と同様に、インターポーザーなどの基板１１と、この基板１１上に搭載された半導体チップ１２とを具えている。半導体チップ１２のコア１２Ａ上には、複数の電源配線が絶縁部材を介して複数積層されており、その最上部に位置する電源配線は、複数の第１のリング状の電源配線と複数の第２のリング状の電源配線とが対をなして、複数対が配置されるような構成となっている。
具体的には、第２のリング状の電源配線１４−１の外周に対して第１のリング状の電源配線１３−１が同心円状に配置されて１対のリング状電源配線を構成するとともに、第２のリング状の電源配線１４−２の外周に対して第１のリング状の電源配線１３−２が同心円状に配置されて１対のリング状電源配線を構成している。さらに、第２のリング状の電源配線１４−３の外周に対して第１のリング状の電源配線１３−３が同心円状に配置されて１対のリング状電源配線を構成するとともに、第２のリング状の電源配線１４−４の外周に対して第１のリング状の電源配線１３−４が同心円状に配置されて１対のリング状電源配線を構成している。これによって、半導体チップ１２のコア１２Ａ上には、合計４対のリング状電源配線が形成されることになる。
また、図２から明らかなように、本例では、４対のリング状電源配線が、横方向に２対及び縦方向に２対配置されるような構成を採っている。
なお、本例でも、第１のリング状の電源配線１３−１〜１３−４をＶＤＤ配線とし、第２のリング状の電源配線１４−１〜１４−４をＶＳＳ配線とすることができる。また、第１のリング状の電源配線１３−１〜１３−４をＶＳＳ配線とし、第２のリング状の電源配線１４−１〜１４−４をＶＤＤ配線とすることができる。これによって、第１のリング状の電源配線１３−１〜１３〜４及び第２のリング状の電源配線１４−１〜１４−４には、それぞれ異なる電源電圧を印加するようにすることができる。
また、例えば、第２のリング状の電源配線１４−１〜１４−４をグランド電位とし、第１のリング状の電源配線１３−１〜１３−４に対する印加電圧を異なるようにすることによって、対毎の電源電圧を互いに異なるようにすることができる。
第１のリング状の電源配線１３−１〜１３−４及び第２のリング状の電源配線１４−１〜１４−４は、図示しないコンタクトホールを介して、下方に位置する例えば格子状、あるいは梯子状に形成された公知の電源配線と電気的に接続されている。
一方、半導体チップ１２上において、そのコア１２Ａの４つの外縁には、これらの外縁に沿うようにして電源パッド１５が形成されている。また、基板１１上において、半導体チップ１２の４つの外縁には、これらの外縁に沿うようにしてボンディングリード（ＰＫＧボンディングフィンガー）１６が形成されている。
本例の半導体装置１０においては、第１のリング状の電源配線１３−１〜１３−４は、その上に形成されたパッド１３１を介して電源パッド１５とワイヤー１７でボンディングされ、電気的に接続されている。また、第２のリング状の電源配線１４−１〜１４−４は、その上に形成されたパッド１４１を介して電源パッド１５とワイヤー１８でボンディングされ、電気的に接続されている。なお、電源パッド１５はワイヤー１９でボンディングリード１６と電気的に接続されている。ボンディングリード１６は、図示しない外部電源と電気的に接続されている。
本例においては、所定の電源電圧が外部電源よりボンディングリード１６に印加され、さらに前記電源電圧はワイヤー１９を介して電源パッド１５に印加され、さらにワイヤー１７及び１８を介してそれぞれ第１のリング状の電源配線１３−１〜１３−４及び第２のリング状の電源配線１４−１〜１４−４に印加される。
上述のように、第１のリング状の電源配線及び第２のリング状の電源配線からなる４対のリング状電源配線は、半導体チップ１２のコア１２Ａ上において、横方向に２対及び縦方向に２対配置されるような構成を採っているので、前記電源電圧は、半導体チップ１２のコア１２Ａに対して効率的に印加されるようになる。したがって、コア１２Ａにおける回路部の動作に起因した消費電力が増大したとしても、前記対のリング状電源配線を介して前記電源電圧が、コア１２Ａに効率的に印加されるようになるので、前記消費電力の増大に起因したＩＲ−ＤＲＯＰの発生を効果的に抑制することができる。
また、上述したように、例えば、第２のリング状の電源配線１４−１〜１４−４をグランド電位とし、第１のリング状の電源配線１３−１〜１３−４に対する印加電圧を異なるようにすることによって、対毎の電源電圧を互いに異なるようにすることができる。したがって、半導体チップ１１の位置毎のＩＲ−Ｄｒｏｐを考慮して、そのＩＲ−Ｄｒｏｐを抑制できるような適切な電源電圧を印加することができるようになる。
なお、本例では、４対のリング状電源配線を設けるようにしているが、その数は必要に応じて任意に設定することができる。また、本例では、４対のリング状電源配線を横方向に２つ、縦方向に２つと均等に配置するようにしているが、その配置方法に関しても、半導体チップ１１の位置毎のＩＲ−Ｄｒｏｐを考慮して適宜に設定することができる。
また、第１のリング状の電源配線１３−１〜１３−４及び第２のリング状の電源配線１４−１〜１４−４の幅は、パッド１３１及び１４１が形成できるように、電源パッド１５の幅と同等か、それ以上の大きさに設定することが好ましい。
さらに、第１のリング状の電源配線１３−１〜１３−４及び第２のリング状の電源配線１４−１〜１４−４、並びに電源パッド１５は、それぞれ半導体チップ１１の最上層に位置するものであるため、同一の配線工程を経て形成することができる。
なお、第１のリング状の電源配線１３−１〜１３−４及び第２のリング状の電源配線１４−１〜１４−４、並びに電源パッド１５は、配線パターン材料として従来から汎用されているものを使用することができ、具体的には銅、金、銀、アルミニウムなどから構成することができる。また、ボンディングリード１６も同様の材料から構成することができる。
（第３の実施形態）
図３は、第３の実施形態における半導体装置を示す上平面図である。なお、図１及び図２に示す半導体装置と、類似あるいは同一の構成要素に対しては、類似あるいは同一の参照数字を用いて示している。
図３に示す半導体装置１０は、図１に示す場合と同様に、インターポーザーなどの基板１１と、この基板１１上に搭載された半導体チップ１２とを具えている。半導体チップ１２のコア１２Ａ上には、複数の電源配線が絶縁部材を介して複数積層されており、その最上部に位置する電源配線は、複数の第１のリング状の電源配線と複数の第２のリング状の電源配線とが同心円状に配置されるような構成となっている。
具体的には、第２のリング状の電源配線１４−２の外周において第１のリング状の電源配線１３−２が同心円状に配置され、さらにこの第１のリング状の電源配線１３−２の外周において第２のリング状の電源配線１４−１が同心円状に配置され、さらにこの第２のリング状の電源配線１４−１の外周において第１のリング状の電源配線１３−１が同心円状に配置されている。
第１のリング状の電源配線１３−１及び１３−２は同電位に保持され、ワイヤー２７でボンディングされて電気的に接続されている。同様に、第２のリング状の電源配線１４−１及び１４−２は同電位に保持され、ワイヤー２８でボンディングされて電気的に接続されている。
なお、本例でも、第１のリング状の電源配線１３−１及び１３−２をＶＤＤ配線とし、第２のリング状の電源配線１４−１及び１４−２をＶＳＳ配線とすることができる。また、第１のリング状の電源配線１３−１及び１３−２をＶＳＳ配線とし、第２のリング状の電源配線１４−１及び１４−２をＶＤＤ配線とすることができる。これによって、第１のリング状の電源配線１３−１及び１３〜２、並びに第２のリング状の電源配線１４−１及び１４−２には、それぞれ異なる電源電圧を印加するようにすることができる。
第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２は、図示しないコンタクトホールを介して、下方に位置する例えば格子状、あるいは梯子状に形成された公知の電源配線と電気的に接続されている。
一方、半導体チップ１２上において、そのコア１２Ａの４つの外縁には、これらの外縁に沿うようにして電源パッド１５が形成されている。また、基板１１上において、半導体チップ１２の４つの外縁には、これらの外縁に沿うようにしてボンディングリード（ＰＫＧボンディングフィンガー）１６が形成されている。
本例の半導体装置１０においては、第１のリング状の電源配線１３−１及び１３−２は、その上に形成されたパッド１３１を介してワイヤー２７によって互いに電気的に接続されているとともに、外方に位置する電源配線１３−１は電源パッド１５とワイヤー１７でボンディングされ、電気的に接続されている。また、第２のリング状の電源配線１４−１及び１４−２は、その上に形成されたパッド１４１を介してワイヤー２８によって互いに電気的に接続されているとともに、外方に位置する電源配線１４−１は電源パッド１５とワイヤー１８でボンディングされ、電気的に接続されている。なお、電源パッド１５はワイヤー１９でボンディングリード１６と電気的に接続されている。ボンディングリード１６は、図示しない外部電源と電気的に接続されている。
また、第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２は、それぞれワイヤー２７及び２８で電気的に接続されることによって同電位となっている。
本例においては、所定の電源電圧が外部電源よりボンディングリード１６に印加され、さらに前記電源電圧はワイヤー１９を介して電源パッド１５に印加され、さらにワイヤー１７及び１８、並びにワイヤー２７及び２８を介してそれぞれ第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２に印加される。
上述のように、第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２は、半導体チップ１２の略中央、すなわちコア１２Ａの略中央に位置するので、前記電源電圧は、半導体チップ１２のコア１２Ａに対して効率的に印加されるようになる。したがって、コア１２Ａにおける回路部の動作に起因した消費電力が増大したとしても、第１のリング状の電源配線１３−１，１３−２及び第２のリング状の電源配線１４−１，１４−２を介して前記電源電圧が、コア１２Ａに効率的に印加されるようになるので、前記消費電力の増大に起因したＩＲ−ＤＲＯＰの発生を効果的に抑制することができる。
なお、本例では、第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２は、半導体チップ１２の略中央、すなわちコア１２Ａの略中央に位置させているが、半導体チップ１２の、高速ＣＰＵ半導体などが存在し、その大きな消費電力に起因してＩＲ−Ｄｒｏｐが大きくなるような任意の位置に相当する箇所に配置することができる。また、ＩＲ−Ｄｒｏｐが発生する領域の大きさに起因して、第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２の大きさ、すなわち配置面積も適宜に制御することができる。
また、第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２の幅は、パッド１３１及び１４１が形成できるように、電源パッド１５の幅と同等か、それ以上の大きさに設定することが好ましい。
さらに、本例では、第１のリング状電源配線及び第２のリング状電源配線をそれぞれ２つずつ用い、それらを交互に同心円状に配置させているが、用いる電源配線の数は必要に応じて任意の数とすることができる。
また、本例では、第１のリング状の電源配線及び第２の電源配線の内、外方に位置するものを電源パッドと電気的に接続するようにしているが、内方に位置するものを電源パッドと電気的に接続するようにしてもよい。しかしながら、本例に示すように、外方に位置する電源配線を電源パッドと電気的に接続するようにする場合は、ワイヤーの長さを短縮化することができるので、アセンブリ歩留まりの低下や組み立てコストの増大の抑制の観点からはより好ましい。
なお、第１のリング状の電源配線１３−１及び１３−２、並びに第２のリング状の電源配線１４−１及び１４−２、電源パッド１５は、それぞれ半導体チップ１１の最上層に位置するものであるため、同一の配線工程を経て形成することができる。
なお、第１のリング状の電源配線１３−１、１３−２及び第２のリング状の電源配線１４−１，１４−２、並びに電源パッド１５は、配線パターン材料として従来から汎用されているものを使用することができ、具体的には銅、金、銀、アルミニウムなどから構成することができる。また、ボンディングリード１６も同様の材料から構成することができる。
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
第１の実施形態における半導体装置の概略構成を示す上平面図である。 第２の実施形態における半導体装置の概略構成を示す上平面図である。 第３の実施形態における半導体装置の概略構成を示す上平面図である。
符号の説明
１０ 半導体装置
１１ 基板
１２ 半導体チップ
１２Ａ 半導体チップのコア
１３，１３−１，１３−２，１３−３，１３−４ 第１のリング状の電源配線
１４，１４−１，１４−２，１４−３，１４−４ 第２のリング状の電源配線
１５ 電源パッド
１６ ボンディングリード（ＰＫＧボンディングフィンガー）
１７，１８，１９，２７，２８ ワイヤー

Claims (5)

  1. 半導体チップと、
    前記半導体チップ上に積層され、互いに電気的に接続された複数の電源配線と、
    前記半導体チップ上において、前記半導体チップのコア周辺に設けられた電源パッドとを具え、
    前記複数の電源配線の内、最上層に位置する電源配線はリング状の電源配線パターンを呈し、前記リング状の電源配線パターンと前記電源パッドとがワイヤーボンディングされていることを特徴とする、半導体装置。
  2. 前記最上層に位置する電源配線は、互いに異なる電源電圧が印加され、同心円状に配置された第１のリング状の電源配線パターンと第２のリング状の電源配線パターンとを含むことを特徴とする、請求項１に記載の半導体装置。
  3. 前記最上層に位置する電源配線は、互いに異なる電源電圧が印加され、同心円状に配置された第１のリング状の電源配線パターンと第２のリング状の電源配線パターンとからなる１対の同心円状電源配線パターンを複数含むことを特徴とする、請求項１に記載の半導体装置。
  4. 前記最上層に位置する電源配線は、互いに独立した複数のリング状の電源配線パターンを有し、これら複数のリング状の電源配線パターンの内、同電位の電源配線パターン同士がワイヤーボンディングされているとともに、前記同電位の電源配線パターンの内の少なくとも１つが前記電源パッドにワイヤーボンディングされていることを特徴とする、請求項１に記載の半導体装置。
  5. 前記最上層に位置する電源配線は、複数の第１のリング状の電源配線パターンと複数の第２のリング状の電源配線パターンとを含み、
    前記複数の第１のリング状の電源配線パターン及び前記複数の第２のリング状の電源配線パターンは交互に同心円状に配置されるとともに、前記複数の第１のリング状の電源配線パターンと前記複数の第２のリング状の電源配線パターンとは、互いに異なる電源電圧が印加され、
    前記複数の第１のリング状の電源配線パターン同士及び前記複数の第２の電源配線パターン同士はワイヤーボンディングされているとともに、前記複数の第１のリング状の電源配線パターンの少なくとも１つ、及び前記複数の第２のリング状の電源配線パターンの少なくとも１つが、前記電源パッドにワイヤーボンディングされていることを特徴とする、請求項４に記載の半導体装置。
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