JP2012151272A - 半導体チップ及び半導体装置 - Google Patents

Abstract

【課題】フリップチップ接続時における腹打ち現象を防止し、プローブテスト時のダメージに対する耐性を低下させることなく、配線のレイアウトの自由度を向上させる。
【解決手段】半導体チップは、外部素子と接続するパッド部１５，２５が形成されると共に、電源／ＧＮＤ配線１６として利用されるパッドメタル層１２と、パッドメタル層１２と回路領域とを接続する複数の配線層１３と、フリップチップ接続面５の周辺部に設けられプローブテストに利用される周辺パッド部１５を含み、パッドメタル層１２と少なくとも１つの配線層１３とからなる積層構造を有する周辺パッド層１８と、フリップチップ接続面５の周辺部より内側に設けられプローブテストに利用されない内部パッド部２５を含み、パッドメタル層１２のみからなる単層構造を有する内部パッド層２８とを備える。
【選択図】図１

Description

本発明は、フリップチップ型の半導体チップ及び当該半導体チップを実装した半導体装置に関する。

近年、半導体チップの実装において、フリップチップ実装が多く利用されている。フリップチップ実装とは、チップの表面にバンプ（接続用電極）を形成し、当該バンプを直接基板に接続する方法であり、小型化、高密度化等に適している。バンプは、半導体チップのフリップチップ接続面に露出したパッドに接続し、パッドは、内部の複数の配線層を介して回路領域に接続している。

半導体チップを実装した半導体装置の微細化に伴い、半導体チップと基板との隙間が小さくなり、半導体チップのフリップチップ接続面が基板に接触する現象（腹打ち現象）が問題となっている。フリップチップ実装におけるバンプは、ボンディングワイヤ等とは異なり、ある程度の硬度を有するものであるため、物理的な支持作用を有するものである。従って、腹打ち現象等が生ずる恐れがある部分に、バンプ（ダミーを含む）を形成することにより、上記のような問題を軽減することができる。このような問題に関連する先行技術として、特許文献１，２が開示されている。

また、半導体チップには、プローブテスト時における衝撃に対する耐性が求められる。このような問題に関連する先行技術として、特許文献３〜７が開示されている。特に、特許文献３，４において、プローブが接触するパッドを積層構造にすることにより、プローブ接触時における衝撃を吸収することが開示されている。

特開２００４−１０４１３９号公報 特開２００４−２４７５３４号公報 特開２００４−２３５４１６号公報 特開２００８−２３５９２２号公報 特開平３−１７３４３３号公報 特開２００５−２８６２６６号公報 特開２０１０−１５３４７８号公報

フリップチップ実装においては、通常、半導体チップのフリップチップ接続面の周辺部にバンプが形成されているため、腹打ち現象は、半導体チップの中央部分で生ずる場合が多い。従って、腹打ち現象を防止するためには、フリップチップ接続面の中央部分にバンプを形成することが有効である。

中央部分に形成されたバンプが物理的支持作用を目的とする（ダミーバンプ）である場合、当該バンプと接続するパッドは、プローブテストの対象とはならない。従って、当該内部パッドについては、プローブテストの耐性を考慮する必要がない。パッドが形成されるパッドメタル層は、通常、電源やＧＮＤの配線としても用いられる。そのため、中央部に上記支持作用を目的とするバンプを形成する場合、当該バンプと接続するパッド部と電源／ＧＮＤ配線とを分断しなければならない。

上記特許文献３，４に係るパッドメタル層は、上記中央部分を含め全体に渡って積層構造になっていると考えられる。従って、当該積層構造を、上記支持作用を目的とするバンプが形成される場合に適用すると、プローブテストが行われない中央部分のパッド部についても積層構造が構築されることとなる。このような構造においては、当該中央部分のパッド部直下の配線層が使用できなくなり、電源／ＧＮＤ配線のレイアウト処理が複雑となり、ＴＡＴ(Turn Around Time)、チップサイズ、コスト等が増大する問題が生ずる。

本発明の第１の態様は、外部素子と接続するパッド部が形成されると共に、電源／ＧＮＤ配線として利用されるパッドメタル層と、前記パッドメタル層と回路領域とを接続する複数の配線層と、フリップチップ接続面の周辺部に設けられプローブテストに利用される周辺パッド部を含み、前記パッドメタル層と少なくとも１つの前記配線層とからなる積層構造を有する周辺パッド層と、前記フリップチップ接続面の前記周辺部より内側に設けられ前記プローブテストに利用されない内部パッド部を含み、前記パッドメタル層のみからなる単層構造を有する内部パッド層とを備える半導体チップである。

上記のように、プローブテストに利用される周辺パッド層が積層構造であることにより、プローブテスト時におけるダメージが軽減される。一方、プローブテストに利用されない内部パッド層が単層構造であることにより、内部パッド部直下の全ての配線層をレイアウト処理に利用することができる。そして、内部パッド部にバンプを形成することにより、腹打ち現象を防止することができる。

本発明の第２の態様は、上記第１の態様に係る半導体チップをパッケージングしてなる半導体装置であって、パッケージング基板と前記フリップチップ接続面とがフリップチップ接続しているものである。

本発明の第３の態様は、上記第１の態様に係る第１の半導体チップ、及び適宜の第２の半導体チップをパッケージングしてなる半導体装置であって、パッケージング基板と前記第１の半導体チップの前記外部パッド部とがボンディングワイヤにより接続し、前記第１の半導体チップと前記第２の半導体チップとがフリップチップ接続してなるものである。

本発明によれば、プローブテスト時のダメージに対する耐性を低下させることなく、配線のレイアウトの自由度を向上させることができる。そして、内部パッド部にバンプを形成することにより、フリップチップ接続時における腹打ち現象を防止することができる。

図１（Ａ）は、本発明の実施の形態１に係る半導体チップの周辺接続部の構成を示す断面図である。図１（Ｂ）は、実施の形態１に係る半導体チップの内部接続部の構成を示す断面図である。 図２は、実施の形態１に係る半導体チップを実装した半導体装置の構成を示す断面図である。 図３（Ａ）は、実施の形態１に係る半導体チップの第１の例に係るバンプ形状及び周辺接続部と内部接続部との配置を示す平面図である。図３（Ｂ)は、図３（Ａ）のIIIＢ−IIIＢ断面図である。 図４（Ａ）は、実施の形態１に係る半導体チップの第２の例に係るバンプ形状及び周辺接続部と内部接続部との配置を示す平面図である。図４（Ｂ）は、図４（Ａ）のIVＢ−IVＢ断面図である。 図５（Ａ）は、プローブテストに利用されるパッドの構成を例示する図である。図５（Ｂ)は、プローブテストに利用されないパッドの構成を例示する図である。 図６は、本発明の実施の形態２に係る半導体チップを実装した半導体装置を示す断面図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１（Ａ）は、本発明の実施の形態１に係る半導体チップ１の周辺接続部１０の構成を示している。図１（Ｂ）は、半導体チップ１の内部接続部２０の構成を示している。図２は、半導体チップ１を実装した半導体装置３０の構成を示している。図３（Ａ），（Ｂ）は、半導体チップ１のフリップチップ接続面５の構成を示している。

周辺接続部１０は、図２，３に示すように、半導体チップ１のフリップチップ接続面５の周辺部分に相当する。当該周辺部分には、複数の周辺バンプ３が形成されている。図１（Ａ）に示す周辺接続部１０は、これらの周辺バンプ３と接続する半導体チップ１内部の配線層である。周辺開口部１１は、半導体チップ１のケーシング２に形成された開口であり、周辺バンプ３を受け入れる。

内部接続部２０は、図２，３に示すように、フリップチップ接続面５の中央部分に相当する。当該中央部分には、複数の内部バンプ４が形成されている。図１（Ｂ）に示す内部接続部２０は、これらの内部バンプ４と接続する半導体チップ１内部の配線層である。内部開口部２１は、ケーシング２に形成された開口であり、内部バンプ４を受け入れる。

図１（Ａ），（Ｂ）に示すように、周辺接続部１０及び内部接続部２０には、パッドメタル層１２及びＣｕ層１３が設けられている。

パッドメタル層１２は、アルミ等からなり、最上層（ケーシング２直下）に位置する。パッドメタル層１２は、上記バンプ３，４と接続するパッド部１５，２５、及び電源／ＧＮＤ配線１６を構成する。周辺パッド部１５は周辺バンプ３と接続し、内部パッド部２５は内部バンプ４と接続する。電源／ＧＮＤ配線１６は、半導体チップ１の機能を実現する各種半導体素子から構成される回路領域に電源を供給するための配線である。少なくとも内部パッド部２５と電源／ＧＮＤ配線１６とは、分断されている。

Ｃｕ層１３は、パッドメタル層１２と回路領域とを接続する積層型の配線である。本実施の形態に係るＣｕ層１３は、１Ｃｕ層〜７Ｃｕ層からなる７層構造を有している。

図２において、上記半導体チップ１を実装したＢＧＡ(Ball Grid Array)タイプの半導体装置３０が示されている。半導体装置３０は、パッケージ基板６、ケーシング７、及び金属ボール８を含んでいる。半導体チップ１は、パッケージ基板６にフリップチップ接続している。

図３（Ａ），（Ｂ）において、半導体チップ１のフリップチップ接続面５が示されている。フリップチップ接続面５の周辺部に相当する周辺接続部１０には、複数の周辺バンプ３が形成されている。フリップチップ接続面５の中央部（周辺部の内側）に相当する内部接続部２０には、複数の内部バンプ４が形成されている。図３（Ａ），（Ｂ）に示す周辺バンプ３及び内部バンプ４は、Ａｕスタッドである。図４（Ａ），（Ｂ）には、変形例として、Ｃｕピラーからなる周辺バンプ３Ａ及び内部バンプ４Ａが示されている。

フリップチップ接続面５は、その一辺が６ｍｍ〜１０ｍｍ程度であることが好ましい。本実施の形態においては、フリップチップ接続面５が正方形であるが、本発明はこれに限定されるものではない。フリップチップ接続面５が長方形である場合には、その長辺が６ｍｍ〜１０ｍｍ程度であることが好ましい。本実施の形態に係る内部バンプ４は、半導体チップ１のフリップチップ接続面５がパッケージ基板６に接触する、いわゆる腹打ち現象を防止することを目的に含むものである。フリップチップ接続面５の一辺が６ｍｍ以上ある場合には、腹打ち現象が生ずる可能性が高くなるため、内部バンプ４を設けることの意義が大きい。

図１（Ａ）に示すように、周辺接続部１０には、周辺パッド層１８及び周辺配線層１９が設けられている。周辺パッド層１８は、周辺パッド部１５を含む部分であり、パッドメタル層１２、７Ｃｕ層、及び６Ｃｕ層からなる３層構造を有している。周辺配線層１９は、周辺パッド部１５より下層の配線層であり、１Ｃｕ層〜５Ｃｕ層からなる５層構造を有している。周辺パッド層１５は、通常、半導体チップ１の回路領域（Ｉ／Ｏ回路等）と接続する。回路領域と接続する周辺パッド層１８の周辺パッド部１５は、プローブテストに利用される。図５（Ａ）は、プローブテストに利用される周辺パッド部１５の構成を例示している。この例に係る周辺パッド部１５には、周辺バンプ３と接続する部分に加え、プローブと接続するプローブ接続部４０が形成されている。一方、図５（Ｂ）には、プローブテストに利用されることのないパッドの構成が例示されている。尚、本発明は、周辺パッド層１８の全てが回路領域に接続されていることに限定されるものではなく、幾つかの周辺パッド部１５及びこれに接続する周辺バンプ４を、物理的支持作用を目的とするダミーバンプとして使用することを許容するものである。

図１（Ｂ）に示すように、内部接続部２０には、内部パッド層２８及び内部配線層２９が設けられている。内部パッド層２８は、内部パッド部２５を含む部分であり、パッドメタル層１２のみの単層構造を有している。内部配線層２９は、上記内部パッド部２５より下層の配線層であり、１Ｃｕ層〜７Ｃｕ層からなる７層構造を有している。本実施の形態に係る内部パッド部２５及びこれに接続する内部バンプ４は、半導体チップ１の腹打ち現象を防止するために物理的支持作用を得ることを目的に含むものである。この目的で設けられる内部パッド部２５は、必ずしも回路領域と接続している必要はなく、プローブテストに利用されることはない。

上記のように、プローブテストに利用される周辺パッド層１８は、３層構造を有している。これにより、プローブテスト時におけるダメージを吸収することができ、半導体チップ１の破損を防止することができる。また、半導体チップ１の腹打ち現象を防止するためのダミーバンプが接続され、プローブテストには利用されない内部パッド層２８は、プローブテスト時におけるダメージを考慮する必要がないことから、パッドメタル層１２のみの単層構造となっている。これにより、腹打ち現象を確実に防止することができると共に、内部パッド部２５直下の全てのＣｕ層１３を配線のレイアウトに利用することができる。これにより、内部パッド部２５と分断された電源／ＧＮＤ配線１６のレイアウトの自由度を向上させることができる。

実施の形態２
図６は、本発明の実施の形態２に係る半導体装置５０の構成を示している。半導体装置５０は、パッケージ基板６、ケーシング７、金属ボール８、第１の半導体チップ５１、第２の半導体チップ５２、及びボンディングワイヤ５３を含んでいる。

第１の半導体チップ５１のフリップチップ接続面５には、上記周辺バンプ３が形成されていない。第１の半導体チップ５１とパッケージ基板６とは、ボンディングワイヤ５３を介して接続している。ボンディングワイヤ５３は、第１の半導体チップ５１の周辺接続部１０の外部パッド部１５と接続している。周辺接続部１０の構成は、上記実施の形態１と同様である。

第１の半導体チップ５１と第２の半導体チップ５２とは、内部接続部２０に形成された内部バンプ４を介してフリップチップ接続されている。本実施の形態においては、内部バンプ４と接続する内部パッド層２８（内部パッド部２５）の少なくとも１つは回路領域と接続しており、第１の半導体チップ５１と第２の半導体チップ５２との処理的連携が可能となっている。プローブテストは、第１の半導体チップ５１の周辺パッド部１５、又は第２の半導体チップ５２の適宜のパッド部５５を利用して行われ、第１の半導体チップ５１の内部接続部２０の内部パッド部２５は利用されない。

上記構成により、ＣＯＣ(Chip On Chip)型の半導体装置５０を構成することができる。

尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。

１ 半導体チップ
２ ケーシング
３ 周辺バンプ
４ 内部バンプ
５ フリップチップ接続面
６ パッケージ基板
７ ケーシング
８ 金属ボール
１０ 周辺接続部
１１ 周辺開口部
１２ パッドメタル層
１３ Ｃｕ層
１５ 周辺パッド部
１６ 電源／ＧＮＤ配線
１８ 周辺パッド層
１９ 周辺配線層
２０ 内部接続部
２１ 内部開口部
２５ 内部パッド部
２８ 内部パッド層
２９ 内部配線層
３０，５０ 半導体装置
４０ プローブ接続部
５１ 第１の半導体チップ
５２ 第２の半導体チップ
５３ ボンディングワイヤ
５５ パッド部

Claims (6)

1. 外部素子と接続するパッド部が形成されると共に、電源／ＧＮＤ配線として利用されるパッドメタル層と、
   前記パッドメタル層と回路領域とを接続する複数の配線層と、
   フリップチップ接続面の周辺部に設けられプローブテストに利用される周辺パッド部を含み、前記パッドメタル層と少なくとも１つの前記配線層とからなる積層構造を有する周辺パッド層と、
   前記フリップチップ接続面の前記周辺部より内側に設けられ前記プローブテストに利用されない内部パッド部を含み、前記パッドメタル層のみからなる単層構造を有する内部パッド層と、
   を備える半導体チップ
2. 少なくとも１つの前記内部パッド部には、物理的支持作用を有するバンプが接続される、
   請求項１に記載の半導体チップ。
3. 前記フリップチップ接続面は、一辺が６ｍｍ以上の四辺形である、
   請求項１又は２に記載の半導体チップ。
4. 請求項１〜３のいずれか１つに記載の半導体チップをパッケージングしてなる半導体装置であって、
   パッケージング基板と前記フリップチップ接続面とがフリップチップ接続している、
   半導体装置。
5. 請求項１〜３のいずれか１つに記載の第１の半導体チップ、及び適宜の第２の半導体チップをパッケージングしてなる半導体装置であって、
   パッケージング基板と前記第１の半導体チップの前記外部パッド部とがボンディングワイヤにより接続し、
   前記第１の半導体チップと前記第２の半導体チップとがフリップチップ接続している、
   半導体装置。
6. 前記第１の半導体チップと前記第２の半導体チップとは、前記内部パッド部を介して接続しており、前記第１の半導体チップに対するプローブテストが前記第２の半導体チップのパッド部を介して実行される、
   請求項５に記載の半導体装置。

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