JP2012178425A - 半導体装置 - Google Patents

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Abstract


【課題】積層チップを小型化し、電源メッシュのＩＲドロップを改善する。
【解決手段】本実施形態によれば、半導体装置は、基板上に積層された第１チップと、前記第１チップ上に積層された第２チップと、前記基板と前記第１チップに設けられた第１パッドとを接続し、前記基板から前記第１パッドへ第１電源を供給する第１ワイヤと、前記基板と前記第２チップに設けられた第２パッドとを接続し、前記基板から前記第２チップへ前記第１電源とは異なる第２電源を供給する第２ワイヤと、を備えている。前記第２チップは、前記第１チップから前記第１電源の供給を受けるための第１貫通電極と、前記第２チップから前記第１チップへ前記第２電源を供給するための第２貫通電極と、を有している。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、電子機器の高機能化、小型化に伴い、１つのパッケージに複数のチップを積層搭載するマルチチップパッケージが注目されている。
積層された複数のチップには、それぞれ電源電圧（以下、ＶＤＤとする）及びグランド（以下、ＧＮＤとする）をチップ全体に供給するための配線がメッシュ状に設けられている。ＶＤＤ及びＧＮＤの２種類の配線があるため、電源メッシュは２層の配線層を使用し、チップ薄型化の妨げになっていた。また、各チップに、パッケージ基板からＶＤＤ及びＧＮＤを供給するためのボンディングパッドを設ける必要があり、これはチップ小型化の妨げになっていた。
また、電源メッシュはＶＤＤ配線とＧＮＤ配線のペアになるため、各配線層において、ＶＤＤ配線及びＧＮＤ配線にはそれぞれ、配線領域の半分ずつが割り当てられることになる。そのため、配線の抵抗成分が大きくなり、ＩＲドロップが大きくなるという問題があった。
特開２００３−１２４３７７号公報
本発明は、積層チップを小型化し、ＩＲドロップを改善できる半導体装置を提供することを目的とする。
本実施形態によれば、半導体装置は、基板上に積層された第１チップと、前記第１チップ上に積層された第２チップと、前記基板と前記第１チップに設けられた第１パッドとを接続し、前記基板から前記第１パッドへ第１電源を供給する第１ワイヤと、前記基板と前記第２チップに設けられた第２パッドとを接続し、前記基板から前記第２チップへ前記第１電源とは異なる第２電源を供給する第２ワイヤと、を備えている。前記第２チップは、前記第１チップから前記第１電源の供給を受けるための第１貫通電極と、前記第２チップから前記第１チップへ前記第２電源を供給するための第２貫通電極と、を有している。
本発明の第１の実施形態に係る半導体装置の断面図である。 同第１の実施形態における第１チップ及び第２チップの平面図である。 同第１の実施形態における電源メッシュの平面図である。 比較例による半導体装置の断面図である。 比較例による第１チップ及び第２チップの平面図である。 比較例による電源メッシュの平面図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 同第２の実施形態における第１チップ及び第２チップの平面図である。 同第２の実施形態における電源メッシュの平面図である。 変形例による電源メッシュの平面図である。
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）図１〜図３を用いて本発明の第１の実施形態に係る半導体装置１を説明する。図１は半導体装置１の断面図である。
図１に示すように、半導体装置１は、パッケージ基板２と、パッケージ基板２上に設けられた第１チップ１０と、第１チップ１０上に設けられた第２チップ２０とを備えている。第２チップ２０は、第１チップ１０よりサイズが小さく、第１チップ１０の中央部上に積層されている。
図２は、第１チップ１０及び第２チップ２０の平面図である。図１及び図２に示すように、第１チップ１０の上面の外周部には、複数のパッド１２が設けられており、各パッド１２はワイヤ１４を介してパッケージ基板２に接続されている。各パッド１２は、ワイヤ１４を介して、パッケージ基板２から第１電源（正電源ＶＤＤ）を受け取ったり、データ信号の送受信を行ったりする。図２はパッド１２の配置の一例を示しており、“Ｖ”が正電源ＶＤＤに対応するパッド１２を示し、“Ｓ”がデータ信号に対応するパッド１２を示している。
また、第１チップ１０と同様に、第２チップ２０の上面の外周部には、複数のパッド２２が設けられており、各パッド２２はワイヤ２４を介してパッケージ基板２に接続されている。各パッド２２は、ワイヤ２４を介して、パッケージ基板２から第２電源（グランドＧＮＤ）を受け取ったり、データ信号の送受信を行ったりする。図２はパッド２２の配置の一例を示しており、“Ｇ”がグランドＧＮＤに対応するパッド２２を示し、“Ｓ”がデータ信号に対応するパッド２２を示している。
図３（ａ）は第１チップ１０に設けられた電源メッシュ１１の平面図であり、図３（ｂ）は第２チップ２０に設けられた電源メッシュ２１の平面図である。図１及び図３（ａ）に示すように、第１チップ１０は、正電源ＶＤＤを第１チップ１０全体に供給するためのメッシュ状（格子状）に配置された配線１１ａからなる１層の電源メッシュ１１を有している。
また、図１及び図３（ｂ）に示すように、第２チップ２０は、グランドＧＮＤを第２チップ２０全体に供給するためのメッシュ状（格子状）に配置された配線２１ａからなる１層の電源メッシュ２１を有している。
図１及び図２に示すように、第２チップ２０には、複数の貫通電極２６及びバンプ２８が設けられている。貫通電極２６は、第２チップ２０に小さな孔を開け、その孔に金属を充填することによって形成することができ、ＴＳＶ（Through Silicon Via）とも言われている。
この貫通電極２６及びバンプ２８により、第１チップ１０と第２チップ２０とが電気的に接続され、第１チップ１０と第２チップ２０との間でデータ信号の送受信を行うことができる。
また、貫通電極２６及びバンプ２８により、第１チップ１０から第２チップ２０へ正電源ＶＤＤを供給することができる。同様に、貫通電極２６及びバンプ２８により、第２チップ２０から第１チップ１０へグランドＧＮＤを供給することができる。
正電源ＶＤＤ供給用の貫通電極２６は、第２チップ２０において正電源ＶＤＤを必要とする領域の近傍に設けられる。例えば、正電源ＶＤＤ供給用の貫通電極２６は、動作に際して正電源ＶＤＤを必要とする第２チップ２０内の素子に対応した箇所に設けられる。
また、グランドＧＮＤ供給用の貫通電極２６は、第１チップ１０においてグランドＧＮＤを必要とする領域の近傍に設けられる。例えば、グランドＧＮＤ供給用の貫通電極２６は、動作に際してグランドＧＮＤを必要とする第１チップ１０内の素子に対応した箇所に設けられる。電源メッシュ２１の配線２１ａは貫通電極２６を避ける（接触しない）ように配置される。
このように、第１チップ１０は、パッケージ基板２からワイヤ１４を介して正電源ＶＤＤが与えられ、積層された（上層の）第２チップ２０から貫通電極２６を介してグランドＧＮＤが与えられる。一方、第２チップ２０は、パッケージ基板２からワイヤ２４を介してグランドＧＮＤが与えられ、積層された（下層の）第１チップ１０から貫通電極２６を介して正電源ＶＤＤが与えられる。
第１チップ１０、第２チップ２０は、正電源ＶＤＤ又はグランドＧＮＤの一方のみをパッケージ基板２から受け取るためのパッド１２、２２を備えていればよいため、正電源ＶＤＤ及びグランドＧＮＤの両方をパッケージ基板２から受け取る場合と比較して、パッド数を削減することができ、チップサイズを小さくすることができる。
また、第１チップ１０、第２チップ２０は、正電源ＶＤＤ又はグランドＧＮＤの一方のみの電源メッシュ１１、２１を備えていればよく、電源メッシュは１層の配線層で形成することができる。一方、１チップに正電源ＶＤＤ及びグランドＧＮＤの両方の電源メッシュを設ける場合、電源メッシュは２層の配線層を使用する。従って、本実施形態のような構成にすることで、電源メッシュに使用する配線層を減らすことができ、チップを薄型化することができる。
上記実施形態では、パッケージ基板２から、ワイヤ１４を介して第１チップ１０に正電源ＶＤＤを供給し、ワイヤ２４を介して第２チップ２０にグランドＧＮＤを供給していたが、これとは逆に、パッケージ基板２から、ワイヤ１４を介して第１チップ１０にグランドＧＮＤを供給し、ワイヤ２４を介して第２チップ２０に正電源ＶＤＤを供給してもよい。その場合、貫通電極２６及びバンプ２８により、第１チップ１０から第２チップ２０へグランドＧＮＤが供給され、第２チップ２０から第１チップ１０へ正電源ＶＤＤが供給される。
（比較例）図４〜図６を用いて比較例による半導体装置を説明する。図４は比較例による半導体装置１０１の断面図、図５は平面図、図６は第１チップ１１０に設けられている電源メッシュ１１１の平面図である。
上記第１の実施形態に係る半導体装置１は、パッケージ基板２から、第１チップ１０、第２チップ２０に、第１電源（正電源ＶＤＤ）又は第２電源（グランドＧＮＤ）のいずれか一方のみが与えられていたのに対して、変形例による半導体装置１０１では、パッケージ基板１０２から、第１チップ１１０、第２チップ１２０のそれぞれに、第１電源（正電源ＶＤＤ）及び第２電源（グランドＧＮＤ）の両方が与えられている。
図４及び図５に示すように、半導体装置１０１は、パッケージ基板１０２と、パッケージ基板１０２上に設けられた第１チップ１１０と、第１チップ１１０上に設けられた第２チップ１２０とを備えている。第２チップ１２０は、第１チップ１１０よりサイズが小さく、第１チップ１１０の中央部上に積層されている。
第１チップ１１０の上面の外周部には、複数のパッド１１２が設けられており、各パッド１１２はワイヤ１１４を介してパッケージ基板１０２に接続されている。各パッド１１２は、ワイヤ１１４を介して、パッケージ基板１０２から第１電源（正電源ＶＤＤ）及び第２電源（グランドＧＮＤ）を受け取ったり、データ信号の送受信を行ったりする。図５はパッド１１２の配置の一例を示しており、“Ｖ”が正電源ＶＤＤに対応するパッド１１２を示し、“Ｇ”がグランドＧＮＤに対応するパッド１１２を示し、“Ｓ”がデータ信号に対応するパッド１１２を示している。
また、第１チップ１１０と同様に、第２チップ１２０の上面の外周部には、複数のパッド１２２が設けられており、各パッド１２２はワイヤ１２４を介してパッケージ基板１０２に接続されている。各パッド１２２は、ワイヤ１２４を介して、パッケージ基板１０２から第１電源（正電源ＶＤＤ）及び第２電源（グランドＧＮＤ）を受け取ったり、データ信号の送受信を行ったりする。図５はパッド１２２の配置の一例を示しており、“Ｖ”が正電源ＶＤＤに対応するパッド１２２を示し、“Ｇ”がグランドＧＮＤに対応するパッド１２２を示し、“Ｓ”がデータ信号に対応するパッド１２２を示している。
第２チップ１２０には、複数の貫通電極１２６及びバンプ１２８が設けられている。この貫通電極１２６及びバンプ１２８により、第１チップ１１０と第２チップ１２０とが電気的に接続され、第１チップ１１０と第２チップ１２０との間でデータ信号の送受信を行う。
図４及び図６に示すように、第１チップ１１０には、正電源ＶＤＤ及びグランドＧＮＤを第１チップ１１０全体に供給するためのメッシュ状の配線１１１ａ、１１１ｂからなる電源メッシュ１１１が設けられている。正電源ＶＤＤを供給する配線１１１ａとグランドＧＮＤを供給する配線１１１ｂをメッシュ状（格子状）に配置するためには、電源メッシュ１１１は２層の配線層を必要とする。
また、正電源ＶＤＤを供給する配線１１１ａとグランドＧＮＤを供給する配線１１１ｂとはペアで（交互に）配置される。従って、各配線層における配線領域を、正電源ＶＤＤを供給する配線１１１ａとグランドＧＮＤを供給する配線１１１ｂとで２等分することになり、配線１１１ａ、配線１１１ｂは、それぞれ、配線領域の半分しか使用することができない。そのため、配線の抵抗成分が大きくなり、ＩＲドロップが大きくなる。
第２チップ１２０に設けられる電源メッシュ１２１は図４及び図６に示す電源メッシュ１１１と同様の構成になるため、説明を省略する。
このように、変形例による半導体装置１０１における第１チップ１１０、第２チップ１２０は、パッケージ基板１０２からワイヤ１１４、１２４を介して正電源ＶＤＤ及びグランドＧＮＤの両方を受け取るためのパッド１１２、１２２が設けられるため、パッド数が多くなり、チップサイズが大きくなる。
また、第１チップ１１０、第２チップ１２０に設けられる電源メッシュ１１１、１２１は、２層の配線層を必要とするため、チップの薄型化の妨げになる。さらに、正電源ＶＤＤを供給する配線１１１ａ、グランドＧＮＤを供給する配線１１１ｂは、各配線層の配線領域の半分ずつを使用することになるため、配線の抵抗成分が大きくなり、ＩＲドロップが大きくなる。
一方、図１〜図３に示す上記第１の実施形態に係る半導体装置１では、第１チップ１０、第２チップ２０に、正電源ＶＤＤ又はグランドＧＮＤの一方のみをパッケージ基板２から受け取るためのパッド１２、２２を設けていればよいため、図４〜図６に示す比較例における第１チップ１１０、第２チップ１２０と比較して、パッド数を削減することができ、チップサイズを小さくすることができる。
また、第１チップ１０、第２チップ２０は、正電源ＶＤＤ又はグランドＧＮＤの一方のみの電源メッシュ１１、２１を備えていればよく、電源メッシュ１１、２１は１層の配線層で形成することができるため、図４〜図６に示す比較例における第１チップ１１０、第２チップ１２０と比較して、電源メッシュに使用する配線層を減らすことができ、チップを薄型化することができる。
さらに、第１チップ１０、第２チップ２０では、１層の配線層の配線領域を、正電源ＶＤＤを供給する配線１１ａ又はグランドＧＮＤを供給する配線２１ａのみが使用するため、図４〜図６に示す比較例における第１チップ１１０、第２チップ１２０と比較して、配線の抵抗成分は小さくなり、ＩＲドロップを小さくすることができる。
このように、本発明の第１の実施形態に係る半導体装置１によれば、積層チップを小型化し、ＩＲドロップを改善することができる。
（第２の実施形態）図７〜図９を用いて本発明の第２の実施形態に係る半導体装置２０１を説明する。図７は半導体装置２０１の断面図、図８は第１チップ２１０及び第２チップ２２０の平面図、図９（ａ）は第１チップ２１０に設けられている電源メッシュ２１１の平面図、図９（ｂ）は第２チップ２２０に設けられている電源メッシュ２２１の平面図である。
図７及び図８に示すように、半導体装置２０１は、パッケージ基板２０２と、パッケージ基板２０２上に設けられた第１チップ２１０と、第１チップ２１０上に設けられた第２チップ２２０とを備えている。第２チップ２２０は、第１チップ２１０よりサイズが小さく、第１チップ２１０の中央部上に積層されている。第１チップ２１０及び第２チップ２２０には、それぞれ、正電源ＶＤＤ＿Ａ、及び正電源ＶＤＤ＿Ａとは異なる種類の電源である正電源ＶＤＤ＿Ｂを必要とする素子が設けられているものとする。
第１チップ２１０の上面の外周部には、複数のパッド２１２が設けられており、各パッド２１２はワイヤ２１４を介してパッケージ基板２０２に接続されている。各パッド２１２は、ワイヤ２１４を介して、パッケージ基板２０２から第１電源（正電源ＶＤＤ＿Ａ）及び第３電源（グランドＧＮＤ）を受け取ったり、データ信号の送受信を行ったりする。図８はパッド２１２の配置の一例を示しており、“Ｖ＿Ａ”が正電源ＶＤＤ＿Ａに対応するパッド２１２を示し、“Ｇ”がグランドＧＮＤに対応するパッド２１２を示し、“Ｓ”がデータ信号に対応するパッド２１２を示している。
また、第１チップ２１０と同様に、第２チップ２２０の上面の外周部には、複数のパッド２２２が設けられており、各パッド２２２はワイヤ２２４を介してパッケージ基板２０２に接続されている。各パッド２２２は、ワイヤ２２４を介して、パッケージ基板２０２から第２電源（正電源ＶＤＤ＿Ｂ）及び第３電源（グランドＧＮＤ）を受け取ったり、データ信号の送受信を行ったりする。図８はパッド２２２の配置の一例を示しており、“Ｇ”がグランドＧＮＤに対応するパッド２２２を示し、“Ｖ＿Ｂ”が正電源ＶＤＤ＿Ｂに対応するパッド２２２を示し、“Ｓ”がデータ信号に対応するパッド２２２を示している。
図７及び図９（ａ）に示すように、第１チップ２１０には、正電源ＶＤＤ＿Ａ及びグランドＧＮＤを第１チップ２１０全体に供給するためのメッシュ状（格子状）に配置された配線２１１ａ、２１１ｂからなる電源メッシュ２１１が設けられている。
また、図７及び図９（ｂ）に示すように、第２チップ２２０には、グランドＧＮＤ及び正電源ＶＤＤ＿Ｂを第２チップ２２０全体に供給するためのメッシュ状（格子状）に配置された配線２２１ａ、２２１ｂからなる電源メッシュ２２１が設けられている。
図７及び図８に示すように、第２チップ２２０には、複数の貫通電極２２６及びバンプ２２８が設けられている。貫通電極２２６は、第２チップ２２０に小さな孔を開け、その孔に金属を充填することによって形成することができ、ＴＳＶ（Through Silicon Via）とも言われている。
この貫通電極２２６及びバンプ２２８により、第１チップ２１０と第２チップ２２０とが電気的に接続され、第１チップ２１０と第２チップ２２０との間でデータ信号の送受信を行うことができる。
また、貫通電極２２６及びバンプ２２８により、第１チップ２１０から第２チップ２２０へ正電源ＶＤＤ＿Ａを供給することができる。同様に、貫通電極２２６及びバンプ２２８により、第２チップ２２０から第１チップ２１０へ正電源ＶＤＤ＿Ｂを供給することができる。
正電源ＶＤＤ＿Ａ供給用の貫通電極２２６は、第２チップ２２０において正電源ＶＤＤ＿Ａを必要とする領域の近傍に設けられる。また、正電源ＶＤＤ＿Ｂ供給用の貫通電極２２６は、第１チップ２１０において正電源ＶＤＤ＿Ｂを必要とする領域の近傍に設けられる。
このように、第１チップ２１０は、パッケージ基板２０２からワイヤ２１４を介して正電源ＶＤＤ＿Ａ及びグランドＧＮＤが与えられ、積層された（上層の）第２チップ２２０から貫通電極２２６を介して正電源ＶＤＤ＿Ｂが与えられる。一方、第２チップ２２０は、パッケージ基板２０２からワイヤ２２４を介してグランドＧＮＤ及び正電源ＶＤＤ＿Ｂが与えられ、積層された（下層の）第１チップ２１０から貫通電極２６を介して正電源ＶＤＤ＿Ａが与えられる。
第１チップ２１０、第２チップ２２０は、正電源ＶＤＤ＿Ａ又は正電源ＶＤＤ＿Ｂのいずれか一方のみと、グランドＧＮＤとをパッケージ基板２０２から受け取るためのパッド２１２、２２２を備えていればよいため、正電源ＶＤＤ＿Ａ、正電源ＶＤＤ＿Ｂ、及びグランドＧＮＤの全てをパッケージ基板２０２から受け取る場合と比較して、パッド数を削減することができ、チップサイズを小さくすることができる。
また、電源メッシュ２１１、２２１は、正電源ＶＤＤ＿Ａ又は正電源ＶＤＤ＿Ｂのいずれか一方と、グランドＧＮＤとをメッシュ状に配線すればよいため、正電源ＶＤＤ＿Ａ、正電源ＶＤＤ＿Ｂ、及びグランドＧＮＤの全てをメッシュ状に配線する場合と比較して、配線の抵抗成分は小さくなり、ＩＲドロップを小さくすることができる。
このように、本実施形態によれば、異なる種類の電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｂを、パッケージ基板２０２からワイヤを介して別々のチップに供給し、貫通電極２２６を用いてチップ間で電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｂを供給しあうことで、各チップの外周部に設けるパッド数を削減し、チップを小型化することができる。また、電源メッシュのＩＲドロップを改善することができる。
上記第２の実施形態では、図９（ａ）、（ｂ）に示すように、正電源ＶＤＤ＿Ａ及びグランドＧＮＤを第１チップ２１０全体に供給するための電源メッシュ２１１を第１チップ２１０に設け、グランドＧＮＤ及び正電源ＶＤＤ＿Ｂを第２チップ２２０全体に供給するための電源メッシュ２２１を第２チップ２２０に設けていたが、電源メッシュ２１１、２２１をそれぞれ、図１０に示すように、正電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、及びグランドＧＮＤをチップ全体に供給するための電源メッシュにしてもよい。この場合、正電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｂを供給するための貫通電極２２６の数を少なくすることができる。
上記第１、第２の実施形態では積層された２つのチップを有する半導体装置について説明したが、積層されるチップ数は３以上でもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１ 半導体装置
２ パッケージ基板
１０ 第１チップ
１１ 電源メッシュ
１２ パッド
１４ ワイヤ
２０ 第２チップ
２１ 電源メッシュ
２２ パッド
２４ ワイヤ
２６ 貫通電極（ＴＳＶ）
２８ バンプ

Claims (6)

  1. 基板上に積層された第１チップと、
    前記第１チップ上に積層された第２チップと、
    前記基板と前記第１チップに設けられた第１パッドとを接続し、前記基板から前記第１パッドへ第１電源を供給する第１ワイヤと、
    前記基板と前記第２チップに設けられた第２パッドとを接続し、前記基板から前記第２チップへ前記第１電源とは異なる第２電源を供給する第２ワイヤと、
    を備え、
    前記第２チップは、
    前記第１チップから前記第１電源の供給を受けるための第１貫通電極と、
    前記第２チップから前記第１チップへ前記第２電源を供給するための第２貫通電極と、
    を有していることを特徴とする半導体装置。
  2. 前記第１チップには、前記第１電源を供給する格子状に配置された配線が、１層の配線層にのみ設けられており、
    前記第２チップには、前記第２電源を供給する格子状に配置された配線が、１層の配線層にのみ設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１貫通電極は、前記第１電源を必要とする前記第２チップ内の素子に対応する領域に設けられ、
    前記第２貫通電極は、前記第２電源を必要とする前記第１チップ内の素子に対応する領域に設けられることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１チップは、前記第１ワイヤを介して前記基板から第３電源が供給され、
    前記第２チップは、前記第２ワイヤを介して前記基板から前記第３電源が供給されることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２チップは、前記第１チップとの間でデータ信号を伝送するための第３貫通電極をさらに有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第２チップは、前記第１チップよりサイズが小さく、前記第１チップの中央部上に積層されており、
    前記第１パッドは前記第１チップの外周部に設けられ、前記第２パッドは前記第２チップの外周部に設けられていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
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