WO2022172609A1 - Ａｉモジュール - Google Patents

Ａｉモジュール Download PDF

Info

Publication number
WO2022172609A1
WO2022172609A1 PCT/JP2021/047358 JP2021047358W WO2022172609A1 WO 2022172609 A1 WO2022172609 A1 WO 2022172609A1 JP 2021047358 W JP2021047358 W JP 2021047358W WO 2022172609 A1 WO2022172609 A1 WO 2022172609A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
processing units
main surface
view
plan
Prior art date
Application number
PCT/JP2021/047358
Other languages
English (en)
French (fr)
Inventor
幸嗣 小畑
勝 笹子
雅通 中川
達也 可部
寛之 後明
正朋 三橋
豊 園田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to CN202180093204.2A priority Critical patent/CN116830267A/zh
Priority to US18/264,194 priority patent/US20240038726A1/en
Priority to JP2022581225A priority patent/JPWO2022172609A1/ja
Publication of WO2022172609A1 publication Critical patent/WO2022172609A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Definitions

  • This disclosure relates to AI modules.
  • Patent Document 1 discloses a multi-layer semiconductor stack in which a plurality of semiconductor dies having functional units such as processor cores are stacked.
  • the present disclosure provides an AI module capable of performing AI-based calculations with low power consumption.
  • An AI module includes a first semiconductor chip, the first semiconductor chip includes a plurality of first processing units each of which performs a predetermined operation, and a plurality of second processing units each including a memory. and a processing unit, wherein the plurality of first processing units and the plurality of second processing units are arranged in a checkered pattern or stripes in plan view.
  • computation based on AI can be performed with low power consumption.
  • FIG. 1 is a perspective view showing an overview of an AI module according to an embodiment.
  • FIG. 2 is a cross-sectional view of the AI module according to the embodiment.
  • 3A is a plan view showing the layout of the base chip of the AI module according to the embodiment;
  • FIG. 3B is a plan view showing the layout of the first semiconductor chip and the third semiconductor chip of the AI module according to the embodiment;
  • FIG. 3C is a plan view showing the layout of the second semiconductor chip and the fourth semiconductor chip of the AI module according to the embodiment;
  • FIG. FIG. 4 is a cross-sectional view showing a stacked state of four semiconductor chips of the AI module according to the embodiment.
  • FIG. 5 is a cross-sectional view showing a connection portion of a through electrode for power supply of the AI module according to the embodiment.
  • FIG. 6 is a flow chart showing the method of manufacturing the AI module according to the embodiment.
  • FIG. 7 is a plan view showing the layout of the base chip and each semiconductor chip of the AI module according to Modification 1 of the embodiment.
  • FIG. 8 is a plan view showing the layout of the base chip and each semiconductor chip of the AI module according to Modification 2 of the embodiment.
  • FIG. 9 is a cross-sectional view showing a stacked state of four semiconductor chips of an AI module according to Modification 2 of the embodiment.
  • FIG. 10 is a plan view showing the layout of the base chip and each semiconductor chip of the AI module according to Modification 3 of the embodiment.
  • FIG. 11 is a cross-sectional view showing a stacked state of four semiconductor chips of an AI module according to Modification 3 of the embodiment.
  • FIG. 12 is a plan view showing the layout of the base chip and each semiconductor chip of the AI module according to Modification 4 of the embodiment.
  • FIG. 13 is a cross-sectional view of an AI module according to Modification 5 of the embodiment.
  • FIG. 14 is a cross-sectional view of an AI module according to Modification 6 of the embodiment.
  • An AI module includes a first semiconductor chip, the first semiconductor chip includes a plurality of first processing units each of which performs a predetermined operation, and a plurality of second processing units each including a memory.
  • the plurality of first processing sections and the plurality of second processing sections are arranged in a checkered pattern or stripes in plan view.
  • the first processing unit that performs calculations and the second processing unit that includes a memory are arranged side by side in one semiconductor chip. distance can be shortened. As a result, the data movement distance between the first processing unit and the second processing unit is shortened, so power consumption can be reduced.
  • each of the plurality of first processing units may perform the calculation based on a machine learning model.
  • the AI module according to one aspect of the present disclosure further includes a second semiconductor chip stacked on the first semiconductor chip, and the second semiconductor chip includes a plurality of a third processing unit; and a plurality of fourth processing units each including a memory, and wherein the plurality of third processing units and the plurality of fourth processing units have a checkered pattern or stripes in plan view may be arranged in a pattern.
  • each of the plurality of third processing units may perform the calculation based on a machine learning model.
  • the first semiconductor chip may further include a first communication unit
  • the second semiconductor chip may further include a second communication unit that communicates with the first communication unit
  • TSV Through Silicon Via
  • each of the first communication unit and the second communication unit may include a coil-shaped antenna. Further, for example, the first communication unit and the second communication unit may perform the communication by magnetically coupling the mutual antennas.
  • a TSV may be used as the communication section.
  • the plurality of first processing units correspond to the plurality of third processing units on a one-to-one basis, and in plan view, the corresponding third processing
  • the plurality of second processing sections may correspond to the plurality of fourth processing sections on a one-to-one basis, and may overlap the corresponding fourth processing sections in plan view.
  • the first communication unit may overlap one of the plurality of second processing units in plan view, or the second communication unit may overlap the plurality of fourth processing units in plan view. may overlap one of the
  • a memory is formed by repeatedly arranging a predetermined pattern including wiring and a storage section. For this reason, it is easy to meet the restrictions for using near field coupling communication, such as removing the pattern only from the portion that overlaps with the coil-shaped antenna.
  • the second processing section, the fourth processing section, and the respective coil-shaped antennas are arranged so as to overlap each other in a plan view, so an area dedicated to the antenna is provided. Instead, it is possible to use proximity magnetic field coupling communication. Therefore, miniaturization of the semiconductor chip and reduction in power consumption can be realized.
  • the plurality of first processing units correspond to the plurality of fourth processing units on a one-to-one basis, and in plan view, the corresponding fourth processing
  • the plurality of second processing sections may correspond to the plurality of third processing sections on a one-to-one basis, and may overlap the corresponding third processing sections in plan view.
  • the first and third processing units that perform arithmetic generate more heat.
  • the first processing section and the third processing section are arranged so as not to overlap each other in plan view, heat is not concentrated locally, and heat can be efficiently dissipated. can.
  • the first semiconductor chip further includes one or more fifth processing units each including a memory
  • the second semiconductor chip further includes one or more sixth processing units each including a memory.
  • the one or more fifth processing units may correspond to the one or more sixth processing units on a one-to-one basis, and may overlap the corresponding sixth processing units in plan view.
  • the first communication unit overlaps one of the one or more fifth processing units in plan view
  • the second communication unit overlaps the one or more sixth processing units in plan view. may overlap one of the
  • the fifth processing unit, the sixth processing unit, and the respective coil-shaped antennas are arranged so as to overlap each other in a plan view, near-field coupling communication can be performed without providing an area dedicated to antennas. can be used. Therefore, miniaturization of the semiconductor chip and reduction in power consumption can be realized.
  • the first semiconductor chip further includes a first semiconductor substrate having a first main surface and a second main surface facing each other, and the plurality of first processing units and the plurality of second processing units is provided at a position closer to the first main surface than the second main surface of the first semiconductor substrate, and the second semiconductor chip further has a third main surface and a fourth main surface facing back to each other. wherein the plurality of third processing units and the plurality of fourth processing units are provided at a position closer to the third main surface than the fourth main surface of the second semiconductor substrate
  • the first semiconductor chip and the second semiconductor chip may be stacked such that the first main surface and the third main surface face each other.
  • the AI module according to each aspect described above is formed.
  • only one type of semiconductor chip is required, which contributes to simplification of design and cost reduction.
  • the AI module according to one aspect of the present disclosure further includes a third semiconductor chip stacked on the second semiconductor chip, and a fourth semiconductor chip stacked on the third semiconductor chip,
  • the third semiconductor chip includes a third semiconductor substrate having a fifth main surface and a sixth main surface facing each other, a plurality of seventh processing units each performing a predetermined operation, and a plurality of wherein the plurality of seventh processing sections and the plurality of eighth processing sections are positioned closer to the fifth main surface than to the sixth main surface of the third semiconductor substrate.
  • the fourth semiconductor chip having a seventh main surface and an eighth main surface facing each other; includes a plurality of ninth processing units that perform predetermined operations, and a plurality of tenth processing units each including a memory, wherein the plurality of ninth processing units and the plurality of tenth processing units are configured to 4 semiconductor substrate, provided at a position closer to the seventh main surface than the eighth main surface, and arranged in a checkered pattern or stripes in plan view, the third semiconductor chip and the third semiconductor chip;
  • the 4 semiconductor chips are stacked so that the fifth main surface and the seventh main surface face each other, and the second semiconductor chip and the third semiconductor chip are stacked so that the fourth main surface and the sixth main surface You may laminate
  • the AI module according to one aspect of the present disclosure may further include through electrodes penetrating through the first semiconductor chip for supplying power to the second semiconductor chip.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, the same code
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. Also, the terms “above” and “below” are used only when two components are spaced apart from each other and there is another component between the two components, as well as when two components are spaced apart from each other. It also applies when two components are in contact with each other and are placed in close contact with each other. In the following description of each embodiment, the direction in which the semiconductor chips are stacked with respect to the base chip is defined as “upward”, and the opposite direction is defined as “downward”.
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified, so as to avoid confusion between constituent elements of the same kind and to distinguish them from each other. It is used for the purpose of
  • FIG. 1 is a perspective view showing an overview of an AI module 1 according to this embodiment.
  • the AI module 1 shown in FIG. 1 is a device that performs calculations based on AI.
  • AI-based calculations include, for example, natural language processing, voice recognition processing, image recognition processing, recommendation processing, and control processing for various devices. Computation is performed based on, for example, machine learning or deep learning.
  • the AI module 1 includes an interposer 10, a base chip 20, and one or more semiconductor chips 100.
  • the AI module 1 includes a first semiconductor chip 101 , a second semiconductor chip 102 , a third semiconductor chip 103 and a fourth semiconductor chip 104 as one or more semiconductor chips 100 .
  • the interposer 10, base chip 20 and one or more semiconductor chips 100 are stacked in this order. It should be noted that FIG. 1 only schematically represents the positional relationship of each element, and does not illustrate the thickness of each element, for example. Also, although the one or more semiconductor chips 100 are illustrated as not in contact with each other, in reality, the one or more semiconductor chips 100 are in direct contact with adjacent ones. Alternatively, one or more semiconductor chips 100 may be in contact with each member with a member (for example, an insulating film) interposed therebetween.
  • a member for example, an insulating film
  • the interposer 10 is a relay component that relays electrical connection between the base chip 20 and a substrate (not shown).
  • the base chip 20 is an SoC (System on a Chip) supported by the interposer 10. A specific configuration of the base chip 20 will be described later with reference to FIG. 3A.
  • SoC System on a Chip
  • Each of the one or more semiconductor chips 100 includes a processing unit that performs AI-based calculations and a processing unit that includes a memory for storing programs or data necessary for calculations or calculation results.
  • Semiconductor chip 100 is also called a die. A specific configuration of one or more semiconductor chips 100 will be described later with reference to FIGS. 3B, 3C and 4. FIG.
  • FIG. 2 is a cross-sectional view of the AI module 1 according to this embodiment. Note that in the cross-sectional view shown in FIG. 2, the semiconductor substrate is not shaded to indicate the cross-section from the viewpoint of visibility of the drawing. The same applies to other cross-sectional views to be described later.
  • the AI module 1 further includes a DAF (Die Attach Film) 30, a plurality of through electrodes 40, a plurality of bump electrodes 50, a plurality of bonding pads 60, and a plurality of bonding wires 70. And prepare.
  • the number of each of the through electrode 40, the bump electrode 50, the bonding pad 60 and the bonding wire 70 may be one.
  • the DAF 30 is an adhesive film that bonds the interposer 10 and the base chip 20 together.
  • the through electrodes 40 are electrodes for supplying power to one or more semiconductor chips 100 .
  • the through electrode 40 penetrates at least one of the one or more semiconductor chips 100 .
  • a specific example of the through electrode 40 will be described later with reference to FIG.
  • the bump electrodes 50 are connected to the through electrodes 40 .
  • the bump electrode 50 is formed using, for example, a metal such as gold or an alloy such as solder.
  • the bump electrodes 50 not only supply power to the one or more semiconductor chips 100 via the through electrodes 40 but also support and fix the one or more semiconductor chips 100 .
  • the plurality of bump electrodes 50 may include those mainly having the function of supporting and fixing the semiconductor chip 100 without having the function of supplying power.
  • An insulating resin member may be provided between the base chip 20 and the first semiconductor chip 101 so as to fill the spaces between the plurality of bump electrodes 50 .
  • the bonding pads 60 are conductive terminal portions provided on the main surface of the base chip 20, and are portions to which the bonding wires 70 are connected.
  • the bonding pad 60 is part of a wiring pattern formed using a metal such as gold, copper, aluminum, or an alloy.
  • the bonding wires 70 are conductive wires that electrically connect the interposer 10 and the base chip 20 .
  • the bonding wires 70 are metal wires formed using metals or alloys such as gold, copper, and aluminum, for example.
  • the bonding wires 70 are provided for power supply or data transmission/reception to the base chip 20 and one or more semiconductor chips 100 .
  • FIG. 3A is a plan view showing the layout of the base chip 20 of the AI module 1 according to this embodiment.
  • the base chip 20 includes multiple operation blocks 210 and multiple memory blocks 220 .
  • the plurality of operation blocks 210 and the plurality of memory blocks 220 are arranged in a checkered pattern in plan view.
  • Each of the plurality of calculation blocks 210 is an example of a processing section that executes a predetermined calculation.
  • the predetermined operations include AI-based operations.
  • the predetermined operation may include logical operations other than AI. That is, at least one of the plurality of operation blocks 210 is an AI accelerator circuit that performs AI-based operations.
  • operation block 210 performs at least one of convolution operations, matrix operations, and pooling operations. Arithmetic block 210 performs operations based on the machine learning model.
  • the arithmetic block 210 may include a logarithmic processing circuit.
  • the logarithmic processing circuit performs operations on logarithmically quantized input data. Specifically, the logarithmic processing circuit performs a convolution operation on logarithmically quantized input data.
  • the multiplication processing included in the convolution operation can be executed by addition processing by converting the data to be operated into the logarithmic domain. As a result, speeding up of calculation based on AI is realized.
  • the calculation performed by the calculation block 210 may include an error diffusion method using dither.
  • operational block 210 may include a dither circuit.
  • the dither circuit performs calculations using error diffusion techniques. As a result, even with a small number of bits, it is possible to suppress the deterioration of the accuracy of calculation.
  • One or more operation blocks 210 among the plurality of operation blocks 210 may be an operation circuit that performs logical operation.
  • Each of the plurality of memory blocks 220 includes memory.
  • Memory block 220 includes, for example, SRAM (Static Random Access Memory).
  • the memory block 220 stores data and/or calculation results used in the calculations of the calculation block 210 .
  • the memory included in the memory block 220 may be a DRAM (Dynamic Random Access Memory) or a NAND flash memory.
  • the base chip 20 includes a CPU (Central Processing Unit) 230, a DSP (Digital Signal Processor) 240, an ISP (Image Signal Processor) 250, a functional circuit 260, and peripheral device inputs. It comprises output interfaces 270 and 280 and a memory interface 290 . Note that the base chip 20 may not include at least one of these components. Also, the arrangement of each component is not limited to the example shown in FIG. 3A.
  • the CPU 230 is a processor that controls the AI module 1 as a whole. Specifically, the CPU 230 transmits and receives data and signals between the base chip 20 and one or more semiconductor chips 100, and executes operations and instructions.
  • the DSP 240 is a processor that performs digital signal processing related to AI-based calculations.
  • the ISP 250 is a signal processing circuit that processes image signals or video signals.
  • the function circuit 260 is a circuit that realizes a predetermined function executed by the AI module 1.
  • the peripheral device input/output interfaces 270 and 280 are interfaces for transmitting and receiving data and signals with devices other than the AI module 1 .
  • the peripheral input/output interface 270 may be, but is not limited to, a QSPI (Quad Serial Peripheral Interface), a GPIO (General Purpose Input/Output), or a debug interface.
  • the peripheral device input/output interface 280 is MIPI (Mobile Industry Processor Interface) or PCIe (Peripheral Component Interconnect-Express), but is not limited to these.
  • the memory interface 290 is a DRAM interface provided outside the AI module 1 .
  • the memory interface 290 is an interface conforming to the LPDDR (Low Power Double Data Rate) standard, but is not limited to this.
  • Active region 21 is a region including one of the two main surfaces of the semiconductor substrate forming base chip 20 .
  • a first semiconductor chip 101, a second semiconductor chip 102, a third semiconductor chip 103 and a fourth semiconductor chip 104 are provided as the plurality of semiconductor chips 100.
  • FIG. The first semiconductor chip 101, the second semiconductor chip 102, the third semiconductor chip 103, and the fourth semiconductor chip 104 are stacked above the base chip 20 in this order.
  • FIG. 3B is a plan view showing the layout of the first semiconductor chip 101 and the third semiconductor chip 103 of the AI module 1 according to this embodiment.
  • FIG. 3C is a plan view showing the layout of the second semiconductor chip 102 and the fourth semiconductor chip 104 of the AI module 1 according to this embodiment. 3B and 3C both show a planar layout when each semiconductor chip is viewed from above in a state of being stacked on the base chip 20.
  • FIG. 3B is a plan view showing the layout of the first semiconductor chip 101 and the third semiconductor chip 103 of the AI module 1 according to this embodiment.
  • FIG. 3C is a plan view showing the layout of the second semiconductor chip 102 and the fourth semiconductor chip 104 of the AI module 1 according to this embodiment.
  • 3B and 3C both show a planar layout when each semiconductor chip is viewed from above in a state of being stacked on the base chip 20.
  • FIG. 4 is a cross-sectional view showing a stacked state of four semiconductor chips of the AI module 1 according to the embodiment. Specifically, FIG. 4 shows the stacked state of the first semiconductor chip 101, the second semiconductor chip 102, the third semiconductor chip 103, and the fourth semiconductor chip 104. As shown in FIG.
  • the first semiconductor chip 101 includes a plurality of operation blocks 211 and a plurality of memory blocks 221, as shown in FIGS. 3B and 4.
  • the calculation block 211 is an example of a first processing unit that executes predetermined calculations such as AI-based calculations.
  • Operational block 211 is, for example, the same as operational block 210 and performs operations based on a machine learning model.
  • the memory block 221 is an example of a second processing section including memory.
  • Memory block 221 is, for example, the same as memory block 220 and includes SRAM.
  • the first semiconductor chip 101 includes a first semiconductor substrate 111 and a first active area 121 .
  • the first semiconductor substrate 111 has a front main surface 111a and a back main surface 111b facing each other.
  • the front main surface 111a is an example of a first main surface.
  • the back main surface 111b is an example of a second main surface.
  • the first semiconductor substrate 111 is, for example, a silicon substrate.
  • the first active area 121 is an area in which a plurality of operation blocks 211 and a plurality of memory blocks 221 are provided.
  • the first active region 121 is a region including the front main surface 111a. That is, the plurality of operation blocks 211 and the plurality of memory blocks 221 are provided at positions closer to the front main surface 111a than the back main surface 111b.
  • the "active area” is an operating area where the main functions of the semiconductor chip are exhibited.
  • a plurality of circuit elements such as transistors, capacitors, inductors, resistors or diodes are formed in the active area.
  • An operation block and a memory block are formed by electrically connecting a plurality of circuit elements with wiring.
  • the second semiconductor chip 102 includes multiple operation blocks 212 and multiple memory blocks 222, as shown in FIGS. 3C and 4 .
  • the calculation block 212 is an example of a third processing unit that executes predetermined calculations such as AI-based calculations.
  • the calculation block 212 is the same as the calculation block 211, for example, and performs calculations based on the machine learning model.
  • Memory block 222 is an example of a fourth processing unit that includes memory. Memory block 222 is, for example, the same as memory block 221 and includes SRAM.
  • the second semiconductor chip 102 includes a second semiconductor substrate 112 and a second active area 122 .
  • the second semiconductor substrate 112 has a front main surface 112a and a back main surface 112b facing each other.
  • the front main surface 112a is an example of a third main surface.
  • the back main surface 112b is an example of a fourth main surface.
  • the second semiconductor substrate 112 is, for example, a silicon substrate.
  • the second active area 122 is an area in which a plurality of operation blocks 212 and a plurality of memory blocks 222 are provided.
  • the second active region 122 is a region including the front main surface 112a. That is, the plurality of operation blocks 212 and the plurality of memory blocks 222 are provided at positions closer to the front main surface 112a than the back main surface 112b.
  • the third semiconductor chip 103 includes a plurality of operation blocks 213 and a plurality of memory blocks 223, as shown in FIGS. 3B and 4.
  • the calculation block 213 is an example of a seventh processing unit that executes predetermined calculations such as AI-based calculations.
  • the calculation block 213 is the same as the calculation block 211, for example, and performs calculations based on the machine learning model.
  • the memory block 223 is an example of an eighth processing unit including memory.
  • Memory block 223 is, for example, the same as memory block 221 and includes SRAM.
  • the third semiconductor chip 103 includes a third semiconductor substrate 113 and a third active area 123 .
  • the third semiconductor substrate 113 has a front main surface 113a and a back main surface 113b facing each other.
  • the front main surface 113a is an example of a fifth main surface.
  • the back main surface 113b is an example of a sixth main surface.
  • the third semiconductor substrate 113 is, for example, a silicon substrate.
  • the third active area 123 is an area in which a plurality of operation blocks 213 and a plurality of memory blocks 223 are provided. Specifically, the third active region 123 is a region including the front main surface 113a. That is, the plurality of operation blocks 213 and the plurality of memory blocks 223 are provided at positions closer to the front main surface 113a than the back main surface 113b.
  • the fourth semiconductor chip 104 includes a plurality of operation blocks 214 and a plurality of memory blocks 224, as shown in FIGS. 3C and 4.
  • the calculation block 214 is an example of a ninth processing unit that executes predetermined calculations such as AI-based calculations. Arithmetic block 214 is, for example, the same as computational block 211 and performs computations based on machine learning models.
  • Memory block 224 is an example of a tenth processing unit that includes memory. Memory block 224 is, for example, the same as memory block 221 and includes SRAM.
  • the fourth semiconductor chip 104 includes a fourth semiconductor substrate 114 and a fourth active area 124 .
  • the fourth semiconductor substrate 114 has a front main surface 114a and a back main surface 114b facing each other.
  • the front main surface 114a is an example of a seventh main surface.
  • the back main surface 114b is an example of an eighth main surface.
  • the fourth semiconductor substrate 114 is, for example, a silicon substrate.
  • the fourth active area 124 is an area in which a plurality of operation blocks 214 and a plurality of memory blocks 224 are provided. Specifically, the fourth active region 124 is a region including the front main surface 114a. That is, the plurality of operation blocks 214 and the plurality of memory blocks 224 are provided at positions closer to the front main surface 114a than the back main surface 114b.
  • the first semiconductor chip 101 and the third semiconductor chip 103 have the same layout.
  • the plurality of operation blocks 211 and the plurality of memory blocks 221 are arranged in a checker pattern (matrix or grid is synonymous) in plan view.
  • the operation blocks 211 and the memory blocks 221 are alternately arranged one by one along the row direction (horizontal direction) and the column direction (vertical direction).
  • a plurality of operation blocks 211 and memory blocks 221 may be alternately arranged along at least one of the row direction and the column direction.
  • the second semiconductor chip 102 and the fourth semiconductor chip 104 have the same layout.
  • the plurality of operation blocks 212 and the plurality of memory blocks 222 are arranged in a checkered pattern (matrix or grid is also synonymous) in plan view.
  • the arrangement of the operation blocks 210 and the memory blocks 220 included in the base chip 20 is also the same as the arrangement of the operation blocks 212 and the memory blocks 222 included in the second semiconductor chip 102 .
  • the plurality of operation blocks 211 of the first semiconductor chip 101 correspond one-to-one to the plurality of memory blocks 222 of the second semiconductor chip 102, and overlap the corresponding memory blocks 222 in plan view.
  • the plurality of memory blocks 221 of the first semiconductor chip 101 correspond one-to-one to the plurality of operation blocks 212 of the second semiconductor chip 102, and overlap the corresponding operation blocks 212 in plan view. In other words, the operation blocks and the memory blocks do not overlap in plan view.
  • one operation block and the other memory block overlap in plan view, and the operation blocks and the memory blocks do not overlap.
  • one operation block and the other memory block overlap in plan view, and the operation blocks and the memory blocks do not overlap.
  • the base chip 20 and the first semiconductor chip 101 one operation block and the other memory block overlap in plan view, and the operation blocks and the memory blocks do not overlap.
  • each of the second semiconductor chip 102 and the fourth semiconductor chip 104 has a configuration in which the first semiconductor chip 101 (or the third semiconductor chip 103) is turned over.
  • the first semiconductor chip 101 and the second semiconductor chip 102 are stacked such that their front main surfaces 111a and 112a face each other.
  • the third semiconductor chip 103 and the fourth semiconductor chip 104 are stacked such that their front main surfaces 113a and 114a face each other.
  • the second semiconductor chip 102 and the third semiconductor chip 103 are stacked such that their back side main surfaces 112b and 113b face each other.
  • the AI module 1 by stacking a plurality of semiconductor chips 100, it is possible to increase the computing power and memory capacity. Further, since the operation block and the memory block are adjacent to each other in each of the semiconductor chips 100 and the base chip 20, the data movement distance can be shortened, and power consumption can be reduced.
  • two adjacent semiconductor chips 100 are configured so that one operation block overlaps the other memory block.
  • operation blocks that tend to generate heat do not overlap each other, heat is not concentrated locally, and heat can be efficiently dissipated.
  • each of the base chip 20 and the plurality of semiconductor chips 100 includes a communication section for transmitting and receiving data and signals to and from each other.
  • communication is performed by proximity magnetic field coupling communication.
  • the base chip 20 and the plurality of semiconductor chips 100 each include an antenna magnetically coupled to each other.
  • the active area 21 of the base chip 20 is provided with a coil-shaped antenna 130 .
  • a coil-shaped antenna 131 is provided in the first active region 121 of the first semiconductor chip 101 .
  • a coil-shaped antenna 132 is provided in the second active region 122 of the second semiconductor chip 102 .
  • a coil-shaped antenna 133 is provided in the third active region 123 of the third semiconductor chip 103 .
  • a coil-shaped antenna 134 is provided in the fourth active region 124 of the fourth semiconductor chip 104 .
  • each active area is provided with a communication control circuit for wireless communication.
  • the antennas 130 to 134 can communicate by magnetic field coupling with each other.
  • the antennas 130 to 134 are provided at positions overlapping each other in plan view.
  • the antennas 130 to 134 are provided so that their coil axes are common.
  • Each of the antennas 130-134 is, for example, a pattern antenna formed into a coil by metal wiring in the corresponding active area.
  • each of the first semiconductor substrate 111, the second semiconductor substrate 112 and the third semiconductor substrate 113 is, for example, 15 ⁇ m.
  • the thickness of the fourth semiconductor substrate 114 is, for example, 100 ⁇ m.
  • the distance (the height of the bump electrode 50) between the back side main surface 111b of the first semiconductor substrate 111 and the front side main surface of the base chip 20 is, for example, 20 ⁇ m. Therefore, the distance between the antenna 130 of the base chip 20 and the antenna 134 of the fourth semiconductor chip 104, which is the farthest antenna, is about 65 ⁇ m, which is set within a range in which near field coupling communication can be performed. Note that these dimensions are merely examples and are not particularly limited.
  • FIG. 5 is a cross-sectional view showing the connecting portion of the through electrode for power supply of the AI module 1 according to the present embodiment. Two through electrodes 41 and 42 are shown in FIG.
  • the through electrode 41 is a through electrode for supplying power to the third semiconductor chip 103 and the fourth semiconductor chip 104, and is the same as the through electrode 40 shown in FIG.
  • the through electrode 41 is a so-called TSV.
  • the through electrode 41 is formed using conductive polysilicon or a metal material such as copper.
  • the through electrode 41 is connected to a terminal portion 143 provided in the third active region 123 and a terminal portion 144 provided in the fourth active region 124 .
  • Each of the terminal portions 143 and 144 is part of a wiring pattern formed using a metal such as gold, copper, aluminum, or an alloy. Power is supplied to the operation block and the memory block via the terminal section 143 or 144 .
  • the through electrode 42 is a through electrode for supplying power to the first semiconductor chip 101 and the second semiconductor chip 102 .
  • the through electrode 42 is a so-called TSV.
  • the through electrode 42 is formed using conductive polysilicon or a metal material such as copper.
  • the through electrode 42 is connected to the terminal portion 141 provided in the first active region 121 and the terminal portion 142 provided in the second active region 122 .
  • Each of the terminal portions 141 and 142 is part of a wiring pattern formed using a metal such as gold, copper, aluminum, or an alloy. Power is supplied to the operation block and the memory block via the terminal section 141 or 142 .
  • the through electrodes 41 for the third semiconductor chip 103 and the fourth semiconductor chip 104 and the through electrodes 42 for the first semiconductor chip 101 and the second semiconductor chip 102 are separately provided. As a result, power can be supplied to each semiconductor chip with sufficient accuracy.
  • the through electrode 42 may not be provided, and the through electrode 41 may also be connected to the terminal portions 141 and 142 . In this case, the terminal portions 141 to 144 are provided at positions overlapping each other in plan view.
  • FIG. 6 is a flow chart showing the manufacturing method of the AI module 1 according to this embodiment.
  • a plurality of (here, four) semiconductor wafers provided with a plurality of operation blocks and a plurality of memory blocks are prepared (S10).
  • the operation block and memory block can be formed by a semiconductor process such as a CMOS process, for example.
  • polishing is, for example, at least one of back grinding (BG) processing and CMP (Chemical Mechanical Polishing).
  • the insulating process is, for example, deposition of an insulating film such as a silicon oxide film.
  • the back side main surface (top surface or bottom surface) of one of the stacks is polished and insulated. Processing is performed (S30). As a result, a stack of four semiconductor wafers corresponding to the first semiconductor chip 101, the second semiconductor chip 102, the third semiconductor chip 103, and the fourth semiconductor chip 104 is formed.
  • through electrodes 40 are formed (S40). Specifically, after forming a through-hole by removing a part of the semiconductor wafer by etching, the inner surface of the through-hole is protected with an insulating film, and the through-electrode 40 is formed by filling the through-hole with a conductive material. Form.
  • a rewiring layer is formed on the back main surface 111b of the first semiconductor chip 101 to form the bump electrodes 50 (S50).
  • the stack of semiconductor wafers is singulated (S60). Thereby, a plurality of stacked bodies of the first semiconductor chip 101, the second semiconductor chip 102, the third semiconductor chip 103, and the fourth semiconductor chip 104 can be formed. Note that the surface on which the rewiring layer is not formed may be polished before singulation.
  • the individualized laminate is stacked on the base chip 20 (S70).
  • the AI module 1 shown in FIG. 2 is manufactured. Note that the manufacturing method shown here is merely an example, and is not particularly limited.
  • Modifications 1 to 4 differ from the embodiment in the layout of operation blocks and memory blocks.
  • Modifications 5 and 6 differ from the embodiment in the number of stacked semiconductor chips. The following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 7 is a plan view showing the layout of the base chip 320 and each semiconductor chip of the AI module according to this modification.
  • “#1" represents the first layer (that is, base chip) of the operation block and memory block.
  • “#2" to “#5" represent the stacking order of the semiconductor chips when the base chip is the first layer. The same applies to FIGS. 8, 10 and 12, which will be described later.
  • the plurality of operation blocks and the plurality of memory blocks are arranged in stripes.
  • one operation block and one memory block are alternately arranged along the row direction.
  • the operation block and the memory block each have blocks of the same kind arranged in series along the column direction.
  • a plurality of operation blocks and memory blocks may be alternately arranged along the row direction.
  • the base chip 320, the second semiconductor chip 302 and the fourth semiconductor chip 304 have the same layout, and the first semiconductor chip 301 and the third semiconductor chip 303 have the same layout.
  • the cross section along line IV-IV in FIG. 7 becomes the same as the cross section shown in FIG. Therefore, as in the embodiment, since the operation blocks that tend to generate heat do not overlap each other, the heat is not concentrated locally, and the heat can be efficiently dissipated. Further, since the operation block and the memory block are adjacent to each other in each semiconductor chip and base chip 420, the data movement distance can be shortened, and power consumption can be reduced.
  • FIG. 8 is a plan view showing the layout of the base chip 420 and each semiconductor chip of the AI module according to this modification.
  • FIG. 9 is a cross-sectional view showing a stacked state of four semiconductor chips of an AI module according to this modification.
  • FIG. 9 shows a cross section along line IX-IX in FIG.
  • the plurality of operation blocks and the plurality of memory blocks are arranged in stripes.
  • the arrangement of the plurality of operation blocks and the plurality of memory blocks are the same. is. That is, the plurality of operation blocks 211 of the first semiconductor chip 401 correspond one-to-one to the plurality of operation blocks 212 of the second semiconductor chip 402, and overlap the corresponding operation blocks 212 in plan view. Similarly, the plurality of memory blocks 221 of the first semiconductor chip 401 correspond one-to-one to the plurality of memory blocks 222 of the second semiconductor chip 402, and overlap the corresponding memory blocks 222 in plan view. In other words, the operation blocks overlap each other and the memory blocks overlap each other in plan view.
  • the operation blocks and the memory blocks overlap each other.
  • the operation blocks and the memory blocks overlap each other.
  • the operation blocks and the memory blocks overlap each other.
  • the base chip 420 and the first semiconductor chip 401 operation blocks and memory blocks overlap each other.
  • a communication unit is provided at a position overlapping the memory block in plan view.
  • the memory block 221 and the coiled antenna 131 overlap.
  • the second semiconductor chip 402, the third semiconductor chip 403, and the fourth semiconductor chip 404 as well.
  • the antennas 131 to 134 and the memory blocks 221 to 224 overlap each other in plan view.
  • An antenna (not shown) provided on the base chip 420 similarly overlaps the antennas 131 to 134 in plan view.
  • the memory blocks 221 to 224 are usually formed by repeatedly arranging a predetermined pattern including wiring and memory portions. Therefore, it is easy to change the design, such as removing the repeated pattern from only the portions overlapping the antennas 131-134.
  • the communication section can be arranged so as to overlap the memory block, there is no need to provide a dedicated area for the communication section in a plan view, and the miniaturization of the semiconductor chip, that is, the miniaturization of the AI module can be achieved. can be realized. Moreover, power consumption can be reduced by using proximity magnetic field coupling communication. In addition, as in the embodiment and modification 1, power consumption can be reduced by shortening the data movement distance.
  • FIG. 10 is a plan view showing the layout of the base chip 520 and each semiconductor chip of the AI module according to this modification.
  • FIG. 11 is a cross-sectional view showing a stacked state of two semiconductor chips of an AI module according to this modification.
  • FIG. 11 shows a cross section along line XI--XI in FIG.
  • the first semiconductor chip 501 includes multiple memory blocks 521 in addition to the configuration of the first semiconductor chip 101 .
  • the number of memory blocks 521 may be only one, or may be three or more.
  • Memory block 521 is an example of a fifth processing unit that includes memory.
  • a plurality of memory blocks 521 are provided in the center of the first semiconductor chip 501 .
  • the plurality of memory blocks 521 are provided in the center in the row direction within the arrangement area of 4 rows and 4 columns configured by the operation blocks 211 and the memory blocks 221 .
  • each of the plurality of memory blocks 521 has a rectangular shape elongated in the column direction in plan view, and is arranged continuously in the column direction.
  • the plurality of memory blocks 521 may have a rectangular shape elongated in the row direction, and may be arranged continuously in the row direction at the center in the column direction within an arrangement area of 4 rows and 4 columns.
  • the operation block 211 and the memory block 221 may be arranged so as to surround the memory block 521 on the top, bottom, left, and right.
  • the memory blocks 521 may be arranged diagonally.
  • the second semiconductor chip 502 includes a plurality of memory blocks 522 in addition to the configuration of the second semiconductor chip 102 . Note that the number of memory blocks 522 may be only one, or may be three or more. Memory block 522 is an example of a sixth processing unit that includes memory.
  • the shape, number and arrangement of the multiple memory blocks 522 are the same as the multiple memory blocks 521 .
  • the plurality of memory blocks 522 correspond to the plurality of memory blocks 521 one-to-one, and overlap the corresponding memory blocks 521 in plan view.
  • the third semiconductor chip 503 includes a plurality of memory blocks 523 in addition to the configuration of the third semiconductor chip 103 .
  • the number of memory blocks 523 may be only one, or may be three or more.
  • Memory block 523 is an example of a processing unit that includes memory. The shape, number and arrangement of the plurality of memory blocks 523 are the same as those of the plurality of memory blocks 521 .
  • the fourth semiconductor chip 504 includes a plurality of memory blocks 524 in addition to the configuration of the fourth semiconductor chip 104 .
  • the number of memory blocks 524 may be only one, or may be three or more.
  • Memory block 524 is an example of a processing unit that includes memory.
  • the shape, number and arrangement of the plurality of memory blocks 524 are the same as those of the plurality of memory blocks 521 .
  • the plurality of memory blocks 524 correspond to the plurality of memory blocks 523 on a one-to-one basis, and overlap the corresponding memory blocks 523 in plan view.
  • the base chip 520 includes a plurality of memory blocks 525 in addition to the configuration of the base chip 20 shown in FIG. 3A. Note that the number of memory blocks 525 may be only one, or may be three or more. The shape, number and arrangement of the plurality of memory blocks 525 are the same as those of the plurality of memory blocks 521 .
  • a communication unit is provided at a position overlapping the memory blocks 521 to 524 in plan view.
  • the memory block 521 and the coiled antenna 131 overlap.
  • the antennas 131-134 and the memory blocks 521-524 overlap each other in plan view.
  • An antenna (not shown) provided on the base chip 520 similarly overlaps the antennas 131 to 134 in plan view.
  • the communication section can be arranged overlapping the memory blocks 521 to 524 in the same manner as in Modification 2, so there is no need to provide a dedicated area for the communication section in a plan view, and the size of the semiconductor chip can be reduced.
  • a miniaturization of the AI module can be realized.
  • power consumption can be reduced by using proximity magnetic field coupling communication.
  • power consumption can be reduced by shortening the data movement distance.
  • this modification as in the embodiment and modification 1, since the operation blocks do not overlap each other in a plan view, heat is not concentrated locally, and heat can be efficiently dissipated.
  • FIG. 12 is a plan view showing the layout of the base chip 620 and each semiconductor chip of the AI module according to this modification.
  • a first semiconductor chip 601, a second semiconductor chip 602, a third semiconductor chip 603, a fourth semiconductor chip 604, and a base chip 620 are respectively the first semiconductor chip 401 and the second semiconductor chip 401 according to Modification 1. It has a configuration in which a memory block 521, 522, 523, 524 or 525 is added to each of the second semiconductor chip 402, the third semiconductor chip 403, the fourth semiconductor chip 404 and the base chip 420. FIG. In this case, an effect similar to that of Modification 3 can be obtained.
  • FIG. 13 is a cross-sectional view of an AI module 700 according to this modification.
  • the AI module 700 differs in the number of laminated semiconductor chips from the AI module 1 according to the embodiment.
  • the AI module 700 has two semiconductor chips 100 .
  • the two semiconductor chips 100 and the base chip 20 may be combinations of the semiconductor chips and base chips shown in Modifications 1 to 4, respectively.
  • the AI module 700 shown in FIG. 13 is formed, for example, by omitting step S30 in the manufacturing method shown in FIG.
  • FIG. 14 is a cross-sectional view of an AI module 800 according to this modification.
  • the AI module 800 differs in the number of laminated semiconductor chips from the AI module 1 according to the embodiment.
  • AI module 800 comprises only one semiconductor chip 100 .
  • the semiconductor chip 100 and the base chip 20 may each be a combination of the first semiconductor chip and the base chip shown in Modifications 1-4.
  • the AI module 800 shown in FIG. 14 is formed, for example, by omitting steps S20 to S40 in the manufacturing method shown in FIG.
  • an AI module may not include a base chip and an interposer.
  • the AI module may be a single semiconductor chip itself.
  • the AI module may be the base chip itself, and may not include a semiconductor chip stacked on the base chip.
  • the number and arrangement of operation blocks and memory blocks provided in each semiconductor chip are not limited to the examples shown in the embodiment and modifications.
  • the numbers of operation blocks and memory blocks may be different from each other.
  • the shape of the operation block and the memory block may be different from each other.
  • the shape of the operation block and the memory block may be rectangular or polygonal instead of square.
  • the arrangement of operation blocks and memory blocks in the first semiconductor chip may be different from the arrangement of operation blocks and memory blocks in the third semiconductor chip.
  • the arrangement of operation blocks and memory blocks in the second semiconductor chip may be different from the arrangement of operation blocks and memory blocks in the fourth semiconductor chip.
  • the first semiconductor chip 101 and the second semiconductor chip 102 according to the embodiment may be combined with the third semiconductor chip and the fourth semiconductor chip according to any one of the modifications 1-4.
  • the communication unit has shown an example including a magnetically coupled coiled antenna, but is not limited to this.
  • the communication unit may perform wired communication using the through electrodes.
  • the present disclosure can be used as an AI module that can perform AI-based calculations with low power consumption, and can be used, for example, in various electrical appliances and computer equipment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

ＡＩモジュール（１）は、第１半導体チップ（１０１）を備える。第１半導体チップ（１０１）は、それぞれが所定の演算を実行する複数の演算ブロック（２１１）と、それぞれがメモリを含む複数のメモリブロック（２２１）と、を含む。複数の演算ブロック（２１１）及び複数のメモリブロック（２２１）は、平面視において、チェッカーパターン状又はストライプ状に配列されている。

Description

ＡＩモジュール
　本開示は、ＡＩモジュールに関する。
　特許文献１には、プロセッサコアなどの機能ユニットを有する半導体ダイが複数個積層された多層半導体スタックが開示されている。
特開２０１０－２６３２０３号公報
M. Saito et. al., "An Extended XY Coil for Noise Reduction in Inductive-Coupling Link", 2009 IEEE Asian Solid-State Circuits Conference, Dec. 2009, pp. 305-308 K. Niitsu et al., "Interference from Power/Signal Lines and to SRAM Circuits in 65nm CMOS Inductive-Coupling Link", 2007 IEEE Asian Solid-State Circuits Conference, Jan. 2007, pp. 131-134
　近年、人工知能（ＡＩ）に基づいた様々な演算を低消費電力で行うことが期待されている。このような演算を行うために、特許文献１に開示された多層半導体スタックを利用した場合、機能ユニット間でデータの移動距離が長くなり、消費電力の低減が困難である。
　そこで、本開示は、ＡＩに基づく演算を低消費電力で行うことができるＡＩモジュールを提供する。
　本開示の一態様に係るＡＩモジュールは、第１半導体チップを備え、前記第１半導体チップは、それぞれが所定の演算を実行する複数の第１処理部と、それぞれがメモリを含む複数の第２処理部と、を含み、前記複数の第１処理部及び前記複数の第２処理部は、平面視において、チェッカーパターン状又はストライプ状に配列されている。
　本開示によれば、ＡＩに基づく演算を低消費電力で行うことができる。
図１は、実施の形態に係るＡＩモジュールの概観を示す斜視図である。 図２は、実施の形態に係るＡＩモジュールの断面図である。 図３Ａは、実施の形態に係るＡＩモジュールのベースチップのレイアウトを示す平面図である。 図３Ｂは、実施の形態に係るＡＩモジュールの第１半導体チップ及び第３半導体チップのレイアウトを示す平面図である。 図３Ｃは、実施の形態に係るＡＩモジュールの第２半導体チップ及び第４半導体チップのレイアウトを示す平面図である。 図４は、実施の形態に係るＡＩモジュールの４つの半導体チップの積層状態を示す断面図である。 図５は、実施の形態に係るＡＩモジュールの電源供給用の貫通電極の接続部分を示す断面図である。 図６は、実施の形態に係るＡＩモジュールの製造方法を示すフローチャートである。 図７は、実施の形態の変形例１に係るＡＩモジュールのベースチップ及び各半導体チップのレイアウトを示す平面図である。 図８は、実施の形態の変形例２に係るＡＩモジュールのベースチップ及び各半導体チップのレイアウトを示す平面図である。 図９は、実施の形態の変形例２に係るＡＩモジュールの４つの半導体チップの積層状態を示す断面図である。 図１０は、実施の形態の変形例３に係るＡＩモジュールのベースチップ及び各半導体チップのレイアウトを示す平面図である。 図１１は、実施の形態の変形例３に係るＡＩモジュールの４つの半導体チップの積層状態を示す断面図である。 図１２は、実施の形態の変形例４に係るＡＩモジュールのベースチップ及び各半導体チップのレイアウトを示す平面図である。 図１３は、実施の形態の変形例５に係るＡＩモジュールの断面図である。 図１４は、実施の形態の変形例６に係るＡＩモジュールの断面図である。
　（本開示の概要）
　本開示の一態様に係るＡＩモジュールは、第１半導体チップを備え、前記第１半導体チップは、それぞれが所定の演算を実行する複数の第１処理部と、それぞれがメモリを含む複数の第２処理部と、を含み、前記複数の第１処理部及び前記複数の第２処理部は、平面視において、チェッカーパターン状又はストライプ状に配列されている。
　これにより、１つの半導体チップ内で、演算を行う第１処理部とメモリを含む第２処理部とが隣り合わせで並んで配置されるので、第１処理部と第２処理部とを結ぶ配線の距離を短くすることができる。このため、第１処理部と第２処理部との間でデータの移動距離が短くなるので、消費電力を低減することができる。
　また、例えば、前記複数の第１処理部はそれぞれ、機械学習モデルに基づいて前記演算を実行してもよい。
　これにより、ＡＩに基づく演算の精度の向上を図ることができる。
　また、例えば、本開示の一態様に係るＡＩモジュールは、さらに、前記第１半導体チップに積層された第２半導体チップを備え、前記第２半導体チップは、それぞれが所定の演算を実行する複数の第３処理部と、それぞれがメモリを含む複数の第４処理部と、を含み、かつ、前記複数の第３処理部及び前記複数の第４処理部は、平面視において、チェッカーパターン状又はストライプ状に配列されていてもよい。
　これにより、２つの半導体チップが積層されることで、演算量及びメモリ容量を増大させることができる。よって、演算を高速に行うことができる。
　また、例えば、前記複数の第３処理部はそれぞれ、機械学習モデルに基づいて前記演算を実行してもよい。
　これにより、ＡＩに基づく演算の精度の向上を図ることができる。
　また、例えば、前記第１半導体チップは、さらに、第１通信部を含み、前記第２半導体チップは、さらに、前記第１通信部と通信を行う第２通信部を含んでもよい。
　これにより、半導体チップ間で直接、データの送受信を行うことができる。
　半導体チップ間の通信では、ＴＳＶ（Through Silicon Via）を利用する技術が知られている。しかしながら、ＴＳＶを利用する場合には、半導体基板内に貫通電極を設ける領域を確保する必要があり、また、静電気（ＥＳＤ：Electro-Static Discharge）に対して各処理部を保護する必要がある。このため、第１処理部及び第２処理部が設けられた領域（すなわち、アクティブ領域）以外の領域の面積が大きくなるので、半導体チップの小型化が難しい。
　これに対して、本開示の一態様に係るＡＩモジュールでは、例えば、前記第１通信部及び前記第２通信部はそれぞれ、コイル形状のアンテナを含んでもよい。また、例えば、前記第１通信部及び前記第２通信部は、互いの前記アンテナが磁界結合することで前記通信を行ってもよい。
　これにより、積層された半導体チップ間の無線通信技術を、コイル形状のアンテナを利用した近接磁界結合を利用して実現することができる。ＴＳＶを利用しないので、アクティブ領域以外の領域の面積を小さくすることができ、半導体チップの小型化、すなわち、ＡＩモジュールの小型化を実現することができる。なお、半導体チップの小型化が求められない場合には、通信部としてＴＳＶが利用されてもよい。
　近接磁界結合通信を利用する場合には、コイル形状のアンテナ間の配線パターンに制約がある。例えば、２つのアンテナ間に金属線などが位置する場合、当該金属線が磁界結合を妨げ、通信精度が低下する。
　これに対して、本開示の一態様に係るＡＩモジュールでは、例えば、前記複数の第１処理部は、前記複数の第３処理部に一対一で対応し、平面視において、対応する第３処理部に重なっており、前記複数の第２処理部は、前記複数の第４処理部に一対一で対応し、平面視において、対応する第４処理部に重なっていてもよい。例えば、前記第１通信部は、平面視において、前記複数の第２処理部の１つに重なっていてもよく、又は、前記第２通信部は、平面視において、前記複数の第４処理部の１つに重なっていてもよい。
　メモリは、配線及び記憶部を含む所定のパターンが繰り返し配置されることで形成されている。このため、コイル形状のアンテナに重なる部分のみパターンを除去するなどのように、近接磁界結合通信を利用するための制約に合わせることが容易である。本態様に係るＡＩモジュールでは、例えば、第２処理部と、第４処理部と、各々のコイル形状のアンテナと、が平面視において重なるように配置されているので、アンテナ専用の領域を設けることなく、近接磁界結合通信を利用することができる。よって、半導体チップの小型化及び消費電力の低減を実現することができる。
　また、複数の半導体チップを積層した場合、動作時に生じる熱を効率良く放散させることが求められる。これに対して、本開示の一態様に係るＡＩモジュールでは、例えば、前記複数の第１処理部は、前記複数の第４処理部に一対一で対応し、平面視において、対応する第４処理部に重なっており、前記複数の第２処理部は、前記複数の第３処理部に一対一で対応し、平面視において、対応する第３処理部に重なっていてもよい。
　メモリを含む第２処理部及び第４処理部に比べて、演算を行う第１処理部及び第３処理部の方が、発熱量が多い。本態様に係るＡＩモジュールでは、第１処理部と第３処理部とが、平面視において重ならないように配置されているので、熱が局所的に集中せず、効率良く熱を放散させることができる。
　また、例えば、前記第１半導体チップは、さらに、それぞれがメモリを含む１以上の第５処理部を含み、前記第２半導体チップは、さらに、それぞれがメモリを含む１以上の第６処理部を含み、前記１以上の第５処理部は、前記１以上の第６処理部に一対一で対応し、平面視において、対応する第６処理部に重なっていてもよい。また、例えば、前記第１通信部は、平面視において、前記１以上の第５処理部の１つに重なっており、前記第２通信部は、平面視において、前記１以上の第６処理部の１つに重なっていてもよい。
　これにより、第５処理部と、第６処理部と、各々のコイル形状のアンテナと、が平面視において重なるように配置されているので、アンテナ専用の領域を設けることなく、近接磁界結合通信を利用することができる。よって、半導体チップの小型化及び消費電力の低減を実現することができる。
　また、例えば、前記第１半導体チップは、さらに、互いに背向する第１主面及び第２主面を有する第１半導体基板を含み、前記複数の第１処理部及び前記複数の第２処理部は、前記第１半導体基板の、前記第２主面よりも前記第１主面に近い位置に設けられ、前記第２半導体チップは、さらに、互いに背向する第３主面及び第４主面を有する第２半導体基板を含み、前記複数の第３処理部及び前記複数の第４処理部は、前記第２半導体基板の、前記第４主面よりも前記第３主面に近い位置に設けられ、前記第１半導体チップと前記第２半導体チップとは、前記第１主面と前記第３主面とが対面するように積層されていてもよい。
　これにより、例えば、同一の構成を有する２つの半導体チップを、表側主面同士を合わせて積層することにより、上述した各態様に係るＡＩモジュールが形成される。つまり、用意する半導体チップの種別が１種類で済むので、設計の簡単化及びコストの低減に貢献することができる。
　また、例えば、本開示の一態様に係るＡＩモジュールは、さらに、前記第２半導体チップに積層された第３半導体チップと、前記第３半導体チップに積層された第４半導体チップと、を備え、前記第３半導体チップは、互いに背向する第５主面及び第６主面を有する第３半導体基板と、それぞれが所定の演算を実行する複数の第７処理部と、それぞれがメモリを含む複数の第８処理部と、を含み、前記複数の第７処理部及び前記複数の第８処理部は、前記第３半導体基板の、前記第６主面よりも前記第５主面に近い位置に設けられ、かつ、平面視において、チェッカーパターン状又はストライプ状に配列されており、前記第４半導体チップは、互いに背向する第７主面及び第８主面を有する第４半導体基板と、それぞれが所定の演算を実行する複数の第９処理部と、それぞれがメモリを含む複数の第１０処理部と、を含み、前記複数の第９処理部及び前記複数の第１０処理部は、前記第４半導体基板の、前記第８主面よりも前記第７主面に近い位置に設けられ、かつ、平面視において、チェッカーパターン状又はストライプ状に配列されており、前記第３半導体チップと前記第４半導体チップとは、前記第５主面と前記第７主面とが対面するように積層され、前記第２半導体チップと前記第３半導体チップとは、前記第４主面と前記第６主面とが対面するように積層されていてもよい。
　これにより、例えば、表側主面同士を合わせた２つの半導体チップの積層体を複数準備し、当該積層体の裏側主面同士を積層することにより、演算量及びメモリ容量を更に増大させることができる。この場合も、用意する半導体チップの種別が１種類で済むので、設計の簡単化及びコストの低減に貢献することができる。
　また、例えば、本開示の一態様に係るＡＩモジュールは、さらに、前記第２半導体チップに電源を供給するための前記第１半導体チップを貫通する貫通電極を備えてもよい。
　これにより、各半導体チップに電源電圧を十分に供給することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、垂直又は一致などの要素間の関係性を示す用語、及び、正方形又は長方形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。以下の各実施の形態での説明では、ベースチップを基準として半導体チップが積層される方向を「上方」とし、その反対方向を「下方」とする。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態）
　［１．概要］
　まず、実施の形態に係るＡＩモジュールの概要について、図１を用いて説明する。図１は、本実施の形態に係るＡＩモジュール１の概観を示す斜視図である。
　図１に示されるＡＩモジュール１は、ＡＩに基づく演算を行う装置である。ＡＩに基づく演算には、例えば、自然言語処理、音声認識処理、画像認識処理及びレコメンデーション、並びに、各種機器の制御処理である。演算は、例えば機械学習又はディープラーニングなどに基づいて行われる。
　図１に示されるように、ＡＩモジュール１は、インターポーザ１０と、ベースチップ２０と、１以上の半導体チップ１００と、を備える。本実施の形態では、ＡＩモジュール１は、１以上の半導体チップ１００として、第１半導体チップ１０１、第２半導体チップ１０２、第３半導体チップ１０３及び第４半導体チップ１０４を備える。
　インターポーザ１０、ベースチップ２０及び１以上の半導体チップ１００は、この順で積層されている。なお、図１は、各要素の位置関係を模式的に表しているに過ぎず、例えば、各要素の厚みを図示していない。また、１以上の半導体チップ１００が互いに接触していないように図示されているが、実際には、１以上の半導体チップ１００は隣り合うもの同士で直接接触している。あるいは、１以上の半導体チップ１００は、間に部材（例えば、絶縁膜）を介して当該部材に半導体チップ１００の各々が接触していてもよい。
　インターポーザ１０は、ベースチップ２０と基板（図示せず）との電気的な接続を中継する中継部品である。
　ベースチップ２０は、インターポーザ１０に支持されたＳｏＣ（System on a Chip）である。ベースチップ２０の具体的な構成については、図３Ａを用いて後で説明する。
　１以上の半導体チップ１００はそれぞれ、ＡＩに基づく演算を行う処理部と、演算に必要なプログラム又はデータ若しくは演算結果などを記憶するためのメモリを含む処理部と、を備える。半導体チップ１００は、ダイとも呼ばれる。１以上の半導体チップ１００の具体的な構成については、図３Ｂ、図３Ｃ及び図４を用いて後で説明する。
　図２は、本実施の形態に係るＡＩモジュール１の断面図である。なお、図２に示される断面図では、図面の見やすさの観点から、半導体基板には断面を表す網掛けを付していない。後述する他の断面図においても同様である。
　図２に示されるように、ＡＩモジュール１は、さらに、ＤＡＦ（Die Attach Film）３０と、複数の貫通電極４０と、複数のバンプ電極５０と、複数のボンディングパッド６０と、複数のボンディングワイヤ７０と、を備える。なお、貫通電極４０、バンプ電極５０、ボンディングパッド６０及びボンディングワイヤ７０の各々の個数は、１つでもよい。
　ＤＡＦ３０は、インターポーザ１０とベースチップ２０とを接着する接着フィルムである。
　貫通電極４０は、１以上の半導体チップ１００に電源を供給するための電極である。貫通電極４０は、１以上の半導体チップ１００の少なくとも１つを貫通している。貫通電極４０の具体例については、図５を用いて後で説明する。
　バンプ電極５０は、貫通電極４０に接続されている。バンプ電極５０は、例えば、金などの金属又は半田などの合金を用いて形成されている。バンプ電極５０は、貫通電極４０を介して１以上の半導体チップ１００に電源を供給するだけでなく、１以上の半導体チップ１００を支持して固定する。複数のバンプ電極５０には、電源供給の機能を担わず、主として半導体チップ１００の支持及び固定の機能を有するものが含まれてもよい。なお、ベースチップ２０と第１半導体チップ１０１との間には、複数のバンプ電極５０の間を充填するように絶縁性の樹脂部材が設けられていてもよい。
　ボンディングパッド６０は、ベースチップ２０の主面に設けられた導電性の端子部であり、ボンディングワイヤ７０が接続される部分である。ボンディングパッド６０は、例えば金、銅、アルミニウムなどの金属又は合金を用いて形成された配線パターンの一部である。
　ボンディングワイヤ７０は、インターポーザ１０とベースチップ２０との電気的な接続を行う導電性のワイヤである。ボンディングワイヤ７０は、例えば金、銅、アルミニウムなどの金属又は合金を用いて形成された金属線である。ボンディングワイヤ７０は、ベースチップ２０及び１以上の半導体チップ１００への電源供給用又はデータの送受信用に設けられている。
　［２．ベースチップ］
　続いて、ベースチップ２０の構成例について、図３Ａを用いて説明する。図３Ａは、本実施の形態に係るＡＩモジュール１のベースチップ２０のレイアウトを示す平面図である。
　図３Ａに示されるように、ベースチップ２０は、複数の演算ブロック２１０と、複数のメモリブロック２２０と、を備える。複数の演算ブロック２１０及び複数のメモリブロック２２０は、平面視において、チェッカーパターン状に配列されている。
　複数の演算ブロック２１０はそれぞれ、所定の演算を実行する処理部の一例である。所定の演算には、ＡＩに基づく演算が含まれる。所定の演算には、ＡＩ以外の論理演算などが含まれてもよい。つまり、複数の演算ブロック２１０の少なくとも１つは、ＡＩに基づく演算を行うＡＩアクセラレータ回路である。例えば、演算ブロック２１０は、畳み込み演算、行列演算及びプーリング演算の少なくとも１つを行う。演算ブロック２１０は、機械学習モデルに基づいて演算を実行する。
　演算ブロック２１０は、対数処理回路を含んでもよい。対数処理回路は、対数量子化された入力データに対して演算を行う。具体的には、対数処理回路は、対数量子化された入力データの畳み込み演算を行う。畳み込み演算に含まれる乗算処理は、演算対象のデータが対数領域に変換されることにより、加算処理で実行可能である。これにより、ＡＩに基づく演算の高速化が実現される。
　また、演算ブロック２１０が行う演算は、ディザを用いた誤差拡散手法を含んでもよい。具体的には、演算ブロック２１０は、ディザ回路を含んでもよい。ディザ回路は、誤差拡散手法を用いた演算を行う。これにより、少ないビット数でも演算の精度の劣化を抑制することができる。
　複数の演算ブロック２１０のうち１以上の演算ブロック２１０は、論理演算を行う演算回路であってもよい。
　複数のメモリブロック２２０はそれぞれ、メモリを含んでいる。メモリブロック２２０は、例えばＳＲＡＭ（Static Random Access Memory）を含む。メモリブロック２２０は、演算ブロック２１０の演算に用いられるデータ及び／又は演算結果を記憶する。なお、メモリブロック２２０が含むメモリは、ＤＲＡＭ（Dynamic Random Access Memory）であってもよく、ＮＡＮＤ型フラッシュメモリであってもよい。
　また、図３Ａに示されるように、ベースチップ２０は、ＣＰＵ（Central Processing Unit）２３０と、ＤＳＰ（Digital Signal Processor）２４０と、ＩＳＰ（Image Signal Processor）２５０と、機能回路２６０と、周辺装置入出力インタフェース２７０及び２８０と、メモリインタフェース２９０と、を備える。なお、ベースチップ２０は、これらの構成要素のうち任意の少なくとも１つを備えていなくてもよい。また、各構成要素の配置は、図３Ａに示される例に限定されない。
　ＣＰＵ２３０は、ＡＩモジュール１全体の制御を行うプロセッサである。具体的には、ＣＰＵ２３０は、ベースチップ２０及び１以上の半導体チップ１００間のデータ及び信号の送受信を行い、演算及び命令を実行する。
　ＤＳＰ２４０は、ＡＩに基づく演算に関わるデジタル信号処理を行うプロセッサである。
　ＩＳＰ２５０は、画像信号又は映像信号を処理する信号処理回路である。
　機能回路２６０は、ＡＩモジュール１が実行する所定の機能を実現する回路である。
　周辺装置入出力インタフェース２７０及び２８０は、ＡＩモジュール１以外の他の装置との間でデータ及び信号の送受信を行うインタフェースである。例えば、周辺装置入出力インタフェース２７０は、ＱＳＰＩ（Quad Serial Peripheral Interface）、ＧＰＩＯ（General Purpose Input/Output）又はデバッグインタフェースなどであるが、これらに限定されない。また、周辺装置入出力インタフェース２８０は、ＭＩＰＩ（Mobile Industry Processor Interface）又はＰＣＩｅ（Peripheral Component Interconnect-Express）などであるが、これらに限定されない。
　メモリインタフェース２９０は、ＡＩモジュール１の外部に設けられたＤＲＡＭ用のインタフェースである。例えば、メモリインタフェース２９０は、ＬＰＤＤＲ（Low Power Double Data Rate）規格に準拠したインタフェースであるが、これに限定されない。
　図３Ａに示される各構成要素は、図２に示されるアクティブ領域２１に設けられている。アクティブ領域２１は、ベースチップ２０を構成する半導体基板の２つの主面の一方を含む領域である。
　［３．半導体チップ］
　続いて、半導体チップ１００の構成について説明する。
　本実施の形態では、複数の半導体チップ１００として、第１半導体チップ１０１、第２半導体チップ１０２、第３半導体チップ１０３及び第４半導体チップ１０４を備える。第１半導体チップ１０１、第２半導体チップ１０２、第３半導体チップ１０３及び第４半導体チップ１０４は、ベースチップ２０の上方にこの順で積層されている。
　図３Ｂは、本実施の形態に係るＡＩモジュール１の第１半導体チップ１０１及び第３半導体チップ１０３のレイアウトを示す平面図である。図３Ｃは、本実施の形態に係るＡＩモジュール１の第２半導体チップ１０２及び第４半導体チップ１０４のレイアウトを示す平面図である。図３Ｂ及び図３Ｃはいずれも、ベースチップ２０に積層された状態において、上方から各半導体チップを見たときの平面レイアウトを示している。
　図４は、実施の形態に係るＡＩモジュール１の４つの半導体チップの積層状態を示す断面図である。具体的には、図４は、第１半導体チップ１０１、第２半導体チップ１０２、第３半導体チップ１０３及び第４半導体チップ１０４の積層状態を示している。
　第１半導体チップ１０１は、図３Ｂ及び図４に示されるように、複数の演算ブロック２１１と、複数のメモリブロック２２１と、を含む。演算ブロック２１１は、ＡＩに基づく演算などの所定の演算を実行する第１処理部の一例である。演算ブロック２１１は、例えば演算ブロック２１０と同じであり、機械学習モデルに基づいて演算を実行する。メモリブロック２２１は、メモリを含む第２処理部の一例である。メモリブロック２２１は、例えばメモリブロック２２０と同じであり、ＳＲＡＭを含む。
　また、図４に示されるように、第１半導体チップ１０１は、第１半導体基板１１１と、第１アクティブ領域１２１と、を含む。
　第１半導体基板１１１は、互いに背向する表側主面１１１ａ及び裏側主面１１１ｂを有する。表側主面１１１ａは、第１主面の一例である。裏側主面１１１ｂは、第２主面の一例である。第１半導体基板１１１は、例えばシリコン基板である。
　第１アクティブ領域１２１は、複数の演算ブロック２１１及び複数のメモリブロック２２１が設けられた領域である。具体的には、第１アクティブ領域１２１は、表側主面１１１ａを含む領域である。つまり、複数の演算ブロック２１１及び複数のメモリブロック２２１は、裏側主面１１１ｂよりも表側主面１１１ａに近い位置に設けられている。なお、「アクティブ領域」は、半導体チップの主たる機能を発揮する動作領域である。アクティブ領域には、トランジスタ、キャパシタ、インダクタ、抵抗又はダイオードなどの複数の回路素子が形成されている。複数の回路素子が配線で電気的に接続されることによって、演算ブロック及びメモリブロックが形成されている。
　第２半導体チップ１０２は、図３Ｃ及び図４に示されるように、複数の演算ブロック２１２と、複数のメモリブロック２２２と、を含む。演算ブロック２１２は、ＡＩに基づく演算などの所定の演算を実行する第３処理部の一例である。演算ブロック２１２は、例えば演算ブロック２１１と同じであり、機械学習モデルに基づいて演算を実行する。メモリブロック２２２は、メモリを含む第４処理部の一例である。メモリブロック２２２は、例えばメモリブロック２２１と同じであり、ＳＲＡＭを含む。
　また、図４に示されるように、第２半導体チップ１０２は、第２半導体基板１１２と、第２アクティブ領域１２２と、を含む。
　第２半導体基板１１２は、互いに背向する表側主面１１２ａ及び裏側主面１１２ｂを有する。表側主面１１２ａは、第３主面の一例である。裏側主面１１２ｂは、第４主面の一例である。第２半導体基板１１２は、例えばシリコン基板である。
　第２アクティブ領域１２２は、複数の演算ブロック２１２及び複数のメモリブロック２２２が設けられた領域である。具体的には、第２アクティブ領域１２２は、表側主面１１２ａを含む領域である。つまり、複数の演算ブロック２１２及び複数のメモリブロック２２２は、裏側主面１１２ｂよりも表側主面１１２ａに近い位置に設けられている。
　第３半導体チップ１０３は、図３Ｂ及び図４に示されるように、複数の演算ブロック２１３と、複数のメモリブロック２２３と、を含む。演算ブロック２１３は、ＡＩに基づく演算などの所定の演算を実行する第７処理部の一例である。演算ブロック２１３は、例えば演算ブロック２１１と同じであり、機械学習モデルに基づいて演算を実行する。メモリブロック２２３は、メモリを含む第８処理部の一例である。メモリブロック２２３は、例えばメモリブロック２２１と同じであり、ＳＲＡＭを含む。
　また、図４に示されるように、第３半導体チップ１０３は、第３半導体基板１１３と、第３アクティブ領域１２３と、を含む。
　第３半導体基板１１３は、互いに背向する表側主面１１３ａ及び裏側主面１１３ｂを有する。表側主面１１３ａは、第５主面の一例である。裏側主面１１３ｂは、第６主面の一例である。第３半導体基板１１３は、例えばシリコン基板である。
　第３アクティブ領域１２３は、複数の演算ブロック２１３及び複数のメモリブロック２２３が設けられた領域である。具体的には、第３アクティブ領域１２３は、表側主面１１３ａを含む領域である。つまり、複数の演算ブロック２１３及び複数のメモリブロック２２３は、裏側主面１１３ｂよりも表側主面１１３ａに近い位置に設けられている。
　第４半導体チップ１０４は、図３Ｃ及び図４に示されるように、複数の演算ブロック２１４と、複数のメモリブロック２２４と、を含む。演算ブロック２１４は、ＡＩに基づく演算などの所定の演算を実行する第９処理部の一例である。演算ブロック２１４は、例えば演算ブロック２１１と同じであり、機械学習モデルに基づいて演算を実行する。メモリブロック２２４は、メモリを含む第１０処理部の一例である。メモリブロック２２４は、例えばメモリブロック２２１と同じであり、ＳＲＡＭを含む。
　また、図４に示されるように、第４半導体チップ１０４は、第４半導体基板１１４と、第４アクティブ領域１２４と、を含む。
　第４半導体基板１１４は、互いに背向する表側主面１１４ａ及び裏側主面１１４ｂを有する。表側主面１１４ａは、第７主面の一例である。裏側主面１１４ｂは、第８主面の一例である。第４半導体基板１１４は、例えばシリコン基板である。
　第４アクティブ領域１２４は、複数の演算ブロック２１４及び複数のメモリブロック２２４が設けられた領域である。具体的には、第４アクティブ領域１２４は、表側主面１１４ａを含む領域である。つまり、複数の演算ブロック２１４及び複数のメモリブロック２２４は、裏側主面１１４ｂよりも表側主面１１４ａに近い位置に設けられている。
　図３Ｂに示されるように、第１半導体チップ１０１と第３半導体チップ１０３とは、互いに同じレイアウトを有する。例えば、第１半導体チップ１０１では、複数の演算ブロック２１１及び複数のメモリブロック２２１は、平面視において、チェッカーパターン状（行列状又は格子状も同義である）に配列されている。具体的には、演算ブロック２１１とメモリブロック２２１とは、行方向（横方向）及び列方向（縦方向）の各々に沿って、１つずつ交互に並んで配列されている。なお、演算ブロック２１１とメモリブロック２２１とは、行方向及び列方向の少なくとも一方に沿って複数個ずつ交互に並んで配列されていてもよい。
　図３Ｃに示されるように、第２半導体チップ１０２と第４半導体チップ１０４とは、互いに同じレイアウトを有する。例えば、第２半導体チップ１０２では、複数の演算ブロック２１２及び複数のメモリブロック２２２は、平面視において、チェッカーパターン状（行列状又は格子状も同義である）に配列されている。なお、ベースチップ２０が含む演算ブロック２１０及びメモリブロック２２０の配列も、第２半導体チップ１０２が含む演算ブロック２１２及びメモリブロック２２２の配列と同じである。
　本実施の形態では、第１半導体チップ１０１の複数の演算ブロック２１１は、第２半導体チップ１０２の複数のメモリブロック２２２に一対一で対応し、平面視において、対応するメモリブロック２２２に重なっている。同様に、第１半導体チップ１０１の複数のメモリブロック２２１は、第２半導体チップ１０２の複数の演算ブロック２１２に一対一で対応し、平面視において、対応する演算ブロック２１２に重なっている。言い換えると、平面視において、演算ブロック同士、及び、メモリブロック同士が重ならない。
　第３半導体チップ１０３と第４半導体チップ１０４とにおいても同様に、一方の演算ブロックと他方のメモリブロックとが平面視において重なり、演算ブロック同士、及び、メモリブロック同士が重ならない。また、第３半導体チップ１０３と第２半導体チップ１０２とにおいても同様に、一方の演算ブロックと他方のメモリブロックとが平面視において重なり、演算ブロック同士、及び、メモリブロック同士が重ならない。ベースチップ２０と第１半導体チップ１０１とにおいても同様に、一方の演算ブロックと他方のメモリブロックとが平面視において重なり、演算ブロック同士、及び、メモリブロック同士が重ならない。
　本実施の形態では、第２半導体チップ１０２及び第４半導体チップ１０４はそれぞれ、第１半導体チップ１０１（又は第３半導体チップ１０３）を裏返した構成を有する。つまり、図４に示されるように、第１半導体チップ１０１と第２半導体チップ１０２とは、それぞれの表側主面１１１ａ及び１１２ａが対面するように積層されている。これにより、簡単に、一方の演算ブロックと他方のメモリブロックとが平面視において重なり、演算ブロック同士、及び、メモリブロック同士が重ならないようにすることができる。
　同様に、第３半導体チップ１０３と第４半導体チップ１０４とは、それぞれの表側主面１１３ａ及び１１４ａが対面するように積層されている。また、第２半導体チップ１０２と第３半導体チップ１０３とは、それぞれの裏側主面１１２ｂ及び１１３ｂが対面するように積層されている。
　このように、本実施の形態に係るＡＩモジュール１によれば、複数の半導体チップ１００が積層されていることにより、演算能力及びメモリ容量を増大させることができる。また、各半導体チップ１００及びベースチップ２０の各々では演算ブロックとメモリブロックとが隣接しているため、データの移動距離を短くすることができ、消費電力を低減することができる。
　また、積層された複数の半導体チップ１００のうち、隣接する２つの半導体チップ１００では、一方の演算ブロックと他方のメモリブロックとが重なるように構成されている。つまり、熱が発生しやすい演算ブロック同士が重ならないので、熱が局所的に集中せず、効率良く熱を放散させることができる。
　［４．半導体チップ間通信］
　続いて、半導体チップ１００間の通信について図２を用いて説明する。
　ＡＩモジュール１では、ベースチップ２０及び複数の半導体チップ１００の各々は、互いにデータ及び信号の送受信を行うための通信部を含む。本実施の形態では、通信は、近接磁界結合通信によって行われる。具体的には、ベースチップ２０及び複数の半導体チップ１００はそれぞれ、互いに磁界結合するアンテナを含んでいる。
　図２に示されるように、ベースチップ２０のアクティブ領域２１には、コイル形状のアンテナ１３０が設けられている。また、第１半導体チップ１０１の第１アクティブ領域１２１には、コイル形状のアンテナ１３１が設けられている。第２半導体チップ１０２の第２アクティブ領域１２２には、コイル形状のアンテナ１３２が設けられている。第３半導体チップ１０３の第３アクティブ領域１２３には、コイル形状のアンテナ１３３が設けられている。第４半導体チップ１０４の第４アクティブ領域１２４には、コイル形状のアンテナ１３４が設けられている。なお、図示されていないが、各アクティブ領域には、無線通信を行うための通信制御回路が設けられている。
　アンテナ１３０～１３４は、互いに磁界結合することにより通信可能である。具体的には、アンテナ１３０～１３４は、平面視において、互いに重なる位置に設けられている。例えば、アンテナ１３０～１３４は、コイルの軸が共通になるように設けられている。アンテナ１３０～１３４はそれぞれ、例えば、対応するアクティブ領域において、金属配線によってコイル状に形成されたパターンアンテナである。
　第１半導体基板１１１、第２半導体基板１１２及び第３半導体基板１１３の各々の厚さは、例えば１５μｍである。また、第４半導体基板１１４の厚さは、例えば１００μｍである。第１半導体基板１１１の裏側主面１１１ｂとベースチップ２０の表側主面との距離（バンプ電極５０の高さ）は、例えば２０μｍである。このため、ベースチップ２０のアンテナ１３０と、最も離れたアンテナである第４半導体チップ１０４のアンテナ１３４との距離は、約６５μｍになり、近接磁界結合通信による通信可能な範囲に設定されている。なお、これらの寸法は一例に過ぎず、特に限定されない。
　［５．電源供給］
　続いて、半導体チップ１００への電源供給について図５を用いて説明する。
　図５は、本実施の形態に係るＡＩモジュール１の電源供給用の貫通電極の接続部分を示す断面図である。図５には、２つの貫通電極４１及び４２が示されている。
　貫通電極４１は、第３半導体チップ１０３及び第４半導体チップ１０４に電源を供給するための貫通電極であり、図２に示される貫通電極４０と同じである。貫通電極４１は、いわゆるＴＳＶである。貫通電極４１は、導電性ポリシリコン、又は、銅などの金属材料を用いて形成されている。
　貫通電極４１は、第３アクティブ領域１２３に設けられた端子部１４３と、第４アクティブ領域１２４に設けられた端子部１４４と、に接続されている。端子部１４３及び１４４はそれぞれ、例えば金、銅、アルミニウムなどの金属又は合金を用いて形成された配線パターンの一部である。端子部１４３又は１４４を介して、演算ブロック及びメモリブロックに電源が供給される。
　貫通電極４２は、第１半導体チップ１０１及び第２半導体チップ１０２に電源を供給するための貫通電極である。貫通電極４２は、いわゆるＴＳＶである。貫通電極４２は、導電性ポリシリコン、又は、銅などの金属材料を用いて形成されている。
　貫通電極４２は、第１アクティブ領域１２１に設けられた端子部１４１と、第２アクティブ領域１２２に設けられた端子部１４２と、に接続されている。端子部１４１及び１４２はそれぞれ、例えば金、銅、アルミニウムなどの金属又は合金を用いて形成された配線パターンの一部である。端子部１４１又は１４２を介して、演算ブロック及びメモリブロックに電源が供給される。
　このように、第３半導体チップ１０３及び第４半導体チップ１０４用の貫通電極４１と、第１半導体チップ１０１及び第２半導体チップ１０２用の貫通電極４２とが別々に設けられている。これにより、各半導体チップに対して電源を十分な精度で供給することができる。
　なお、本実施の形態では、長さの異なる２種類の貫通電極４１及び４２が設けられているが、これに限定されない。貫通電極４２が設けられていなくてもよく、貫通電極４１が端子部１４１及び１４２にも接続されていてもよい。この場合、端子部１４１～１４４は、平面視において、互いに重なる位置に設けられている。
　［６．製造方法］
　続いて、ＡＩモジュール１の製造方法について図６を用いて説明する。
　図６は、本実施の形態に係るＡＩモジュール１の製造方法を示すフローチャートである。
　図６に示されるように、まず、複数の演算ブロック及び複数のメモリブロックが設けられた半導体ウェハを複数個（ここでは、４枚）準備する（Ｓ１０）。なお、演算ブロック及びメモリブロックは、例えばＣＭＯＳプロセスなどの半導体プロセスによって形成可能である。
　次に、準備した４枚の半導体ウェハを２個ずつ、互いの表側主面同士を合わせて積層した後、一方の半導体ウェハの裏側主面の研磨及び絶縁処理を行う（Ｓ２０）。研磨は、例えばバックグラインド（ＢＧ）加工及びＣＭＰ（Chemical Mechanical Polishing）の少なくとも一方である。絶縁処理は、例えばシリコン酸化膜などの絶縁膜の成膜である。
　次に、２枚の半導体ウェハの積層体を、研磨及び絶縁処理がされた裏側主面同士を合わせて積層した後、一方の積層体の裏側主面（最上面又は最下面）の研磨及び絶縁処理を行う（Ｓ３０）。これにより、第１半導体チップ１０１、第２半導体チップ１０２、第３半導体チップ１０３及び第４半導体チップ１０４に相当する４枚の半導体ウェハからなる積層体が形成される。
　次に、貫通電極４０を形成する（Ｓ４０）。具体的には、エッチングによって半導体ウェハの一部を除去することで貫通孔を形成した後、貫通孔の内面を絶縁膜で保護し、導電材料を貫通孔内に充填することによって貫通電極４０を形成する。
　次に、第１半導体チップ１０１の裏側主面１１１ｂに再配線層を形成し、バンプ電極５０を形成する（Ｓ５０）。
　次に、半導体ウェハの積層体を個片化する（Ｓ６０）。これにより、第１半導体チップ１０１、第２半導体チップ１０２、第３半導体チップ１０３及び第４半導体チップ１０４の積層体を複数個形成することができる。なお、個片化の前に、再配線層が形成されていない側の面の研磨を行ってもよい。
　次に、個片化された積層体をベースチップ２０に積層する（Ｓ７０）。これにより、図２に示されるＡＩモジュール１が製造される。なお、ここで示した製造方法は一例に過ぎず、特に限定されない。
　［７．変形例］
　続いて、実施の形態に係るＡＩモジュール１の変形例について説明する。変形例１～４では、実施の形態と比較して、演算ブロック及びメモリブロックのレイアウトが相違する。変形例５及び６では、実施の形態と比較して、半導体チップの積層数が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［７－１．変形例１］
　まず、変形例１について、図７を用いて説明する。図７は、本変形例に係るＡＩモジュールのベースチップ３２０及び各半導体チップのレイアウトを示す平面図である。なお、図７において、「＃１」は、演算ブロック及びメモリブロックの第１層目（すなわち、ベースチップ）を表している。「＃２」～「＃５」は、ベースチップを１層目としたときの半導体チップの積層順序を表している。後述する図８、図１０及び図１２においても同様である。
　図７に示されるように、ベースチップ３２０、第１半導体チップ３０１、第２半導体チップ３０２、第３半導体チップ３０３及び第４半導体チップ３０４の各々において、複数の演算ブロック及び複数のメモリブロックは、ストライプ状に配列されている。
　具体的には、演算ブロック及びメモリブロックはそれぞれ、行方向に沿って１つずつ交互に並んで配列されている。演算ブロック及びメモリブロックはそれぞれ、列方向に沿って、同種のブロックが連続して並んで配列されている。なお、演算ブロックとメモリブロックとは、行方向に沿って複数個ずつ交互に並んで配列されていてもよい。
　実施の形態と同様に、ベースチップ３２０、第２半導体チップ３０２及び第４半導体チップ３０４のレイアウトが同じであり、第１半導体チップ３０１及び第３半導体チップ３０３のレイアウトが同じである。これにより、図７のＩＶ－ＩＶ線における断面は、図４で示される断面と同じになる。よって、実施の形態と同様に、熱が発生しやすい演算ブロック同士が重ならないので、熱が局所的に集中せず、効率良く熱を放散させることができる。また、各半導体チップ及びベースチップ４２０の各々では演算ブロックとメモリブロックとが隣接しているため、データの移動距離を短くすることができ、消費電力を低減することができる。
　［７－２．変形例２］
　次に、変形例２について、図８及び図９を用いて説明する。図８は、本変形例に係るＡＩモジュールのベースチップ４２０及び各半導体チップのレイアウトを示す平面図である。図９は、本変形例に係るＡＩモジュールの４つの半導体チップの積層状態を示す断面図である。図９は、図８のＩＸ－ＩＸ線における断面を表している。
　図８に示されるように、ベースチップ４２０、第１半導体チップ４０１、第２半導体チップ４０２、第３半導体チップ４０３及び第４半導体チップ４０４の各々において、複数の演算ブロック及び複数のメモリブロックは、ストライプ状に配列されている。
　本変形例では、ベースチップ４２０、第１半導体チップ４０１、第２半導体チップ４０２、第３半導体チップ４０３及び第４半導体チップ４０４の各々において、複数の演算ブロック及び複数のメモリブロックの配列が互いに同じである。つまり、第１半導体チップ４０１の複数の演算ブロック２１１は、第２半導体チップ４０２の複数の演算ブロック２１２に一対一で対応し、平面視において、対応する演算ブロック２１２に重なっている。同様に、第１半導体チップ４０１の複数のメモリブロック２２１は、第２半導体チップ４０２の複数のメモリブロック２２２に一対一で対応し、平面視において、対応するメモリブロック２２２に重なっている。言い換えると、平面視において、演算ブロック同士、及び、メモリブロック同士がそれぞれ重なっている。
　第３半導体チップ４０３と第４半導体チップ４０４とにおいても同様に、演算ブロック同士、及び、メモリブロック同士がそれぞれ重なっている。また、第３半導体チップ４０３と第２半導体チップ４０２とにおいても同様に、演算ブロック同士、及び、メモリブロック同士がそれぞれ重なっている。ベースチップ４２０と第１半導体チップ４０１とにおいても同様に、演算ブロック同士、及び、メモリブロック同士が重なっている。
　本変形例では、メモリブロックに平面視において重なる位置に通信部が設けられている。具体的には、図９に示されるように、第１半導体チップ４０１では、メモリブロック２２１とコイル状のアンテナ１３１とが重なっている。第２半導体チップ４０２、第３半導体チップ４０３及び第４半導体チップ４０４においても同様である。本変形例では、アンテナ１３１～１３４とメモリブロック２２１～２２４とは、平面視において互いに重なっている。なお、ベースチップ４２０に設けられたアンテナ（図示せず）も同様に、アンテナ１３１～１３４と平面視において重なっている。
　メモリブロック２２１～２２４は、通常、配線及び記憶部を含む所定のパターンが繰り返し配置されることで形成されている。このため、アンテナ１３１～１３４に重複する部分のみ繰り返しパターンを除去するなどの設計変更が容易である。
　本変形例によれば、通信部をメモリブロックと重ねて配置することができるので、平面視において通信部専用の領域を設ける必要がなく、半導体チップの小型化、すなわち、ＡＩモジュールの小型化を実現することができる。また、近接磁界結合通信を利用することにより、消費電力を低減することができる。また、実施の形態及び変形例１と同様に、データの移動距離が短くなることによっても、消費電力を低減することができる。
　［７－３．変形例３］
　次に、変形例３について、図１０及び図１１を用いて説明する。図１０は、本変形例に係るＡＩモジュールのベースチップ５２０及び各半導体チップのレイアウトを示す平面図である。図１１は、本変形例に係るＡＩモジュールの２つの半導体チップの積層状態を示す断面図である。図１１は、図１０のＸＩ－ＸＩ線における断面を表している。
　図１０に示されるように、第１半導体チップ５０１は、第１半導体チップ１０１の構成に加えて、複数のメモリブロック５２１を含む。なお、メモリブロック５２１の個数は、１個のみであってもよく、３個以上であってもよい。メモリブロック５２１は、メモリを含む第５処理部の一例である。
　複数のメモリブロック５２１は、第１半導体チップ５０１の中央に設けられている。図１０に示される例では、複数のメモリブロック５２１は、演算ブロック２１１及びメモリブロック２２１が構成する４行４列の配置領域内において、行方向における中央に設けられている。具体的には、複数のメモリブロック５２１はそれぞれ、平面視において、列方向に長尺な長方形の形状を有し、列方向に連続して並んで配列されている。なお、複数のメモリブロック５２１は、行方向に長尺な長方形状を有し、４行４列の配置領域内において、列方向における中央で行方向に連続して並んで配列されていてもよい。あるいは、メモリブロック５２１の上下左右を囲むように、演算ブロック２１１及びメモリブロック２２１が配列されていてもよい。あるいは、メモリブロック５２１は、斜め方向に並んで配置されていてもよい。
　第２半導体チップ５０２は、第２半導体チップ１０２の構成に加えて、複数のメモリブロック５２２を含む。なお、メモリブロック５２２の個数は、１個のみであってもよく、３個以上であってもよい。メモリブロック５２２は、メモリを含む第６処理部の一例である。
　複数のメモリブロック５２２の形状、個数及び配列は、複数のメモリブロック５２１と同じである。複数のメモリブロック５２２は、複数のメモリブロック５２１に一対一で対応し、平面視において、対応するメモリブロック５２１に重なっている。
　第３半導体チップ５０３は、第３半導体チップ１０３の構成に加えて、複数のメモリブロック５２３を含む。なお、メモリブロック５２３の個数は、１個のみであってもよく、３個以上であってもよい。メモリブロック５２３は、メモリを含む処理部の一例である。複数のメモリブロック５２３の形状、個数及び配列は、複数のメモリブロック５２１と同じである。
　第４半導体チップ５０４は、第４半導体チップ１０４の構成に加えて、複数のメモリブロック５２４を含む。なお、メモリブロック５２４の個数は、１個のみであってもよく、３個以上であってもよい。メモリブロック５２４は、メモリを含む処理部の一例である。複数のメモリブロック５２４の形状、個数及び配列は、複数のメモリブロック５２１と同じである。複数のメモリブロック５２４は、複数のメモリブロック５２３に一対一で対応し、平面視において、対応するメモリブロック５２３に重なっている。
　ベースチップ５２０は、図３Ａに示されるベースチップ２０の構成に加えて、複数のメモリブロック５２５を含む。なお、メモリブロック５２５の個数は、１個のみであってもよく、３個以上であってもよい。複数のメモリブロック５２５の形状、個数及び配列は、複数のメモリブロック５２１と同じである。
　本変形例では、メモリブロック５２１～５２４に平面視において重なる位置に通信部が設けられている。具体的には、図１１に示されるように、第１半導体チップ５０１では、メモリブロック５２１とコイル状のアンテナ１３１とが重なっている。第２半導体チップ５０２、第３半導体チップ５０３及び第４半導体チップ５０４においても同様である。本変形例では、アンテナ１３１～１３４とメモリブロック５２１～５２４とは、平面視において互いに重なっている。なお、ベースチップ５２０に設けられたアンテナ（図示せず）も同様に、アンテナ１３１～１３４と平面視において重なっている。
　これにより、変形例２と同様に、通信部をメモリブロック５２１～５２４と重ねて配置することができるので、平面視において通信部専用の領域を設ける必要がなく、半導体チップの小型化、すなわち、ＡＩモジュールの小型化を実現することができる。また、近接磁界結合通信を利用することにより、消費電力を低減することができる。また、実施の形態及び変形例１と同様に、データの移動距離が短くなることによっても、消費電力を低減することができる。また、本変形例では、実施の形態及び変形例１と同様に、演算ブロック同士が平面視において重ならないので、熱が局所的に集中せず、効率良く熱を放散させることができる。
　［７－４．変形例４］
　次に、変形例４について、図１２を用いて説明する。図１２は、本変形例に係るＡＩモジュールのベースチップ６２０及び各半導体チップのレイアウトを示す平面図である。
　図１２に示されるように、第１半導体チップ６０１、第２半導体チップ６０２、第３半導体チップ６０３及び第４半導体チップ６０４並びにベースチップ６２０はそれぞれ、変形例１に係る第１半導体チップ４０１、第２半導体チップ４０２、第３半導体チップ４０３及び第４半導体チップ４０４並びにベースチップ４２０の各々に対して、メモリブロック５２１、５２２、５２３、５２４又は５２５を加えた構成を有する。この場合、変形例３と同様の効果を得ることができる。
　［７－５．変形例５］
　次に、変形例５について、図１３を用いて説明する。図１３は、本変形例に係るＡＩモジュール７００の断面図である。
　図１３に示されるように、ＡＩモジュール７００は、実施の形態に係るＡＩモジュール１と比較して、半導体チップの積層数が異なっている。ＡＩモジュール７００は、２つの半導体チップ１００を備える。なお、２つの半導体チップ１００及びベースチップ２０はそれぞれ、変形例１～４に示される半導体チップ及びベースチップの組み合わせであってもよい。図１３に示されるＡＩモジュール７００は、例えば、図６に示される製造方法において、ステップＳ３０を省略することで形成される。
　［７－６．変形例６］
　次に、変形例６について、図１４を用いて説明する。図１４は、本変形例に係るＡＩモジュール８００の断面図である。
　図１４に示されるように、ＡＩモジュール８００は、実施の形態に係るＡＩモジュール１と比較して、半導体チップの積層数が異なっている。ＡＩモジュール８００は、１つのみの半導体チップ１００を備える。なお、半導体チップ１００及びベースチップ２０はそれぞれ、変形例１～４に示される第１半導体チップ及びベースチップの組み合わせであってもよい。図１４に示されるＡＩモジュール８００は、例えば、図６に示される製造方法において、ステップＳ２０～Ｓ４０を省略することで形成される。
　（他の実施の形態）
　以上、１つ又は複数の態様に係るＡＩモジュールについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、本開示の一態様に係るＡＩモジュールは、ベースチップ及びインターポーザを備えなくてもよい。ＡＩモジュールは、１つの半導体チップそのものであってもよい。あるいは、ＡＩモジュールは、ベースチップそのものであってもよく、ベースチップ上に積層される半導体チップを備えなくてもよい。
　各半導体チップに設けられた演算ブロック及びメモリブロックの個数及び配置は、実施の形態及び変形例で示した例に限定されない。演算ブロック及びメモリブロックの個数は、互いに異なっていてもよい。演算ブロック及びメモリブロックの形状は、互いに異なっていてもよい。また、演算ブロック及びメモリブロックの形状は、正方形ではなく、長方形その他多角形であってもよい。
　また、例えば、第１半導体チップにおける演算ブロック及びメモリブロックの配列と、第３半導体チップにおける演算ブロック及びメモリブロックの配列とは異なっていてもよい。また、第２半導体チップにおける演算ブロック及びメモリブロックの配列と、第４半導体チップにおける演算ブロック及びメモリブロックの配列とは異なっていてもよい。例えば、実施の形態に係る第１半導体チップ１０１及び第２半導体チップ１０２と、変形例１～４のいずれかに係る第３半導体チップ及び第４半導体チップと、を組み合わせてもよい。
　また、例えば、通信部は、磁界結合するコイル状のアンテナを含む例を示したが、これに限らない。通信部は、貫通電極を利用して有線で通信を行ってもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、ＡＩに基づく演算を低消費電力で行うことができるＡＩモジュールとして利用でき、例えば、各種電化製品及びコンピュータ機器などに利用することができる。
１、７００、８００　ＡＩモジュール
１０　インターポーザ
２０、３２０、４２０、５２０、６２０　ベースチップ
２１　アクティブ領域
３０　ＤＡＦ
４０、４１、４２　貫通電極
５０　バンプ電極
６０　ボンディングパッド
７０　ボンディングワイヤ
１００　半導体チップ
１０１、３０１、４０１、５０１、６０１　第１半導体チップ
１０２、３０２、４０２、５０２、６０２　第２半導体チップ
１０３、３０３、４０３、５０３、６０３　第３半導体チップ
１０４、３０４、４０４、５０４、６０４　第４半導体チップ
１１１　第１半導体基板
１１１ａ、１１２ａ、１１３ａ、１１４ａ　表側主面
１１１ｂ、１１２ｂ、１１３ｂ、１１４ｂ　裏側主面
１１２　第２半導体基板
１１３　第３半導体基板
１１４　第４半導体基板
１２１　第１アクティブ領域
１２２　第２アクティブ領域
１２３　第３アクティブ領域
１２４　第４アクティブ領域
１３０、１３１、１３２、１３３、１３４　アンテナ
１４１、１４２、１４３、１４４　端子部
２１０、２１１、２１２、２１３、２１４　演算ブロック
２２０、２２１、２２２、２２３、２２４、５２１、５２２、５２３、５２４、５２５　メモリブロック
２３０　ＣＰＵ
２４０　ＤＳＰ
２５０　ＩＳＰ
２６０　機能回路
２７０、２８０　周辺装置入出力インタフェース
２９０　メモリインタフェース

Claims (15)

  1. 　第１半導体チップを備え、
    　前記第１半導体チップは、
    　それぞれが所定の演算を実行する複数の第１処理部と、
    　それぞれがメモリを含む複数の第２処理部と、を含み、
    　前記複数の第１処理部及び前記複数の第２処理部は、平面視において、チェッカーパターン状又はストライプ状に配列されている、
    　ＡＩモジュール。
  2. 　前記複数の第１処理部はそれぞれ、機械学習モデルに基づいて前記演算を実行する、
    　請求項１に記載のＡＩモジュール。
  3. 　さらに、前記第１半導体チップに積層された第２半導体チップを備え、
    　前記第２半導体チップは、
    　それぞれが所定の演算を実行する複数の第３処理部と、
    　それぞれがメモリを含む複数の第４処理部と、を含み、
    　前記複数の第３処理部及び前記複数の第４処理部は、平面視において、チェッカーパターン状又はストライプ状に配列されている、
    　請求項１又は２に記載のＡＩモジュール。
  4. 　前記複数の第３処理部はそれぞれ、機械学習モデルに基づいて前記演算を実行する、
    　請求項３に記載のＡＩモジュール。
  5. 　前記第１半導体チップは、さらに、第１通信部を含み、
    　前記第２半導体チップは、さらに、前記第１通信部と通信を行う第２通信部を含む、
    　請求項３又は４に記載のＡＩモジュール。
  6. 　前記第１通信部及び前記第２通信部はそれぞれ、コイル形状のアンテナを含む、
    　請求項５に記載のＡＩモジュール。
  7. 　前記第１通信部及び前記第２通信部は、互いの前記アンテナが磁界結合することで前記通信を行う、
    　請求項６に記載のＡＩモジュール。
  8. 　前記複数の第１処理部は、前記複数の第３処理部に一対一で対応し、平面視において、対応する第３処理部に重なっており、
    　前記複数の第２処理部は、前記複数の第４処理部に一対一で対応し、平面視において、対応する第４処理部に重なっている、
    　請求項５～７のいずれか１項に記載のＡＩモジュール。
  9. 　前記第１通信部は、平面視において、前記複数の第２処理部の１つに重なっており、
    又は、
    　前記第２通信部は、平面視において、前記複数の第４処理部の１つに重なっている、
    　請求項８に記載のＡＩモジュール。
  10. 　前記複数の第１処理部は、前記複数の第４処理部に一対一で対応し、平面視において、対応する第４処理部に重なっており、
    　前記複数の第２処理部は、前記複数の第３処理部に一対一で対応し、平面視において、対応する第３処理部に重なっている、
    　請求項５～７のいずれか１項に記載のＡＩモジュール。
  11. 　前記第１半導体チップは、さらに、それぞれがメモリを含む１以上の第５処理部を含み、
    　前記第２半導体チップは、さらに、それぞれがメモリを含む１以上の第６処理部を含み、
    　前記１以上の第５処理部は、前記１以上の第６処理部に一対一で対応し、平面視において、対応する第６処理部に重なっている、
    　請求項５～９のいずれか１項に記載のＡＩモジュール。
  12. 　前記第１通信部は、平面視において、前記１以上の第５処理部の１つに重なっており、
    　前記第２通信部は、平面視において、前記１以上の第６処理部の１つに重なっている、
    　請求項１１に記載のＡＩモジュール。
  13. 　前記第１半導体チップは、さらに、互いに背向する第１主面及び第２主面を有する第１半導体基板を含み、
    　前記複数の第１処理部及び前記複数の第２処理部は、前記第１半導体基板の、前記第２主面よりも前記第１主面に近い位置に設けられ、
    　前記第２半導体チップは、さらに、互いに背向する第３主面及び第４主面を有する第２半導体基板を含み、
    　前記複数の第３処理部及び前記複数の第４処理部は、前記第２半導体基板の、前記第４主面よりも前記第３主面に近い位置に設けられ、
    　前記第１半導体チップと前記第２半導体チップとは、前記第１主面と前記第３主面とが対面するように積層されている、
    　請求項３～１２のいずれか１項に記載のＡＩモジュール。
  14. 　さらに、
    　前記第２半導体チップに積層された第３半導体チップと、
    　前記第３半導体チップに積層された第４半導体チップと、を備え、
    　前記第３半導体チップは、
    　互いに背向する第５主面及び第６主面を有する第３半導体基板と、
    　それぞれが所定の演算を実行する複数の第７処理部と、
    　それぞれがメモリを含む複数の第８処理部と、を含み、
    　前記複数の第７処理部及び前記複数の第８処理部は、前記第３半導体基板の、前記第６主面よりも前記第５主面に近い位置に設けられ、かつ、平面視において、チェッカーパターン状又はストライプ状に配列されており、
    　前記第４半導体チップは、
    　互いに背向する第７主面及び第８主面を有する第４半導体基板と、
    　それぞれが所定の演算を実行する複数の第９処理部と、
    　それぞれがメモリを含む複数の第１０処理部と、を含み、
    　前記複数の第９処理部及び前記複数の第１０処理部は、前記第４半導体基板の、前記第８主面よりも前記第７主面に近い位置に設けられ、かつ、平面視において、チェッカーパターン状又はストライプ状に配列されており、
    　前記第３半導体チップと前記第４半導体チップとは、前記第５主面と前記第７主面とが対面するように積層され、
    　前記第２半導体チップと前記第３半導体チップとは、前記第４主面と前記第６主面とが対面するように積層されている、
    　請求項１３に記載のＡＩモジュール。
  15. 　さらに、前記第２半導体チップに電源を供給するための前記第１半導体チップを貫通する貫通電極を備える、
    　請求項３～１４のいずれか１項に記載のＡＩモジュール。
PCT/JP2021/047358 2021-02-10 2021-12-21 Ａｉモジュール WO2022172609A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202180093204.2A CN116830267A (zh) 2021-02-10 2021-12-21 Ai模块
US18/264,194 US20240038726A1 (en) 2021-02-10 2021-12-21 Ai module
JP2022581225A JPWO2022172609A1 (ja) 2021-02-10 2021-12-21

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021019828 2021-02-10
JP2021-019828 2021-02-10

Publications (1)

Publication Number Publication Date
WO2022172609A1 true WO2022172609A1 (ja) 2022-08-18

Family

ID=82838666

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/047358 WO2022172609A1 (ja) 2021-02-10 2021-12-21 Ａｉモジュール

Country Status (4)

Country Link
US (1) US20240038726A1 (ja)
JP (1) JPWO2022172609A1 (ja)
CN (1) CN116830267A (ja)
WO (1) WO2022172609A1 (ja)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5499581A (en) * 1978-01-24 1979-08-06 Nippon Telegr & Teleph Corp <Ntt> Arrangement decision device
JPH04137757A (ja) * 1990-09-28 1992-05-12 Fujitsu Ltd ウエハスケール集積回路装置の製造方法
JPH07219919A (ja) * 1994-01-28 1995-08-18 Mitsubishi Electric Corp 数値演算処理装置
JP2012156186A (ja) * 2011-01-24 2012-08-16 Keio Gijuku 積層型半導体集積回路装置
WO2012157167A1 (ja) * 2011-05-17 2012-11-22 パナソニック株式会社 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法
JP2015176435A (ja) * 2014-03-17 2015-10-05 国立研究開発法人産業技術総合研究所 Ｌｓｉチップ積層システム
US20180173600A1 (en) * 2016-12-21 2018-06-21 Invensas Corporation Self Healing Compute Array
JP2019505065A (ja) * 2015-11-30 2019-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ ニューロシナプティック・チップ３次元集積回路の形成方法、ニューロシナプティック・チップ３次元集積装置およびニューロシナプティック・チップ３次元集積回路
US20190318230A1 (en) * 2018-04-17 2019-10-17 Samsung Electronics Co., Ltd. Neuromorphic circuit having 3d stacked structure and semiconductor device having the same
WO2021009586A1 (ja) * 2019-07-12 2021-01-21 株式会社半導体エネルギー研究所 積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5499581A (en) * 1978-01-24 1979-08-06 Nippon Telegr & Teleph Corp <Ntt> Arrangement decision device
JPH04137757A (ja) * 1990-09-28 1992-05-12 Fujitsu Ltd ウエハスケール集積回路装置の製造方法
JPH07219919A (ja) * 1994-01-28 1995-08-18 Mitsubishi Electric Corp 数値演算処理装置
JP2012156186A (ja) * 2011-01-24 2012-08-16 Keio Gijuku 積層型半導体集積回路装置
WO2012157167A1 (ja) * 2011-05-17 2012-11-22 パナソニック株式会社 三次元集積回路、プロセッサ、半導体チップおよび三次元集積回路の製造方法
JP2015176435A (ja) * 2014-03-17 2015-10-05 国立研究開発法人産業技術総合研究所 Ｌｓｉチップ積層システム
JP2019505065A (ja) * 2015-11-30 2019-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ ニューロシナプティック・チップ３次元集積回路の形成方法、ニューロシナプティック・チップ３次元集積装置およびニューロシナプティック・チップ３次元集積回路
US20180173600A1 (en) * 2016-12-21 2018-06-21 Invensas Corporation Self Healing Compute Array
US20190318230A1 (en) * 2018-04-17 2019-10-17 Samsung Electronics Co., Ltd. Neuromorphic circuit having 3d stacked structure and semiconductor device having the same
WO2021009586A1 (ja) * 2019-07-12 2021-01-21 株式会社半導体エネルギー研究所 積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器

Also Published As

Publication number Publication date
CN116830267A (zh) 2023-09-29
JPWO2022172609A1 (ja) 2022-08-18
US20240038726A1 (en) 2024-02-01

Similar Documents

Publication Publication Date Title
TWI672787B (zh) 具有中介層的半導體封裝及其製造方法
CN110875296B (zh) 包括桥式晶片的层叠封装
KR101639989B1 (ko) 윈도우 인터포저를 갖는 3d 집적 회로 패키지
US20170179078A1 (en) Semiconductor packages and methods of manufacturing the same
US9570370B2 (en) Multi chip package and method for manufacturing the same
US9748201B2 (en) Semiconductor packages including an interposer
US11257801B2 (en) Stacked semiconductor package having mold vias and method for manufacturing the same
US20140131854A1 (en) Multi-chip module connection by way of bridging blocks
CN108074912B (zh) 包括互连器的半导体封装
US20200402959A1 (en) Stacked semiconductor package having an interposer
CN103119711A (zh) 形成完全嵌入式非凹凸内建层封装件的方法和由此形成的结构
US9299673B2 (en) Method for manufacturing a semiconductor chip with each contact pad having a pad cell associated therewith
US11682627B2 (en) Semiconductor package including an interposer
US9431332B2 (en) Semiconductor package
US11362071B2 (en) Stacked semiconductor dies for semiconductor device assemblies
US11699681B2 (en) Multi-chip module having a stacked logic chip and memory stack
WO2022172609A1 (ja) Ａｉモジュール
US20230260977A1 (en) Semiconductor packages
US20230230902A1 (en) Semiconductor package structure and manufacturing method thereof
US11862569B2 (en) Front end of line interconnect structures and associated systems and methods
JP2014220473A (ja) 集積回路装置およびその構成方法
TW201701368A (zh) 包括插入物的半導體封裝及其製造方法
TWI647808B (zh) 無銲墊外扇晶粒堆疊結構及其製作方法
US9318470B2 (en) Semiconductor device
US20240072022A1 (en) Stacked capacitors for semiconductor devices and associated systems and methods

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21925852

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022581225

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 18264194

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 202180093204.2

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21925852

Country of ref document: EP

Kind code of ref document: A1