TWI672787B - 具有中介層的半導體封裝及其製造方法 - Google Patents

具有中介層的半導體封裝及其製造方法 Download PDF

Info

Publication number
TWI672787B
TWI672787B TW105101694A TW105101694A TWI672787B TW I672787 B TWI672787 B TW I672787B TW 105101694 A TW105101694 A TW 105101694A TW 105101694 A TW105101694 A TW 105101694A TW I672787 B TWI672787 B TW I672787B
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
interposer
semiconductor
connectors
disposed
Prior art date
Application number
TW105101694A
Other languages
English (en)
Other versions
TW201637166A (zh
Inventor
金鍾薰
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201637166A publication Critical patent/TW201637166A/zh
Application granted granted Critical
Publication of TWI672787B publication Critical patent/TWI672787B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

一種半導體封裝可包括第一半導體晶片、被設置為與第一半導體晶片的一部分交疊並且通過第一耦合結構連接到第一半導體晶片的第二半導體晶片。該半導體封裝可包括中介層，該中介層被設置為與第一半導體晶片的另一部分交疊並且可通過第二耦合結構連接到第一半導體晶片。中介層的第一表面可面向第一半導體晶片，並且中介層可包括從第一表面上的第二耦合結構延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上並且連接到第二內部互連器。

Description

具有中介層的半導體封裝及其製造方法 【相關申請案之交互參考】
本申請基於35 U.S.C 119(a)主張2015年4月13日提交於韓國智慧財產權局的韓國申請No.10-2015-0052037的優先權，其整體以引用方式併入本文。
本公開的實施方式總體上涉及半導體封裝技術，更具體地講，涉及具有中介層(interposer)的半導體封裝及其製造方法。
隨著小型電子系統的發展，越來越需要能夠處理大量資料的半導體封裝。近來，已提出了用於將具有不同功能的多個半導體晶片包封在單個封裝中的系統級封裝(SIP)技術，以提供高性能電子系統。作為SIP技術的結果，大量努力集中於提供2.5維(2.5D)SIP或3維(3D)SIP。2.5維(2.5D)SIP或3維(3D)SIP中的每一個包括至少一個微處理器晶片和至少一個記憶體晶片，以改進半導體封裝的功能。
根據實施方式，一種半導體封裝可包括：第一半導體晶片；第二半導體晶片，其被設置為與第一半導體晶片的一部分交疊並且通過第一耦合結構連接到第一半導體晶片。該半導體封裝可包括中介層，該中介層被設置為與第一半導體晶片的另一部分交疊並且通過第二耦合結構連接到第一半導體晶片。中介層的第一表面可面向第一半導體晶片，並且中介層可包括從第一表面上的第二耦合結構延伸到中介層的與第一表面相對的第二表面的內部互連器。外部互連器可被設置在中介層的第二表面上並且可連接到第二內部互連器。
外部互連器中的至少一個延伸到第二半導體晶片的第一表面上，所述第一表面與第二半導體晶片的面向第一半導體晶片的第二表面相對。中介層和第二半導體晶片並排設置在第一半導體晶片上。該半導體封裝還包括介電層，該介電層被配置為填充中介層與第二半導體晶片之間的間隙並且暴露中介層的第二表面和第二半導體晶片的第一表面。外部互連器中的至少一個延伸到介電層的與中介層的第二表面相鄰的表面上。中介層的第二表面基本上與第二半導體晶片的第一表面共面(coplanar)。介電層的表面基本上與中介層的第二表面和第二半導體晶片的第一表面共面，並且介電層的所述表面將中介層的第二表面連接到第二半導體晶片的第一表面。一些第二耦合結構和一些內部互連器提供將第一半導體晶片電連接到一些外部互連器的第一電通路。其它第二耦合結構、其它內部互連器和一些第一耦合結構提供通過第一半導體晶片將第二半導體晶片電連接到一些外部互連器的第二電通路。該半導體封裝還包括將其它第二耦合結構電 連接到一些第一耦合結構的第一內部互連器。各個內部互連器包括基本上穿透中介層的矽通孔(TSV)。其它第一耦合結構提供將第二半導體晶片電連接到第一半導體晶片的第三電通路。第二半導體晶片與第一半導體晶片的中心部分交疊，並且中介層包括第一中介層和第二中介層，所述第一中介層和第二中介層分別與第一半導體晶片的兩個邊緣交疊。該半導體封裝還包括設置在第一半導體晶片的第一表面上的散熱器，所述第一表面與第一半導體晶片的面向第二半導體晶片的第二表面相對，並且第一半導體晶片的所述第二表面面向第二半導體晶片和中介層。該半導體封裝還包括分別附接到外部互連器的第一外部連接器。該半導體封裝還包括：封裝基板，其具有被配置用於電連接到第一外部連接器的第二外部連接器；以及保護層，其被配置為覆蓋安裝在封裝基板上的第一半導體晶片和第二半導體晶片。第一半導體晶片是包括應用處理器、微處理器、微控制器、數位信號處理核心或介面的晶片上系統(SoC)。第二半導體晶片包括記憶體晶片。第二半導體晶片包括層疊有具有矽通孔(TSV)的多個記憶體晶片的高頻寬記憶體(HBM)晶片。第一半導體晶片和第二半導體晶片具有不同的尺寸，並且第二半導體晶片的寬度小於第一半導體晶片的寬度。第一耦合結構包括：第一組第一連接器，其被設置在第一半導體晶片的表面上；以及第二連接器，其被設置在第二半導體晶片的表面上並且分別與第一組第一連接器組合，並且第二耦合結構包括：第二組第一連接器，其被設置在第一半導體晶片的表面上；以及第三連接器，其被設置在中介層的表面上並且分別與第二組第一連接器組合。該半導體封裝還包括分別附接到外部互連器的第一外部連接器，所述第一外部連接器被排列為具有比第一連接器的間 距大的間距，第一外部連接器的間距大於第二連接器的間距，第一外部連接器的間距大於第三連接器的間距。第一外部連接器的間距為40微米至400微米，根據第一外部連接器的間距，第一連接器、第二連接器和第三連接器的間距各自為10微米至100微米。半導體封裝還包括分別附接到外部互連器的第一外部連接器，並且第一外部連接器的寬度大於第一連接器的寬度，第一外部連接器的寬度大於第二連接器的寬度，第一外部連接器的寬度大於第三連接器的寬度。
根據實施方式，半導體封裝可包括第一半導體晶片、第二半導體晶片、中介層和外部互連器。第一半導體晶片可包括設置在第一半導體晶片的表面上的第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器。第一半導體晶片還可包括將第一組第一連接器連接到第二組第一連接器的第一內部互連器。第二半導體晶片可與第一半導體晶片的一部分交疊，並且可包括設置在第二半導體晶片的表面上的第一組第二連接器和第二組第二連接器。第一組第二連接器可分別與第二組第一連接器組合，第二組第二連接器可分別與第三組第一連接器組合。中介層可與第一半導體晶片的另一部分交疊，並且可包括分別與第一組第一連接器組合的第一組第三連接器以及分別與第四組第一連接器組合的第二組第三連接器。第一組第三連接器和第二組第三連接器可被設置在中介層的第一表面上，並且中介層可包括從第三連接器延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上，並且可連接到第二內部互連器。
至少一個外部互連器延伸到第二半導體晶片的第一表面 上，該第一表面與第二半導體晶片的面向第一半導體晶片的第二表面相對。中介層和第二半導體晶片並排設置在第一半導體晶片上。半導體封裝還包括介電層，該介電層被配置為填充中介層與第二半導體晶片之間的間隙並且暴露中介層的第二表面和第二半導體晶片的第一表面。至少一個外部互連器延伸到介電層的與中介層的第二表面相鄰的表面上。中介層的第二表面基本上與第二半導體晶片的第一表面共面。介電層的表面基本上與中介層的第二表面和第二半導體晶片的第一表面共面，並且介電層的所述表面將中介層的第二表面連接到第二半導體晶片的第一表面。第四組第一連接器、第二組第三連接器和一些內部互連器提供將第一半導體晶片電連接到一些外部互連器的第一電通路。第二組第一連接器、第一組第二連接器、第一組第一連接器、第一組第三連接器和其它內部互連器提供通過第一半導體晶片將第二半導體晶片電連接到一些外部互連器的第二電通路。半導體封裝還包括將第二組第一連接器電連接到第一組第一連接器的第一內部互連器。各個內部互連器包括基本上穿透中介層的矽通孔(TSV)。第三組第一連接器和第二組第二連接器提供將第二半導體晶片電連接到第一半導體晶片的第三電通路。第二半導體晶片與第一半導體晶片的中心部分交疊，並且中介層包括第一中介層和第二中介層，所述第一中介層和第二中介層分別與第一半導體晶片的兩個邊緣交疊。第一組第三連接器設置在第一中介層上，第二組第三連接器設置在第二中介層上。半導體封裝還包括設置在第一半導體晶片的第一表面上的散熱器，該第一表面與第一半導體晶片的面向第二半導體晶片的第二表面相對，第一半導體晶片的第二表面面向第二半導體晶片和中介層。半導體封裝還包括分別附接到外部互連 器的第一外部連接器。第一外部連接器被排列為具有比第一連接器的間距大的間距。第一外部連接器的間距為40微米至400微米，根據第一外部連接器的間距，第一連接器的間距為10微米至100微米。第一外部連接器的寬度大於第一連接器的寬度。半導體封裝還包括封裝基板，該封裝基板具有被配置用於電連接到第一外部連接器的第二外部連接器以及被配置為覆蓋安裝在封裝基板上的第一半導體晶片和第二半導體晶片的保護層。第一半導體晶片是包括應用處理器、微處理器、微控制器、數位信號處理核心或介面的晶片上系統(SoC)。第二半導體晶片包括記憶體晶片。第二半導體晶片包括層疊有具有矽通孔(TSV)的多個記憶體晶片的高頻寬記憶體(HBM)晶片。
根據實施方式，一種半導體封裝可包括第一半導體晶片、電連接到第一半導體晶片的一部分的第二半導體晶片以及包括電連接到第一半導體晶片的另一部分的第二內部互連器的中介層。半導體封裝可包括介電層，該介電層填充第二半導體晶片與中介層之間的間隙並且暴露第二半導體晶片的與第一半導體晶片相對的表面和中介層的與第一半導體晶片相對的表面。半導體封裝可包括外部互連器，該外部互連器被設置在第二半導體晶片的與第一半導體晶片相對的表面和中介層的與第一半導體晶片相對的表面上並且被設置在介電層的表面上。外部互連器可連接到第二內部互連器。第二半導體晶片和中介層的與第一半導體晶片相對的表面基本上與介電層的表面共面。
根據實施方式，可提供一種製造半導體封裝的方法。該方法可包括以下步驟：提供可形成有第一半導體晶片的晶圓，將第二半導體晶 片設置在第一半導體晶片上以利用第一耦合結構將各個第二半導體晶片連接到任一個第一半導體晶片的一部分，並且將中介層設置在第一半導體晶片上以利用第二耦合結構將各個中介層連接到任一個第一半導體晶片的另一部分。各個中介層可包括從中介層的第一表面上的第二耦合結構延伸到中介層的主體中的第二內部互連器。可減小中介層的厚度和第二半導體晶片的厚度以暴露第二內部互連器的端部。外部互連器可形成在可暴露第二內部互連器的端部的各個中介層的第二表面上。該方法還包括以下步驟：形成覆蓋中介層和第二半導體晶片的介電層。減小中介層和第二半導體晶片的厚度的步驟包括以下步驟：利用凹進製程(recess process)、拋光製程或回蝕製程將介電層平坦化。至少一個外部互連器被形成為延伸到介電層的與中介層的第二表面相鄰的表面上。至少一個外部互連器被形成為延伸到第二半導體晶片的與中介層的第二表面相鄰的表面上。該方法還包括以下步驟：在形成外部互連器之後將晶圓分離成多個半導體封裝，各個半導體封裝包括任一個第一半導體晶片。
根據實施方式，可提供一種製造半導體封裝的方法。該方法可包括以下步驟：提供可形成有第一半導體晶片的晶圓。第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器可形成在各個第一半導體晶片的表面上。第二半導體晶片可被安裝在晶圓上以使得各個第二半導體晶片可與任一個第一半導體晶片的一部分交疊。在第二半導體晶片可被安裝在晶圓上的同時，第二組第一連接器可與第二半導體晶片的第一組第二連接器組合，並且第三組第一連接器可與第二半導體晶片的第二組第二連接器組合。中介層可被安裝在晶圓上以使得各個中介層可 與任一個第一半導體晶片的另一部分交疊。在中介層可被安裝在晶圓上的同時，第一組第一連接器可與中介層的第一組第三連接器組合，第四組第一連接器可與中介層的第二組第三連接器組合。各個中介層可包括從中介層的第一表面上的第三連接器延伸到中介層的主體中的第二內部互連器。可減小中介層的厚度和第二半導體晶片的厚度以暴露第二內部互連器的端部。外部互連器可形成在各個中介層的可暴露第二內部互連器的端部的第二表面上。該方法還包括以下步驟：在晶圓上形成第一內部互連器，所述第一內部互連器將第一組第一連接器電連接到第二組第一連接器。該方法還包括以下步驟：形成覆蓋中介層和第二半導體晶片的介電層。減小中介層和第二半導體晶片的厚度的步驟包括以下步驟：利用凹進製程、拋光製程或回蝕製程將介電層平坦化。至少一個外部互連器被形成為延伸到介電層的與中介層的第二表面相鄰的表面上。至少一個外部互連器被形成為延伸到第二半導體晶片的與中介層的第二表面相鄰的表面上。該方法還包括以下步驟：在形成外部互連器之後將晶圓分離成多個半導體封裝，並且各個半導體封裝包括任一個第一半導體晶片。
根據實施方式，可提供一種包括封裝的電子系統。該封裝可包括：第一半導體晶片；第二半導體晶片，其被設置為與第一半導體晶片的一部分交疊並且通過第一耦合結構連接到第一半導體晶片；以及中介層，其被設置為與第一半導體晶片的另一部分交疊並且通過第二耦合結構連接到第一半導體晶片。中介層的第一表面可面向第一半導體晶片，並且中介層可包括從第一表面上的第二耦合結構延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表 面上並且可連接到第二內部互連器。
根據實施方式，可提供一種包括封裝的電子系統。該封裝可包括第一半導體晶片、第二半導體晶片、中介層和外部互連器。第一半導體晶片可包括設置在第一半導體晶片的表面上的第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器。第一半導體晶片還可包括將第一組第一連接器連接到第二組第一連接器的第一內部互連器。第二半導體晶片可與第一半導體晶片的一部分交疊並且可包括設置在第二半導體晶片的表面上的第一組第二連接器和第二組第二連接器。第一組第二連接器可分別與第二組第一連接器組合，第二組第二連接器可分別與第三組第一連接器組合。中介層可與第一半導體晶片的另一部分交疊並且可包括分別與第一組第一連接器組合的第一組第三連接器以及分別與第四組第一連接器組合的第二組第三連接器。第一組第三連接器和第二組第三連接器可被設置在中介層的第一表面上。中介層可包括從第三連接器延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上並且可連接到第二內部互連器。
根據實施方式，可提供一種包括封裝的電子系統。該封裝可包括；第一半導體晶片；第二半導體晶片，其被設置為電連接到第一半導體晶片的一部分；中介層，其包括電連接到第一半導體晶片的另一部分的第二內部互連器。該封裝可包括介電層，該介電層填充第二半導體晶片與中介層之間的間隙並且暴露第二半導體晶片的與第一半導體晶片相對的表面以及中介層的與第一半導體晶片相對的表面。該封裝可包括設置在第二半導體晶片的表面上的外部互連器，中介層可與第一半導體晶片相對並且 在介電層的表面上。外部互連器可連接到第二內部互連器。
P1‧‧‧第一間距
P2‧‧‧第二間距
T1‧‧‧厚度
T2‧‧‧厚度
10‧‧‧半導體封裝
100‧‧‧第一半導體晶片
102‧‧‧第一區域
103‧‧‧第二區域
108‧‧‧第六表面
109‧‧‧第五表面
141‧‧‧第一內部互連器
141A‧‧‧第一內部接觸部分
141B‧‧‧第二內部接觸部分
141C‧‧‧內部延伸
142‧‧‧第二電通路
143‧‧‧三電通路
145‧‧‧第一電通路
200‧‧‧第二半導體晶片
208‧‧‧第四表面
209‧‧‧第三表面
210‧‧‧第一介面
250‧‧‧半導體晶粒
251‧‧‧第一半導體晶粒
253‧‧‧第二半導體晶粒
255‧‧‧第三半導體晶粒
257‧‧‧第四半導體晶粒
259‧‧‧第四保護層
261‧‧‧第四內部互連器
263‧‧‧第五內部互連器
264‧‧‧導電連接器
265‧‧‧第三內部接觸部分
270‧‧‧基底晶粒
271‧‧‧第六內部互連器
272‧‧‧第二介面
277‧‧‧第八內部互連器
279‧‧‧第七內部互連器
300‧‧‧中介層
300A‧‧‧第一中介層
300B‧‧‧第二中介層
308‧‧‧第二表面
309‧‧‧第一表面
310‧‧‧第二內部互連器
402‧‧‧第一耦合結構
402B‧‧‧第一組第一耦合結構
402C‧‧‧第二組第一耦合結構
403‧‧‧第二耦合結構
403A‧‧‧第一組第二耦合結構
403B‧‧‧第二組第二耦合結構
410‧‧‧第一連接器
410A‧‧‧第一組第一連接器
410B‧‧‧第二組第一連接器
410C‧‧‧第三組第一連接
420‧‧‧第二連接器
420B‧‧‧第一組第二連接器
420C‧‧‧第二組第二連接器
430‧‧‧第三連接器
430A‧‧‧第一組第三連接器
430B‧‧‧第二組第三連接器
490‧‧‧導電互連器
500‧‧‧第一保護層
510‧‧‧底部填充層
550‧‧‧介電層
551‧‧‧表面
600‧‧‧外部互連器
600A‧‧‧外部接觸部分
600B‧‧‧外部延伸
630‧‧‧絕緣層
650‧‧‧第二保護層
651‧‧‧開口視窗
700‧‧‧第一外部連接器
810‧‧‧封裝基板
811‧‧‧第三內部互連器
830‧‧‧第三保護層
850‧‧‧散熱器
870‧‧‧第二外部連接器
2100‧‧‧第一半導體晶片
2100S‧‧‧切割道
2100W‧‧‧半導體晶圓
2102‧‧‧第一區域
2103‧‧‧第二區域
2109‧‧‧第五表面
2200T‧‧‧第二半導體晶片
2209‧‧‧第三表面
2300‧‧‧中介層
2309‧‧‧第一表面
2310‧‧‧第二內部互連器
2402‧‧‧第一耦合結構
2403‧‧‧第二耦合結構
2410‧‧‧第一連接器
2420‧‧‧第二連接器
2430‧‧‧第三連接器
2490‧‧‧導電互連器
2500‧‧‧介電層
2500T‧‧‧介電層
2510‧‧‧底部填充層
2600‧‧‧外部互連器
2650‧‧‧第二保護層
2700‧‧‧第一外部連接器
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
8715‧‧‧匯流排
圖1是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
圖2是示出根據實施方式的半導體封裝的示例的表示的佈局圖。
圖3是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
圖4是示出根據實施方式的半導體封裝中所採用的互連結構的示例的表示的橫截面圖。
圖5是示出根據實施方式的半導體封裝的互連結構的示例的表示的平面圖。
圖6是示出根據實施方式的半導體封裝的外部連接結構的示例的表示的橫截面圖。
圖7是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
圖8是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
圖9是示出根據實施方式的半導體封裝中所採用的第二半導體晶片的示例的表示的橫截面圖。
圖10至圖17是示出根據實施方式的半導體封裝的製造方法 的示例的表示的橫截面圖。
圖18是示出包括根據實施方式的封裝的電子系統的示例的表示的方塊圖。
將理解，儘管本文中可能使用術語第一、第二、第三等來描述各種元件，這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件相區分。因此，在不脫離概念或實施方式的教導的情況下，一些實施方式中的第一元件在其它實施方式中可被稱為第二元件。
還將理解，當元件被稱為在另一元件“上”、“上方”、“下面”、“下方”、“旁邊”、“中”或“內部”時，它可直接在所述另一元件“上”、“上方”、“下面”、“下方”、“旁邊”、“中”或“內部”，或者也可存在中間元件。因此，本文所使用的諸如“上”、“上方”、“下面”、“下方”、“旁邊”、“中”或“內部”的術語僅出於描述特定實施方式的目的，而非旨在限制概念或實施方式。
還將理解，當元件被稱作“連接”或“耦合”至另一元件時，它可直接連接或耦合至所述另一元件，或者可存在中間元件。相比之下，當元件被稱作“直接連接”或“直接耦合”至另一元件時，不存在中間元件。用於描述元件或層之間的關係的其它詞語應該以相似的方式來解釋。
各種實施方式通常可涉及具有中介層的半導體封裝及其製造方法。
在以下實施方式中，可通過利用晶粒(die)切割製程將諸如晶圓(wafer)的半導體基板分離成多個晶粒來獲得半導體晶片。在一些情況下，各個半導體晶片可包括安裝在封裝基板上的半導體晶粒或者層疊在封裝基板上的多個半導體晶粒。如果多個半導體晶粒層疊在封裝基板上以形成半導體封裝，則所述多個半導體晶粒可通過諸如矽通孔(TSV)的直通電極(或者通孔)彼此電連接。半導體晶片可對應於記憶體晶片。記憶體晶片可包括整合在半導體基板上和/或半導體基板中的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、快閃記憶體電路、磁隨機存取記憶體(MRAM)電路、電阻隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或者相變隨機存取記憶體(PcRAM)電路。
在一些實施方式中，半導體晶片可對應於邏輯晶片，例如具有各種功能的晶片上系統(SoC)。SoC可包括微處理器、微控制器、數位信號處理核心或介面。微處理器可包括中央處理單元(CPU)或圖形處理單元(GPU)。半導體晶片可以是高頻寬記憶體(HBM)。
在高性能計算系統中，在記憶體裝置中可能發生瓶頸現象(bottleneck phenomenon)。因此，可採用諸如HBM的下一代高性能DRAM裝置作為半導體記憶體裝置。HBM可對應於包括利用TSV技術層疊的多個記憶體晶粒以獲得其高頻寬的記憶體標準。HBM可具有大量輸入/輸出(I/O)接腳(例如，1024個I/O接腳)以加寬記憶體頻寬。因此，SIP中可採用中介層以實現數量與所增加的I/O接腳對應的信號線。
SIP可能需要大量互連線以將多個半導體晶片彼此電連接。 因此，SIP可採用中介層來增加設置在有限區域中的互連線的數量。中介層可利用用於形成半導體晶粒的製程來製造。因此，中介層的互連線可被形成為具有精細間距或精細寬度。中介層的互連線的寬度可小於一微米。因此，中介層可具有增加設置在有限區域中的互連線的數量的優點。另外，中介層可包括諸如TSV的直通電極(或通孔)，這些直通電極(或通孔)將設置在中介層的底表面上的下互連線電連接到設置在中介層的頂表面上的上互連線。中介層的互連線可被形成為具有精細間距。中介層的互連線的間距可小於諸如印刷電路板(PCB)的一般封裝基板的互連線的間距。例如，在SIP中可採用利用矽晶圓製造的矽中介層。
圖1是示出根據實施方式的半導體封裝10的示例的表示的橫截面圖，圖2示出半導體封裝10的佈局圖的示例的表示。
參照圖1和圖2，半導體封裝10可包括第一半導體晶片100、層疊在第一半導體晶片100的表面上的第二半導體晶片200以及將第一半導體晶片100電連接和物理連接到第二半導體晶片200的中介層300。第二半導體晶片200可被安裝在第一半導體晶片100上以與第一半導體晶片100的一部分(例如，第一半導體晶片100的第一區域102)交疊。在實施方式中，第一半導體晶片100的第一區域102可對應於第一半導體晶片100的中心部分。中介層300可被安裝在第一半導體晶片100上以與第一半導體晶片100的另一部分(例如，第一半導體晶片100的第二區域103)交疊。在實施方式中，第一半導體晶片100的第二區域103可包括第一半導體晶片100的兩個邊緣。第二半導體晶片200和中介層300可並排設置在第一半導體晶片100的表面上。中介層300可包括分別設置在構成第一半導體晶片 100的第二區域103的兩個邊緣上的第一中介層300A和第二中介層300B。即，第一中介層300A和第二中介層300B可分別設置在第二半導體晶片200的兩側。第一中介層300A和第二中介層300B可被設置為彼此間隔開。儘管圖2示出第一中介層300A和第二中介層300B彼此分離開的示例，本公開不限於此。例如，在一些實施方式中，第二半導體晶片200可被設置在第一中介層300A與第二中介層300B之間，並且第一中介層300A和第二中介層300B可彼此物理連接以構成在平面圖中圍繞第二半導體晶片200的中介層300。
第一半導體晶片100和第二半導體晶片200可具有不同的尺寸。例如，第二半導體晶片200的寬度可小於第一半導體晶片100的寬度。第一半導體晶片100可以是實現有積體電路的半導體晶粒，或者可按照包括半導體晶粒以及包封半導體晶粒的模製構件在內的單個封裝形式提供。第二半導體晶片200也可以是實現有積體電路的半導體晶粒，或者可按照包括半導體晶粒以及包封半導體晶粒的模製構件在內的單個封裝形式提供。第一半導體晶片100和第二半導體晶片200可被設置為具有不同的功能。
第一半導體晶片100可包括以SoC封裝形式提供的邏輯晶片。第一半導體晶片100可包括整合有應用處理器、諸如CPU或GPU的微處理器、微控制器、數位信號處理核心或介面的半導體晶粒，或者可包括包含被模製構件包封的半導體晶粒的半導體封裝。第二半導體晶片200可以是諸如DRAM裝置的記憶體裝置。第二半導體晶片200可以是具有HBM方案的記憶體晶片。第二半導體晶片200可與第一半導體晶片100通信。第二半導體晶片200可以是HBM晶片。
在半導體封裝10需要大量記憶體的情況下，半導體封裝10可具有多個第二半導體晶片200。當包括在第一半導體晶片100中的處理器的操作需要大量記憶體時，第二半導體晶片200可被配置為包括高度整合的記憶體晶片或者多個第二半導體晶片200，所述多個第二半導體晶片200可電連接到第一半導體晶片100。所述多個第二半導體晶片200可在第一半導體晶片100上以一維或二維方式排列。在一些實施方式中，第二半導體晶片200可包括具有不同功能或不同尺寸的多個晶片。另選地，第二半導體晶片200可包括具有相同功能或相同尺寸的多個晶片。
儘管圖1示出第二半導體晶片200被設置在第一半導體晶片100的第一區域102上的示例，本公開不限於此。例如，在一些其它實施方式中，多個第二半導體晶片200可被設置在第一半導體晶片100的第二區域103上，中介層300可被設置在第一半導體晶片100的第一區域102上。第一半導體晶片100可具有彼此相對的第五表面109(即，第一半導體晶片100的第二表面)和第六表面108(即，第一半導體晶片100的第一表面)，第二半導體晶片200可具有彼此相對的第三表面209(即，第二半導體晶片200的第二表面)和第四表面208(即，第二半導體晶片200的第一表面)。第二半導體晶片200可被安裝在第一半導體晶片100上以使得第二半導體晶片200的第三表面209面向第一半導體晶片100的第五表面109。
第一連接器410可被設置在第一半導體晶片100的第五表面109上。第一連接器410可以是微型凸塊。第二連接器420可被設置在第二半導體晶片200的第三表面209上。第二連接器420可以是微型凸塊。第二連接器420可分別與第一區域102上的第一連接器410組合，彼此組合的第 一連接器410和第二連接器420可構成將第二半導體晶片200電連接和物理連接到第一半導體晶片100的第一耦合結構402。各個第一連接器410可通過導電互連器490與任一個第二連接器420電組合和物理組合。第一連接器410和第二連接器420可彼此組合以提供凸塊連接結構。因此，具有凸塊連接結構的第一耦合結構402可減小第一半導體晶片100與第二半導體晶片200之間的電通路的長度。由於第二半導體晶片200被設置為與第一半導體晶片100交疊，所以第一半導體晶片100與第二半導體晶片200之間的電連接通路可被實現為較短。因此，第一半導體晶片100與第二半導體晶片200之間的信號傳送速率可變得更快，第一半導體晶片100與第二半導體晶片200之間的資料傳輸速率也可增大。
第一半導體晶片100的第二區域103上的第一連接器410可分別與中介層300的第三連接器430組合。第三連接器430可被設置在中介層300的第一表面309上並且可與第一半導體晶片100的第二區域103上的第一連接器410組合。第三連接器430可以是諸如微型凸塊的導電連接構件。第三連接器430以及與第三連接器430組合的第一連接器410可構成將中介層300電連接和物理連接到第一半導體晶片100的第二耦合結構403。各個第三連接器430可通過導電互連器490與任一個第一連接器410電組合和物理組合。第三連接器430和第一連接器410可彼此組合以提供凸塊連接結構。因此，具有凸塊連接結構的第二耦合結構403可減小第一半導體晶片100與中介層300之間的電通路的長度。由於中介層300被設置為與第一半導體晶片100交疊，所以第一半導體晶片100與中介層300之間的電連接通路可被實現為較短。因此，第一半導體晶片100與中介層300之間的信號 傳送速率可變得更快，第一半導體晶片100與中介層300之間的資料傳輸速率也可增大。
第一連接器410、第二連接器420和第三連接器430中的每一個可具有幾微米至幾十微米的尺寸。例如，第一連接器410、第二連接器420和第三連接器430中的每一個可具有小於100微米的直徑。第一連接器410、第二連接器420和第三連接器430可被排列為具有約10微米至約100微米的第一間距P1。
中介層300可被設置為與第一半導體晶片100交疊以使得中介層300的第一表面309面向第一半導體晶片100的第五表面109。中介層300可包括從第二耦合結構403延伸的第二內部互連器310(即，內部互連器)。第二內部互連器310可從中介層300的第一表面309延伸到中介層300的與第一表面309相對的第二表面308。第二內部互連器310可以是基本上穿透中介層300的主體的通孔(例如，矽通孔(TSV))。中介層300可包括利用矽基板製造的矽中介層。由於第二內部互連器310包括通孔，所以半導體封裝10的電信號通路的長度可減小。
半導體封裝10還可包括圍繞第一耦合結構402的側壁和第二耦合結構403的側壁的底部填充層510。介電層550可填充第二半導體晶片200與中介層300之間的間隙。介電層550和底部填充層510可構成第一保護層500。例如，介電層550可以是包含環氧成分(例如，環氧模製複合物(EMC)材料)的環氧樹脂層，或者可以是包含橡膠成分(例如，聚合物材料或矽橡膠材料)的層。介電層550可被設置為暴露中介層300的與第一半導體晶片100相對的第二表面308以及第二半導體晶片200的與第一半 導體晶片100相對的第四表面208。在一些實施方式中，底部填充層510和介電層550可由相同的材料組成。例如，包括底部填充層510和介電層550的第一保護層500可由EMC材料組成。
外部互連器600可被設置在中介層300的第二表面308和第二半導體晶片200的第四表面208上。外部互連器600可包括設置在中介層300的第二表面308和第二半導體晶片200的第四表面208上的多條再分配線。一些再分配線可延伸到介電層550的表面上。各個外部互連器600可與至少一個第二內部互連器310組合以電連接到第一半導體晶片100。外部互連器600還可通過第一半導體晶片100電連接到第二半導體晶片200。絕緣層630可被設置在中介層300的第二表面308與外部互連器600之間以將外部互連器600相對於中介層300電絕緣。絕緣層630還可被設置在第二半導體晶片200的第四表面208與外部互連器600之間以將外部互連器600相對於第二半導體晶片200電絕緣。外部互連器600的端部可穿透絕緣層630以接觸第二內部互連器310。絕緣層630可延伸以覆蓋介於第二半導體晶片200與中介層300之間的介電層550的表面。絕緣層630可以是介電層。
各個外部互連器600可包括第一外部連接器700可附接到的至少一個外部接觸部分600A。第一外部連接器700可與外部電子系統、外部PCB或外部模組板組合或連接。各個外部互連器600還可包括與充當電路互連線的軌跡圖案對應的外部延伸600B。即，外部延伸600B可從外部延伸600B延伸以將外部延伸600B電連接到任一個第二內部互連器310。一些外部互連器600可延伸到第二半導體晶片200的第四表面208上，或者外部互連器600可包括設置在第二半導體晶片200的第四表面208上的一些圖 案。一些外部互連器600可延伸到介電層550的表面上，或者外部互連器600可包括設置在介電層550的表面上的一些圖案。半導體封裝10還可包括設置在絕緣層630上以覆蓋外部互連器600的第二保護層650。第二保護層650可具有暴露外部接觸部分600A的開口視窗651並且可覆蓋外部延伸600B。第二保護層650可包括介電材料，例如阻焊材料。如上所述，第一外部連接器700可附接到外部接觸部分600A並且可電連接到外部電子系統或外部基板。第一外部連接器700可被排列為具有第二間距P2，該第二間距P2大於第一連接器410、第二連接器420或第三連接器430的第一間距P1。例如，第二間距P2可在約40微米至約400微米的範圍內。各個第一外部連接器700可以是寬度大於第一連接器410、第二連接器420和第三連接器430中的每一個的寬度的凸塊或焊料球。
圖3是示出根據實施方式的半導體封裝30的示例的表示的橫截面圖。圖4是示出根據實施方式的半導體封裝中所採用的互連結構的示例的表示的橫截面圖，圖5是示出根據實施方式的半導體封裝的互連結構的示例的表示的平面圖。在圖3、圖4和圖5中，與圖1和圖2中所使用的相同標號表示相同的元件。
參照圖3，半導體封裝30可包括具有第五表面109的第一半導體晶片100，第一連接器410設置在該第五表面109上。第一半導體晶片100可包括第一區域102和第二區域103。第一連接器410可被分成多個組。例如，第一連接器410可包括設置在第一半導體晶片100的第二區域103的一部分上的第一組第一連接器410A、設置在第一半導體晶片100的第一區域102的一部分上的第二組第一連接器410B、設置在第一半導體晶 片100的第一區域102的另一部分上的第三組第一連接器410C以及設置在第一半導體晶片100的第二區域103的另一部分上的第四組第一連接器410D。
設置在中介層300的第一表面309上的一些第三連接器430(例如，設置在第一中介層300A的第一表面309上的第一組第三連接器430A)可通過導電互連器490與第一組第一連接器410A組合。第一組第三連接器430A、與第一組第三連接器430A組合的第一組第一連接器410A以及介於第一組第三連接器430A與第一組第一連接器410A之間的導電互連器490可構成將第一中介層300A電連接到第一半導體晶片100的第一組第二耦合結構403A。
設置在第二半導體晶片200的第三表面209上的一些第二連接器420(例如，第一組第二連接器420B)可通過導電互連器490與第二組第一連接器410B組合。第一組第二連接器420B、與第一組第二連接器420B組合的第二組第一連接器410B以及介於第一組第二連接器420B與第二組第一連接器410B之間的導電互連器490可構成將第二半導體晶片200電連接到第一半導體晶片100的第一組第一耦合結構402B。
設置在第二半導體晶片200的第三表面209上的其它第二連接器420(例如，第二組第二連接器420C)可通過導電互連器490與第三組第一連接器410C組合。第二組第二連接器420C、與第二組第二連接器420C組合的第三組第一連接器410C以及介於第二組第二連接器420C與第三組第一連接器410C之間的導電互連器490可構成將第二半導體晶片200電連接到第一半導體晶片100的第二組第一耦合結構402C。
設置在中介層300的第一表面309上的其它第三連接器430(例如，設置在第二中介層300B的第一表面309上的第二組第三連接器430B)可通過導電互連器490與第四組第一連接器410D組合。第二組第三連接器430B、與第二組第三連接器430B組合的第四組第一連接器410D以及介於第二組第三連接器430B與第四組第一連接器410D之間的導電互連器490可構成將第二中介層300B電連接到第一半導體晶片100的第二組第二耦合結構403B。
包括第二組第三連接器430B、第四組第一連接器410D和導電互連器490的第二組第二耦合結構403B可提供將第一半導體晶片100電連接到第二中介層300B的第二內部互連器310的第一電通路145。第一電通路145還可通過第二中介層300B的第二內部互連器310將第一半導體晶片100電連接到外部互連器600。由於第一電通路145直接將第一半導體晶片100連接到第二中介層300B並且將第一半導體晶片100電連接到設置在第二中介層300B的第二表面308上的外部互連器600，所以第一半導體晶片100與外部互連器600之間的電通路或信號通路的長度可減小。因此，第一半導體晶片100與連接到外部互連器600的外部電子系統(或外部基板)之間的信號傳送速率可變得更快，並且第一半導體晶片100與外部電子系統(或外部基板)之間的資料傳輸速率也可增大。
包括第二組第二連接器420C、第三組第一連接器410C和導電互連器490的第二組第一耦合結構402C可提供將第一半導體晶片100電連接到第二半導體晶片200的第三電通路143。第三電通路143可直接將第一半導體晶片100連接到第二半導體晶片200，而無需任何額外的互連線。 因此，第一半導體晶片100與第二半導體晶片200之間的電通路或信號通路的長度可減小。結果，第一半導體晶片100與第二半導體晶片200之間的信號傳送速率可變得更快，並且第一半導體晶片100與第二半導體晶片200之間的資料傳輸速率也可增大。
包括第一組第三連接器430A、第一組第一連接器410A和導電互連器490的第一組第二耦合結構403A可通過第一半導體晶片100電連接到包括第一組第二連接器420B、第二組第一連接器410B和導電互連器490的第一組第一耦合結構402B。即，第一組第二耦合結構403A和第一組第一耦合結構402B可提供通過第一半導體晶片100和第一中介層300A將第二半導體晶片200電連接到一些外部互連器600的第二電通路142。第一內部互連器141可被設置在第一半導體晶片100的第五表面109上以將第一組第二耦合結構403A電連接到第一組第一耦合結構402B。如圖4和圖5所示，各個第一內部互連器141可包括設置在第一半導體晶片100的第五表面109上的第一內部接觸部分141A、設置在第一半導體晶片100的第五表面109上的第二內部接觸部分141B以及將第一內部接觸部分141A連接到第二內部接觸部分141B的內部延伸141C。任一個第一組第一連接器410A可與第一內部接觸部分141A組合，任一個第二組第一連接器410B可與第二內部接觸部分141B組合。因此，第一內部互連器141可將第一組第二耦合結構403A連接到第一組第一耦合結構402B。
圖6是示出根據實施方式的半導體封裝的外部連接結構的示例的表示的橫截面圖。在圖6中，與圖1和圖2中所使用的相同的標號表示相同的元件。
參照圖6，設置在中介層300的第二表面308上的外部互連器600可延伸到半導體晶片200的與中介層300相鄰的第四表面208上。半導體晶片200和中介層300可並排地設置在第一半導體晶片100上，與中介層300中的第二內部互連器310的端部組合的外部互連器600可以是延伸到半導體晶片200的第四表面208上的軌跡圖案。介電層550可填充半導體晶片200與中介層300之間的間隙並且可暴露半導體晶片200的第四表面208和中介層300的第二表面308。外部互連器600可延伸到介電層550的表面551上。半導體晶片200的第四表面208可基本上與中介層300的第二表面308共面，介電層550的表面551也可基本上與半導體晶片200的第四表面208和中介層300的第二表面308共面。因此，由介電層550的表面551、半導體晶片200的第四表面208和中介層300的第二表面308提供的整體表面可基本上平坦，沒有不平坦的輪廓。結果，外部互連器600可被設置為具有精細尺寸。即，介電層550、半導體晶片200和中介層300可提供包括介電層550的表面551、半導體晶片200的第四表面208和中介層300的第二表面308的基本上平坦的表面或平坦表面。因此，設置在平坦表面551、208和308上的外部互連器600可被形成為具有小於第二間距P2的精細間距。這是因為在形成外部互連器600的微影製程期間抑制了由於不平坦的表面輪廓引起的圖案變形或圖案扭曲。絕緣層630可被設置在第二半導體晶片200的第四表面208與外部互連器600之間以將外部互連器600相對於第二半導體晶片200電絕緣。
圖7是示出根據實施方式的半導體封裝70的示例的表示的橫截面圖。在圖7中，與圖1和圖2中所使用的相同標號表示相同的元件。
參照圖7，半導體封裝70可包括第一半導體晶片100、層疊在第一半導體晶片100上的第二半導體晶片200以及層疊在第一半導體晶片100上的中介層300。半導體封裝70還可包括設置在第一半導體晶片100的第六表面108上的散熱器850。第一半導體晶片100可以是包括應用處理器、微處理器、控制器等的SoC。因此，在第一半導體晶片100執行各種邏輯運算時第一半導體晶片100可生成大量熱。散熱器850可附接到第一半導體晶片100的第六表面108以將從第一半導體晶片100生成的熱輻射。為了改進半導體封裝70的熱輻射效率，可在散熱器850與第一半導體晶片100的第六表面108之間設置熱介面材料層(未示出)。
圖8是示出根據實施方式的半導體封裝80的示例的表示的橫截面圖。在圖8中，與圖1至圖7中所使用的相同標號表示相同的元件。
參照圖8，半導體封裝80可包括第一半導體晶片100、層疊在第一半導體晶片100上的第二半導體晶片200以及層疊在第一半導體晶片100上的中介層300。半導體封裝80還可包括將第一半導體晶片100和第二半導體晶片200電連接到外部電子系統或外部基板的外部互連器600。半導體封裝80還可包括封裝基板810，該封裝基板810具有電連接到附接到外部互連器600的第一外部連接器700的第二外部連接器870。封裝基板810可包括將第一外部連接器700電連接到第二外部連接器870的第三內部互連器811。第三內部互連器811可由多層互連結構以及設置在其中的過孔連接結構(via connection structure)組成。封裝基板810可以是PCB。第二外部連接器870可被排列成具有比第一外部連接器700的間距大的間距，或者可被設置為具有比第一外部連接器700的寬度大的寬度。第二外部連接器870可以 是焊料球。
第一半導體晶片100、第二半導體晶片200和中介層300可層疊在封裝基板810上。第三保護層830可被設置在封裝基板810的表面上以覆蓋安裝在封裝基板810上的第一半導體晶片100的側壁、第二半導體晶片200的側壁和中介層300的側壁。第三保護層830可填充第一外部連接器700之間的間隙。第三保護層830可包括諸如EMC材料或樹脂材料的絕緣材料。
半導體封裝80還可包括設置在第一半導體晶片100的第六表面108上的散熱器850。散熱器850可延伸以覆蓋第三保護層830的與第一半導體晶片100的第六表面108相鄰的表面。第一半導體晶片100可以是包括應用處理器、微處理器、控制器等的SoC。因此，在第一半導體晶片100執行各種邏輯運算時第一半導體晶片100可生成大量熱。散熱器850可附接到第一半導體晶片100的第六表面108以將從第一半導體晶片100生成的熱輻射。為了改進半導體封裝80的熱輻射效率，可在散熱器850與第一半導體晶片100的第六表面108之間設置熱介面材料層(未示出)。
圖9是示出根據實施方式的半導體封裝中所採用的第二半導體晶片200的示例的表示的橫截面圖。
參照圖3和圖9，安裝在第一半導體晶片100上的第二半導體晶片200可包括被第四保護層259包封的半導體晶粒250。半導體晶粒250可包括在矽晶圓或半導體基板上實現的積體電路。半導體晶粒250可以是諸如DRAM裝置的記憶體裝置。第二半導體晶片200可按照被圍繞半導體晶粒250的第四保護層259包封的單個封裝形式來提供，第二連接器420可 附接到第二半導體晶片200的第三表面209。
第二半導體晶片200可由單個半導體晶粒250組成。另選地，第二半導體晶片200可包括多個半導體晶粒250以增加第二半導體晶片200的記憶體容量。例如，半導體晶粒250可被配置為包括垂直地層疊的第一半導體晶片至第四半導體晶粒251、253、255和257。第一半導體晶粒至第四半導體晶粒251、253、255和257可具有相同的形式和相同的功能或者基本上相同的形式和相同的功能。
第四保護層259可被設置為覆蓋第一半導體晶粒至第四半導體晶粒251、253、255和257的層疊結構的側壁並且暴露與第一半導體晶粒至第四半導體晶粒251、253、255和257中的最下側晶粒對應的第四半導體晶粒257的底表面。所暴露的第四半導體晶粒257的底表面可對應於第二半導體晶片200的第四表面208。第四保護層259可包括EMC材料或矽樹脂材料。第四保護層259可利用模製製程來形成。在第四半導體晶粒257的底表面(即，第四表面208)暴露的情況下，從半導體晶粒250生成的熱可被容易地輻射到外部。第四半導體晶粒257的厚度可大於其它半導體晶粒251、253和255的厚度以便保護底表面被暴露的第四半導體晶粒257免受外部環境的應力影響。第一半導體晶粒至第三半導體晶粒251、253和255可具有基本上相同的厚度，第一半導體晶粒至第三半導體晶粒251、253和255中的每一個可比第四半導體晶粒257薄。結果，第二半導體晶片200的總厚度可減小。
在構成半導體晶粒250的第一半導體晶粒至第四半導體晶粒251、253、255和257中可設置包括第四內部互連器261(例如，TSV) 的互連結構。在第一半導體晶粒至第四半導體晶粒251、253、255和257中可設置第五內部互連器263以將第四內部互連器261電連接到設置在第一半導體晶粒至第四半導體晶粒251、253、255和257的表面上的第三內部接觸部分265以充當著陸焊墊(landing pads)。導電連接器264可被設置在第一半導體晶粒至第四半導體晶粒251、253、255和257之間以將第一半導體晶粒至第四半導體晶粒251、253、255和257彼此電連接和機械連接。導電連接器264可以是微型凸塊。連接焊墊(未示出)可另外設置在第四內部互連器261的端部並且可與導電連接器264組合。沒有半導體晶粒層疊在第一半導體晶粒至第四半導體晶粒251、253、255和257當中的與最下側的半導體晶粒對應的第四半導體晶粒257的底表面上。因此，在第四半導體晶粒257中可不設置諸如TSV的第四內部互連器261。
半導體晶粒250可層疊在基底晶粒270的底表面上。基底晶粒270可電連接到半導體晶粒250並且可被設置為包括用於第一半導體晶片100與第二半導體晶片200(或半導體晶粒250)之間的資料通信(或信號傳輸)的第一介面210。第一介面210可被配置為提供實體層(PHY區域)的功能。基底晶粒270可具有測試功能、用於修復半導體晶粒250的損壞的記憶體單元的修復功能以及用於PHY區域和I/O焊墊的再分配的功能。
基底晶粒270可通過TSV連接到半導體晶粒250。例如，基底晶粒270可包括第六內部互連器271(例如，TSV)，第六內部互連器271通過第五內部互連器263和導電連接器264電連接到半導體晶粒250的第四內部互連器261。第六內部互連器271可按照點對點方式分別連接到第一半導體晶粒251中的第五內部互連器263。另外，第一半導體晶粒251中的第 五內部互連器263還可按照點對點方式分別連接到第一半導體晶粒251中的第四內部互連器261。例如，第六內部互連器271可被設置在基底晶粒270的中心部分中，基底晶粒270的中心部分與半導體晶粒250的設置有第四內部互連器261和第五內部互連器263的中心部分交疊。
基底晶粒270還可包括第七內部互連器279和第八內部互連器277，第七內部互連器279和第八內部互連器277將第六內部互連器271電連接到設置在第二半導體晶片200的第三表面209上的第二連接器420。第八內部互連器277可被設置在基底晶粒270中以將基底晶粒270的中心部分中的一些第四內部互連器261連接到設置在基底晶粒270的邊緣(即，第二半導體晶片200的邊緣)上的第二組第二連接器420C。第八內部互連器277可構成第二介面272的PHY區域。第二介面272的PHY區域可被設置為面向第一半導體晶片100。因此，第二介面272可僅通過第二組第二連接器420C連接到第一半導體晶片100。結果，可使第二介面272的PHY區域與第一半導體晶片100之間的互連線的長度最小化。
第七內部互連器279可被設置在基底晶粒270中以將基底晶粒270的中心部分中的一些第四內部互連器261連接到設置在基底晶粒270的另一邊緣(即，第二半導體晶片200的另一邊緣)上的第一組第二連接器420B。第七內部互連器279和第一組第二連接器420B可構成將半導體晶粒250電連接到第一中介層(圖3的300A)的直接接入區域(direct access region)。直接接入區域可被設置為提供中介層300與第二半導體晶片200之間的直接接入通路，而無需第一半導體晶片100的插入。在測試第二半導體晶片200的同時，中介層300與第二半導體晶片200之間的這種直接接入 通路可用作信號通路。
包括垂直地層疊的基底晶粒270和半導體晶粒250的第二半導體晶片200可按照HBM晶片的形式提供。
圖10至圖17是示出根據實施方式的半導體封裝的製造方法的示例的表示的橫截面圖。
參照圖10，提供包括第一半導體晶片2100的半導體晶圓2100W。第一半導體晶片2100可通過在半導體裝置的製造中所使用的各種製程來形成。各個第一半導體晶片2100可對應於參照圖1至圖3所描述的第一半導體晶片100。第一半導體晶片2100可被形成為通過切割道2100S彼此間隔開。即，切割道2100S可被限定為第一半導體晶片2100之間的分界區域或邊界區域。
第一連接器2410可形成在第一半導體晶片2100的第五表面2109上。形成在各個第一半導體晶片2100上的第一連接器2410可包括設置在第一半導體晶片2100的第二區域2103(與圖3的第二區域103對應)的一部分上的第一組第一連接器(圖3的410A)、設置在第一半導體晶片2100的第一區域2102(與圖3的第一區域102對應)的一部分上的第二組第一連接器(圖3的410B)、設置在第一半導體晶片2100的第一區域2102的另一部分上的第三組第一連接器(圖3的410C)以及設置在第一半導體晶片2100的第二區域2103的另一部分上的第四組第一連接器(圖3的410D)。第一連接器2410可由微型凸塊形成。
如參照圖3所述，第一組第二耦合結構(圖3的403A)可通過第一內部互連器(圖3和圖4的141)連接到第一組第一耦合結構(圖 3的402B)。因此，與第一內部互連器(圖3和圖4的141)對應的互連線可形成在各個第一半導體晶片2100的第五表面2109上以將第一組第二耦合結構(圖3的403A)電連接到第一組第一耦合結構(圖3的402B)。
圖11示出設置第二半導體晶片2200T的步驟的示例的表示。
參照圖11，可將第二半導體晶片2200T安裝在半導體晶圓2100W上。可引入各個第二半導體晶片2200T以提供與參照圖1和圖3所描述的第二半導體晶片200對應的半導體晶片。第二半導體晶片2200T可被設置為具有比第二半導體晶片200的厚度大的厚度T1。在將第二半導體晶片2200T安裝在半導體晶圓2100W上之前，可在各個第二半導體晶片2200T的第三表面2209上形成第二連接器2420。在將第二半導體晶片2200T安裝在半導體晶圓2100W上的同時，第二連接器2420可利用導電互連器2490與一些第一連接器2410組合。
各個第二半導體晶片2200T的一些第二連接器2420可包括參照圖3所描述的第一組第二連接器(圖3的420B)並且可與第二組第一連接器(圖3的410B)組合以構成與一些第一耦合結構2402對應的第一組第一耦合結構(圖3的402B)。另外，各個第二半導體晶片2200T的其它第二連接器2420可包括參照圖3所描述的第二組第二連接器(圖3的420C)並且可與第三組第一連接器(圖3的410C)組合以構成與其它第一耦合結構2402對應的第二組第一耦合結構(圖3的402C)。底部填充層2510可被引入第一半導體晶片2100與第二半導體晶片2200T之間的間隙中。
圖12示出設置中介層2300的步驟的示例的表示。
參照圖12，可將中介層2300安裝在半導體晶圓2100W上， 使得中介層2300和第二半導體晶片2200T並排設置。如參照圖1和圖3所描述的，中介層2300可按照中介層基板的形式來提供。中介層2300可具有比圖3所示的中介層300的厚度大的厚度T2。在一些實施方式中，中介層2300的厚度T2可等於第二半導體晶片2200T的厚度T1。另選地，中介層2300的厚度T2可不同於第二半導體晶片2200T的厚度T1。
在將中介層2300安裝在半導體晶圓2100W上之前，可在各個中介層2300的第一表面2309上形成第三連接器2430。在中介層2300被安裝在半導體晶圓2100W上的同時，第三連接器2430可與一些第一連接器2410組合。
一些第三連接器2430可對應於參照圖3所描述的第二組第三連接器430B並且可通過導電互連器2490與第四組第一連接器(圖3的410D)組合以構成與一些第二耦合結構2403對應的第二組第二耦合結構(圖3的403B)。
其它第三連接器2430可對應於參照圖3所描述的第一組第三連接器430A並且可通過導電互連器2490與第一組第一連接器(圖3的410A)組合以構成與其它第二耦合結構2403對應的第一組第二耦合結構(圖3的403A)。
各個中介層2300可包括從第一表面2430上的第三連接器2430延伸到中介層2300的主體中的第二內部互連器2310。與第三連接器2430相對的第二內部互連器2310的端部2310E可被埋入中介層2300的主體中，而沒有穿透中介層2300。第二內部互連器2310可以是TSV。
圖13示出形成介電層2500T的步驟的示例的表示。
參照圖13，可在半導體晶圓2100W上形成介電層2500T以覆蓋第二半導體晶片2200T和中介層2300。介電層2500T可被形成為填充第二半導體晶片2200T與中介層2300之間的間隙。介電層2500T可利用模製製程由EMC材料形成。
圖14示出減小第二半導體晶片2200T和中介層2300的厚度的步驟的示例的表示。
參照圖14，可減小第二半導體晶片2200T和中介層2300的厚度以暴露第二內部互連器2310的端部2310E。具體地講，可利用諸如凹進製程、拋光製程或回蝕製程的平坦化製程對介電層2500T進行蝕刻以暴露第二半導體晶片2200T和中介層2300，還可利用平坦化製程對所暴露的第二半導體晶片2200T和所暴露的中介層2300進行蝕刻，直至第二內部互連器2310的端部2310E暴露為止。結果，第二半導體晶片2200T和中介層2300可被平坦化以具有小於初始厚度T1和T2的厚度。即使第二半導體晶片2200T的初始厚度T1不同於中介層2300的初始厚度T2，平坦化的第二半導體晶片2200T的厚度可基本上等於平坦化的中介層2300的厚度。因此，平坦化的第二半導體晶片2200T的與半導體晶圓2100W相對的表面可基本上與平坦化的中介層2300的與半導體晶圓2100W相對的表面共面。
圖15示出形成外部互連器2600的步驟的示例的表示。
參照圖15，可在平坦化的第二半導體晶片2200T的表面、平坦化的中介層2300的表面和平坦化的介電層2500的表面上形成外部互連器2600。外部互連器2600可用作再分配線。可通過沉積導電層並且通過將導電層圖案化來形成外部互連器2600。外部互連器2600可被形成為具有軌 跡圖案形狀。平坦化的第二半導體晶片2200T的表面、平坦化的中介層2300的表面和平坦化的介電層2500的表面可提供整體平坦的表面，而沒有不平坦的表面輪廓。因此，外部互連器2600可被形成為具有精細尺寸。即，外部互連器2600可被形成為具有精細間距並且可用作高度整合的電路圖案。
圖16示出形成第一外部連接器2700的步驟的示例的表示。
參照圖16，可在平坦化的第二半導體晶片2200T的表面、平坦化的中介層2300的表面和平坦化的介電層2500的表面上形成第二保護層2650。第二保護層2650可被形成為暴露外部互連器2600的外部接觸部分。第二保護層2650可被形成為包括阻焊層。第一外部連接器2700可形成在所暴露的外部互連器2600的接觸部分上。
圖17示出形成單獨的半導體封裝的步驟的示例的表示。
參照圖17，可利用沿著切割道2100S執行的晶粒切割製程將晶圓2100W分離成多個半導體封裝。各個半導體封裝可對應於參照圖1和圖3描述的半導體封裝10和30中的任一個。
如參照圖10至圖17所述，可利用晶圓級封裝技術來製造半導體封裝以提供SIP。
圖18是示出包括根據一些實施方式的封裝中的至少一個的電子系統8710的示例的表示的方塊圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和記憶體8713。根據實施方式的封裝可被實現為包括控制器8711和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供資料移動的通路的匯流排8715來彼此耦合。
在實施方式中，控制器8711可包括一個或更多個微處理 器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置。控制器8711或記憶體8713可包括根據本公開的實施方式的一個或更多個半導體封裝。輸入/輸出裝置8712可包括從鍵區、鍵盤、顯示裝置、觸控式螢幕等當中選擇出的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可存儲要由控制器8711等執行的資料和/或命令。
記憶體8713可包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或桌上型電腦的資訊處理系統。快閃記憶體可構成固態磁碟(SSD)。在此示例中，電子系統8710可在快閃記憶體系統中穩定地存儲大量資料。
電子系統8710還可包括介面8714，介面8714被配置為向通信網路發送資料以及從通信網路接收資料。介面8714可以是有線型或無線型。例如，介面8714可包括天線或者有線或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型手話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一個。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可用在諸如CDMA(分碼多重進接)、GSM(全球移動通信系統)、NADC(北美數位行動電話)、E-TDMA(增強分時多重進接)、WCDAM(寬頻分碼多重進接)、CDMA2000、LTE(長期演進)和Wibro(無線寬頻互聯網)的通信系統中。
為了例示性目的公開了本公開的實施方式。本領域技術人士將理解，在不脫離本公開和附圖的範圍和精神的情況下，可進行各種修改、添加和替代。

Claims (19)

  1. 一種半導體封裝，所述半導體封裝包括：第一半導體晶片；第二半導體晶片，所述第二半導體晶片被設置為與所述第一半導體晶片的一部分交疊並且通過第一耦合結構連接到所述第一半導體晶片；中介層，所述中介層被設置為與所述第一半導體晶片的另一部分交疊並且通過第二耦合結構連接到所述第一半導體晶片，其中，所述中介層的第一表面面向所述第一半導體晶片，並且所述中介層包括從所述第一表面上的所述第二耦台結構延伸到所述中介層的與所述第一表面相對的第二表面的內部互連器；以及外部互連器，所述外部互連器被設置在所述中介層的所述第二表面上並且連接到所述內部互連器，其中，所述外部互連器中的至少一個延伸到所述第二半導體晶片的第一表面上，所述第二半導體晶片的所述第一表面與所述第二半導體晶片的面向所述第一半導體晶片的第二表面相對。
  2. 根據申請專利範圍第1項的半導體封裝，其中，所述中介層和所述第二半導體晶片被並排設置在所述第一半導體晶片上。
  3. 根據申請專利範圍第2項的半導體封裝，所述半導體封裝還包括介電層，所述介電層被配置為填充所述中介層與所述第二半導體晶片之間的間隙並且暴露所述中介層的所述第二表面和所述第二半導體晶片的所述第一表面。
  4. 根據申請專利範圍第3項的半導體封裝，其中，所述外部互連器中 的至少一個延伸到所述介電層的與所述中介層的所述第二表面相鄰的表面上。
  5. 根據申請專利範圍第3項的半導體封裝，其中，所述中介層的所述第二表面基本上與所述第二半導體晶片的所述第一表面共面。
  6. 根據申請專利範圍第3項的半導體封裝，其中，所述介電層的表面基本上與所述中介層的所述第二表面和所述第二半導體晶片的所述第一表面共面；並且其中，所述介電層的所述表面將所述中介層的所述第二表面連接到所述第二半導體晶片的所述第一表面。
  7. 根據申請專利範圍第1項的半導體封裝，其中，一些所述第二耦合結構和一些所述內部互連器提供將所述第一半導體晶片電連接到一些所述外部互連器的第一電通路。
  8. 根據申請專利範圍第7項的半導體封裝，其中，其它所述第二耦合結構、其它所述內部互連器和一些所述第一耦合結構提供通過所述第一半導體晶片將所述第二半導體晶片電連接到一些所述外部互連器的第二電通路。
  9. 根據申請專利範圍第8項的半導體封裝，所述半導體封裝還包括將其它所述第二耦合結構電連接到一些所述第一耦合結構的第一內部互連器。
  10. 根據申請專利範圍第8項的半導體封裝，其中，各個所述內部互連器包括基本上穿透所述中介層的矽通孔(TSV)。
  11. 根據申請專利範圍第8項的半導體封裝，其中，其它所述第一耦合 結構提供將所述第二半導體晶片電連接到所述第一半導體晶片的第三電通路。
  12. 根據申請專利範圍第1項的半導體封裝，其中，所述第二半導體晶片與所述第一半導體晶片的中心部分交疊；並且其中，所述中介層包括第一中介層和第二中介層，所述第一中介層和所述第二中介層分別與所述第一半導體晶片的兩個邊緣交疊。
  13. 根據申請專利範圍第1項的半導體封裝，所述半導體封裝還包括設置在所述第一半導體晶片的第一表面上的散熱器，所述第一半導體晶片的所述第一表面與所述第一半導體晶片的面向所述第二半導體晶片的第二表面相對，其中，所述第一半導體晶片的所述第二表面面向所述第二半導體晶片和所述中介層。
  14. 根據申請專利範圍第1項的半導體封裝，所述半導體封裝還包括分別附接到所述外部互連器的第一外部連接器。
  15. 根據申請專利範圍第14項的半導體封裝，所述半導體封裝還包括：封裝基板，所述封裝基板具有被配置用於電連接到所述第一外部連接器的第二外部連接器；以及保護層，所述保護層被配置為覆蓋安裝在所述封裝基板上的所述第一半導體晶片和所述第二半導體晶片。
  16. 根據申請專利範圍第1項的半導體封裝，其中，所述第二半導體晶片包括層疊有具有矽通孔(TSV)的多個記憶體晶片的高頻寬記憶體(HBM)晶 片。
  17. 根據申請專利範圍第1項的半導體封裝，其中，所述第一耦合結構包括：第一組第一連接器，所述第一組第一連接器被設置在所述第一半導體晶片的表面上；以及第二連接器，所述第二連接器被設置在所述第二半導體晶片的表面上並且分別與所述第一組第一連接器組合，並且其中，所述第二耦合結構包括：第二組第一連接器，所述第二組第一連接器被設置在所述第一半導體晶片的表面上；以及第三連接器，所述第三連接器被設置在所述中介層的表面上並且分別與所述第二組第一連接器組合。
  18. 一種半導體封裝，所述半導體封裝包括：第一半導體晶片，所述第一半導體晶片包括設置在所述第一半導體晶片的表面上的第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器並且包括被配置用於將所述第一組第一連接器連接到所述第二組第一連接器的第一內部互連器；第二半導體晶片，所述第二半導體晶片與所述第一半導體晶片的一部分交疊並且包括設置在所述第二半導體晶片的第二表面上的第一組第二連接器和第二組第二連接器，其中，所述第一組第二連接器分別與所述第二組第一連接器組合，所述第二組第二連接器分別與所述第三組第一連接器組合； 中介層，所述中介層與所述第一半導體晶片的另一部分交疊並且包括分別與所述第一組第一連接器組合的第一組第三連接器以及分別與所述第四組第一連接器組合的第二組第三連接器，其中，所述第一組第三連接器和所述第二組第三連接器被設置在所述中介層的第一表面上，並且所述中介層包括從所述第三連接器延伸到所述中介層的與所述第一表面相對的第二表面的內部互連器；以及外部互連器，所述外部互連器被設置在所述中介層的所述第二表面上並且連接到所述內部互連器，其中，所述外部互連器中的至少一個延伸到所述第二半導體晶片的第一表面上，所述第二半導體晶片的所述第一表面與所述第二半導體晶片的面向所述第一半導體晶片的所述第二表面相對。
  19. 一種半導體封裝，所述半導體封裝包括：第一半導體晶片；第二半導體晶片，所述第二半導體晶片被設置為電連接到所述第一半導體晶片的一部分；中介層，所述中介層包括電連接到所述第一半導體晶片的另一部分的內部互連器；介電層，所述介電層被配置為填充所述第二半導體晶片與所述中介層之間的間隙並且暴露所述第二半導體晶片的與所述第一半導體晶片相對的表面以及所述中介層的與所述第一半導體晶片相對的表面；以及外部互連器，所述外部互連器被設置在所述第二半導體晶片的與所述第一半導體晶片相對的表面和所述中介層的與所述第一半導體晶片相對的 表面上並且被設置在所述介電層的表面上，其中，所述外部互連器連接到所述內部互連器，以及其中，所述外部互連器中的至少一個從所述中介層的所述表面延伸到所述第二半導體晶片的與所述第一半導體晶片相對的所述表面上。
TW105101694A 2015-04-13 2016-01-20 具有中介層的半導體封裝及其製造方法 TWI672787B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2015-0052037 2015-04-13
KR1020150052037A KR20160122022A (ko) 2015-04-13 2015-04-13 인터포저를 갖는 반도체 패키지 및 제조 방법

Publications (2)

Publication Number Publication Date
TW201637166A TW201637166A (zh) 2016-10-16
TWI672787B true TWI672787B (zh) 2019-09-21

Family

ID=57111401

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105101694A TWI672787B (zh) 2015-04-13 2016-01-20 具有中介層的半導體封裝及其製造方法

Country Status (4)

Country Link
US (1) US9508688B2 (zh)
KR (1) KR20160122022A (zh)
CN (1) CN106057788A (zh)
TW (1) TWI672787B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9859896B1 (en) * 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
US9881908B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
US10153261B2 (en) * 2017-04-03 2018-12-11 Cisco Technology, Inc. Cooling system for high power application specific integrated circuit with embedded high bandwidth memory
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10283474B2 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11610844B2 (en) * 2017-10-11 2023-03-21 Octavo Systems Llc High performance module for SiP
US11322449B2 (en) * 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
TWI736780B (zh) 2017-10-31 2021-08-21 台灣積體電路製造股份有限公司 晶片封裝及其形成方法
US10515929B2 (en) * 2018-04-09 2019-12-24 International Business Machines Corporation Carrier and integrated memory
US10431563B1 (en) 2018-04-09 2019-10-01 International Business Machines Corporation Carrier and integrated memory
KR102517464B1 (ko) * 2018-04-30 2023-04-04 에스케이하이닉스 주식회사 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
DE102018119538A1 (de) * 2018-08-10 2020-02-13 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauteil und herstellungsverfahren für optoelektronische halbleiterbauteile
KR102609445B1 (ko) * 2018-10-22 2023-12-04 삼성전자주식회사 반도체 패키지
KR102530320B1 (ko) 2018-11-21 2023-05-09 삼성전자주식회사 반도체 패키지
CN112889149B (zh) * 2019-01-18 2023-09-08 华为技术有限公司 一种多中介层互联的集成电路
KR20200092566A (ko) * 2019-01-25 2020-08-04 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
US10727215B1 (en) * 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
KR20200138493A (ko) 2019-05-30 2020-12-10 삼성전자주식회사 반도체 패키지
US11728238B2 (en) * 2019-07-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with heat dissipation films and manufacturing method thereof
US11183474B2 (en) * 2019-11-04 2021-11-23 Advanced Semiconductor Engineering, Inc. Electronic device package and method for manufacturing the same
US11600562B2 (en) * 2020-10-21 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
CN115377017A (zh) * 2021-05-17 2022-11-22 中科寒武纪科技股份有限公司 具有CoWoS封装结构的晶片、晶圆、设备及其生成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034718A (zh) * 2009-09-23 2011-04-27 新科金朋有限公司 半导体器件和在tsv转接板中形成开口腔以在wlcsmp中容纳半导体裸片的方法
TW201507088A (zh) * 2013-07-12 2015-02-16 Intel Corp 用於多晶粒之封裝總成組態及相關技術

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US20050104211A1 (en) * 2002-05-07 2005-05-19 Shinji Baba Semiconductor device having semiconductor chips mounted on package substrate
TWI395317B (zh) * 2009-05-15 2013-05-01 Ind Tech Res Inst 晶片堆疊封裝結構及其製作方法
US9385095B2 (en) * 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US20120001339A1 (en) * 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
DE112011105992B4 (de) * 2011-12-22 2022-06-15 Intel Corporation 3D-integriertes Halbleiterpaket mit Through-Mold-Kopplungsstrukturen der ersten Ebene und Verfahren zur Herstellung desselben
US9129958B2 (en) * 2011-12-22 2015-09-08 Intel Corporation 3D integrated circuit package with window interposer
WO2013100995A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Photonic package architecture
CN104335342A (zh) * 2012-03-13 2015-02-04 英特尔公司 反向微电子封装上的微电子器件附着
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
KR102198858B1 (ko) * 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US10468351B2 (en) * 2014-08-26 2019-11-05 Xilinx, Inc. Multi-chip silicon substrate-less chip packaging

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034718A (zh) * 2009-09-23 2011-04-27 新科金朋有限公司 半导体器件和在tsv转接板中形成开口腔以在wlcsmp中容纳半导体裸片的方法
TW201507088A (zh) * 2013-07-12 2015-02-16 Intel Corp 用於多晶粒之封裝總成組態及相關技術

Also Published As

Publication number Publication date
KR20160122022A (ko) 2016-10-21
CN106057788A (zh) 2016-10-26
US20160300815A1 (en) 2016-10-13
TW201637166A (zh) 2016-10-16
US9508688B2 (en) 2016-11-29

Similar Documents

Publication Publication Date Title
TWI672787B (zh) 具有中介層的半導體封裝及其製造方法
US10170456B2 (en) Semiconductor packages including heat transferring blocks and methods of manufacturing the same
US20170179078A1 (en) Semiconductor packages and methods of manufacturing the same
US9748201B2 (en) Semiconductor packages including an interposer
US9972605B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
US9153557B2 (en) Chip stack embedded packages
US9508704B2 (en) Method of fabricating semiconductor package, semiconductor package formed thereby, and semiconductor device including the same
US9875992B2 (en) Semiconductor package having stacked chips and a heat dissipation part and method of fabricating the same
US9252141B2 (en) Semiconductor integrated circuit, method for fabricating the same, and semiconductor package
US10141293B2 (en) Semiconductor package
CN108074912B (zh) 包括互连器的半导体封装
US9847285B1 (en) Semiconductor packages including heat spreaders and methods of manufacturing the same
US10658332B2 (en) Stack packages including bridge dies
TWI810380B (zh) 包括橋接晶粒的系統級封裝件
US10903131B2 (en) Semiconductor packages including bridge die spaced apart from semiconductor die
US9922965B2 (en) Manufacturing methods semiconductor packages including through mold connectors
US9711482B2 (en) Semiconductor package embedded with plurality of chips and method of manufacturing the same
EP4356426A1 (en) Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling
US9847322B2 (en) Semiconductor packages including through mold ball connectors and methods of manufacturing the same
US9508699B2 (en) Semiconductor package and method for manufacturing the same
US10361141B2 (en) Semiconductor packages relating to thermal transfer plate and methods of manufacturing the same
US9806015B1 (en) Semiconductor packages including through mold ball connectors on elevated pads and methods of manufacturing the same