JPWO2020066797A1 - 半導体集積回路装置および半導体パッケージ構造 - Google Patents

半導体集積回路装置および半導体パッケージ構造 Download PDF

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Abstract

半導体チップが積層された半導体集積回路装置において、電源供給をより効果的に行うための新たな電源配線の構造を提供する。第１半導体チップ（１０１）は、第２半導体チップ（１０２）と積層されている。第１半導体チップ（１０１）の第１電源配線（１３）が、複数の第１ビア（２１）を介して、第２半導体チップ（１０２）の第２電源配線（３１，３３）と接続されている。第１電源配線（１３）と第２電源配線（３１，３３）とは、延びる方向が直交している。

Description

本開示は、半導体チップが積層された半導体集積回路装置に関する。
半導体集積回路の高集積化のために、半導体プロセスの微細化が進められている。また、微細化に伴って電源の低電圧化が進んでいるが、これにより、電源電圧降下や電源ノイズの影響が大きくなっている。この影響を抑制するために、例えば電源配線を太くして抵抗を下げる等の対応が考えられるが、このような対応をとると、電源配線によって信号配線の配線領域が使用されることにより、半導体集積回路の高集積化の妨げになる。
特許文献１では、第１および第２の半導体チップが積層された半導体装置において、第１の半導体チップに形成されたビア（ＴＳＶ：Through Silicon Via）を介して、第２の半導体チップから第１の半導体チップに電源が供給される技術が開示されている。特許文献２では、基板内に設けられた埋め込み配線（ＢＩ：Buried Interconnect）を介して、半導体集積回路に電源を供給する技術が開示されている。
米国特許第８０３５１９４号明細書 米国特許出願公開第２０１７／００６２４２１号明細書
ところが、特許文献１では、積層された第１および第２の半導体チップにおける電源配線の構造について、詳細な検討がなされていない。また、特許文献２では、埋め込み配線にどのように電源を供給するかについては、検討がなされていない。
本開示は、半導体チップが積層された半導体集積回路装置において、電源供給をより効果的に行うための新たな電源配線の構造を提供することを目的とする。
本開示の第１態様では、半導体集積回路装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備え、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、前記第１半導体チップは、複数のトランジスタと、第１方向に延び、前記第１方向と垂直をなす第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第１電源電圧を供給する、第１電源配線と、前記第１半導体チップの裏面から前記第１電源配線に達する複数の第１ビアとを備え、前記第２半導体チップは、前記第２半導体チップの主面に最も近い配線層である第１配線層に形成されており、前記第２方向に延び、前記第１方向に並べて配置された複数の電源配線からなる、第２電源配線を備え、前記第１電源配線は、前記複数の第１ビアを介して、前記第２電源配線と接続される。
この態様によると、複数のトランジスタを備えた第１半導体チップは、第１電源配線が、複数の第１ビアを介して、第２半導体チップの第２電源配線と接続されている。このため、第１半導体チップに第１電源配線以外の電源配線を設けなくても、第２半導体チップに電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。また、第１半導体チップの第１電源配線と第２半導体チップの第２電源配線とは、延びる方向が直交しているので、それぞれの配線ピッチが異なっていても、複数の第１ビアを介して接続することができる。このため、第１および第２半導体チップは、互いに異なるプロセスで製造することが可能となり、成熟したプロセスや配線層プロセスのみを用いる等で、半導体集積回路装置をより低コストで製造可能となる。
本開示の第２態様では、半導体集積回路装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備え、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、前記第１半導体チップは、複数のトランジスタと、第１方向に延び、前記第１方向と垂直をなす第２方向に所定の第１ピッチで並べて配置された複数の電源配線からなり、前記複数のトランジスタに第１電源電圧を供給する、第１電源配線と、前記第１半導体チップの裏面から前記第１電源配線に達する複数の第１ビアとを備え、前記第２半導体チップは、前記第２半導体チップの主面に最も近い配線層である第１配線層に形成されており、前記第１方向に延び、前記第２方向に前記第１ピッチで並べて配置された複数の電源配線からなる、第２電源配線を備え、前記第１電源配線は、前記複数の第１ビアを介して、前記第２電源配線と接続される。
この態様によると、複数のトランジスタを備えた第１半導体チップは、第１電源配線が、複数の第１ビアを介して、第２半導体チップの第２電源配線と接続されている。このため、第１半導体チップに第１電配線以外の電源配線を設けなくても、第２半導体チップに電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。また、第１半導体チップの第１電源配線と第２半導体チップの第２電源配線とは、同じ第１方向に延びており、かつ、同じ第１ピッチで並べて配置されているので、第１方向において、第１および第２電源配線の全体にわたって、複数の第１ビアを設けることができる。これにより、複数の第１ビアによる電源配線抵抗を下げることができる。
本開示の第３態様では、半導体集積回路装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備え、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、前記第１半導体チップは、複数のトランジスタと、第１方向に延び、前記第１方向と垂直をなす第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第１電源電圧を供給する、第１電源配線と、前記第１方向に延び、前記第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第２電源電圧を供給する、第２電源配線と、前記第１半導体チップの裏面から前記第１電源配線に達する複数の第１ビアと、前記第１半導体チップの裏面から前記第２電源配線に達する複数の第２ビアとを備え、前記第２半導体チップは、前記第２半導体チップの主面に最も近い配線層である第１配線層に形成されており、開口部を有する、第３電源配線と、前記第１配線層において、前記第３電源配線の開口部に形成された、第４電源配線とを備え、前記第１電源配線は、前記複数の第１ビアを介して、前記第３電源配線と接続され、前記第２電源配線は、前記複数の第２ビアを介して、前記第４電源配線と接続される。
この態様によると、複数のトランジスタを備えた第１半導体チップは、第１電源配線が、複数の第１ビアを介して、第２半導体チップの第３電源配線と接続されており、第２電源配線が、複数の第２ビアを介して、第２半導体チップの第４電源配線と接続されている。第４電源配線は、第３電源配線の開口部に形成されている。このため、第１半導体チップに第１および第２電配線以外の電源配線を設けなくても、第２半導体チップに電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。また、第２半導体チップにおいて、第４電源配線は、第３電源配線の開口部に形成されているため、第３電源配線を、広範囲に拡がり、平面視で第１電源配線と重なりを有する配線として形成できる。これにより、第３電源配線の抵抗を下げることができるとともに、第１方向において、第１電源配線の全体にわたって、複数の第１ビアを設けることができる。
また、本開示の他の態様では、半導体パッケージ構造は、一方の面に、電源用の外部端子が設けられたパッケージ基板と、前記パッケージ基板の他方の面に搭載された、前記第１または第２態様の半導体集積回路装置とを備え、前記半導体集積回路装置における前記第２半導体チップが備える前記第２電源配線は、前記外部端子に、電気的に接続されている。
また、本開示の他の態様では、半導体パッケージ構造は、一方の面に、電源用の外部端子が設けられたパッケージ基板と、前記パッケージ基板の他方の面に搭載された、前記第３態様の半導体集積回路装置とを備え、前記半導体集積回路装置における前記第２半導体チップが備える前記第３電源配線は、前記外部端子に、電気的に接続されている。
本開示によると、半導体チップが積層された半導体集積回路装置において、電源供給をより効果的に行うことができる。
実施形態に係る半導体集積回路装置の全体構成 第１実施形態における電源配線の構造を示す平面図 図２の構造における断面図 （ａ），（ｂ）は第１実施形態において、第１半導体チップに形成されるスタンダードセルの構成例 電源配線の配置ピッチが異なる領域を備えた半導体チップの概念図 第１実施形態の変形例１における電源配線の構造を示す平面図 図６の構造における断面図 第１実施形態の変形例２における電源配線の構造を示す平面図 図８の構造における断面図 第２実施形態における電源配線の構造を示す断面図 （ａ），（ｂ）は第２実施形態において、第１半導体チップに形成されるスタンダードセルの構成例 半導体パッケージ構造の例を示す模式断面図 半導体パッケージ構造の例を示す模式断面図 半導体パッケージ構造の例を示す模式断面図 半導体パッケージ構造の例を示す模式断面図
以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、「ＶＤＤ」は電源電圧または高電圧側電源線を示し、「ＶＳＳ」は電源電圧または低電圧側電源線を示す。また、本明細書において、「同一ピッチ」等のように、ピッチ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
（第１実施形態）
図１は実施形態に係る半導体集積回路装置の全体構成を示す図である。図１に示すように、半導体集積回路装置１００は、第１半導体チップ１０１（チップＡ）と、第２半導体チップ１０２（チップＢ）とが、積層されることによって構成されている。第１半導体チップ１０１は、複数のトランジスタを含む回路が形成されている。第２半導体チップ１０２は、トランジスタ等の素子は形成されておらず、複数の配線層に形成された電源配線を備えている。積層された部分では、第１半導体チップ１０１の裏面と第２半導体チップ１０２の主面とが対向している。
図２は第１実施形態に係る半導体集積回路装置の構成を示す図であり、第１半導体チップ１０１と第２半導体チップ１０２とが積層された部分近傍における電源配線の構造を示す平面図である。また、図３は、図２の線Ａ−Ａにおける断面図である。
第１半導体チップ１０１は、Ｘ方向に延びる電源配線１１，１２，１３，１４が形成されている。電源配線１１，１２，１３，１４は、第１半導体チップ１０１に形成された複数のトランジスタに電源を供給するものであり、電源配線１１，１３はＶＳＳを供給し、電源配線１２，１４はＶＤＤを供給する。電源配線１１，１２，１３，１４は、Ｙ方向において所定のピッチで配置されている。すなわち、ＶＳＳを供給する電源配線１１，１３はＹ方向において所定のピッチで配置されており、ＶＤＤを供給する電源配線１２，１４はＹ方向において所定のピッチで配置されている。
電源配線１１，１２，１３，１４は、第１半導体チップ１０１の基板内に設けられた埋め込み配線（Buried Interconnect）であり（本明細書では、埋め込み配線として形成された電源配線のことを、ＢＰＲ：Buried Power Railと呼ぶ）、例えば、Ｗ，Ｃｏ，Ｒｕ等の材料を用いて形成されている。なお、ここでは、第１半導体チップ１０１には、ＢＰＲの上層には電源配線が形成されていないものとする。
第２半導体チップ１０２は、最上層（主面に最も近い配線層）である第１配線層に、Ｙ方向に延びる電源配線３１，３２，３３，３４が形成されている。電源配線３１，３３はＶＳＳを供給し、電源配線３２，３４はＶＤＤを供給する。電源配線３１，３２，３３，３４は、Ｘ方向において所定のピッチで配置されている。すなわち、ＶＳＳを供給する電源配線３１，３３はＸ方向において所定のピッチで配置されており、ＶＤＤを供給する電源配線３２，３４はＸ方向において所定のピッチで配置されている。
また、第２半導体チップ１０２は、第１配線層の一層下の配線層である第２配線層に、Ｘ方向に延びる電源配線４１，４２，４３，４４が形成されている（図２でハッチを付している）。電源配線４１，４３はＶＤＤを供給し、電源配線４２，４４はＶＳＳを供給する。電源配線４１，４２，４３，４４は、Ｙ方向において所定のピッチで配置されている。すなわち、ＶＤＤを供給する電源配線４１，４３はＹ方向において所定のピッチで配置されており、ＶＳＳを供給する電源配線４２，４４はＹ方向において所定のピッチで配置されている。
第１配線層の電源配線３１，３３と第２配線層の電源配線４２，４４とが平面視で重なる位置に、複数のビア５１が形成されている。すなわち、ＶＳＳを供給する電源配線３１，３３および電源配線４２，４４が、複数のビア５１を介して接続されている。第１配線層の電源配線３２，３４と第２配線層の電源配線４１，４３とが平面視で重なる位置に、複数のビア５２が形成されている。すなわち、ＶＤＤを供給する電源配線３２，３４および電源配線４１，４３が、複数のビア５２を介して接続されている。
そして、第１半導体チップ１０１には、裏面から電源配線１１，１２，１３，１４に達する複数のビア２１，２２が形成されている。複数のビア２１は、第１半導体チップ１０１の電源配線１１，１３と第２半導体チップ１０２の第１配線層の電源配線３１，３３とが平面視で重なる位置に、形成されている。すなわち、ＶＳＳを供給する電源配線１１，１３および電源配線３１，３３が、複数のビア２１を介して接続されている。複数のビア２２は、第１半導体チップ１０１の電源配線１２，１４と第２半導体チップ１０２の第１配線層の電源配線３２，３４とが平面視で重なる位置に、形成されている。すなわち、ＶＤＤを供給する電源配線１２，１４および電源配線３２，３４が、複数のビア２２を介して、接続されている。
すなわち、電源電圧ＶＳＳに関して、第１半導体チップ１０１の電源配線１１，１３、第２半導体チップ１０２の第１配線層の電源配線３１，３３および第２配線層の電源配線４２，４４が、互いに接続されている。また、電源電圧ＶＤＤに関して、第１半導体チップ１０１の電源配線１２，１４、第２半導体チップ１０２の第１配線層の電源配線３２，３４および第２配線層の電源配線４１，４３が、互いに接続されている。
図４は第１半導体チップ１０１に形成されるスタンダードセルの構成例であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｂ−Ｂにおける断面図である。第１半導体チップ１０１では、図４のようなスタンダードセルがＸ方向に並べて配置されたセル列が形成されている。セル列は、Ｙ方向に並べて配置されており、列毎に上下反転（Ｙ方向において反転）され、隣接するセル列で電源配線を共有している。
図４のスタンダードセルは、ＶＤＤを供給する電源配線１２とＶＳＳを供給する電源配線１３との間に形成されている。Ｐｃｈトランジスタ領域には、Ｘ方向に延びる２本のフィン６１，６２が形成されており、Ｎｃｈトランジスタ領域には、Ｘ方向に延びる２本のフィン６３，６４が形成されている。Ｙ方向に延びるゲート配線７１が形成されており、ゲート配線７１の両側にダミーゲート配線７２，７３が形成されている。フィン６１，６２およびゲート配線７１によってＰ型フィントランジスタが形成され、フィン６３，６４およびゲート配線７１によってＮ型フィントランジスタが形成されている。
Ｙ方向に延びるローカル配線８１，８２，８３が形成されている。ローカル配線８１は、電源配線１２とフィン６１，６２とを接続しており、ローカル配線８２は、電源配線１３とフィン６３，６４とを接続しており、ローカル配線８３はフィン６１，６２とフィン６３，６４とを接続している。また、上層の配線層（Ｍ１配線層）に、Ｘ方向に延びる信号配線９１，９２，９３，９４が形成されている。
上述したとおり、電源配線１２，１３は埋め込み配線である。したがって、電源配線１２，１３の最上部ｈ１は、トランジスタを形成するフィン６１，６２，６３，６４の最上部ｈ２よりも低い位置にある。なお、電源配線１２，１３とローカル配線８１，８２とは、直接接続されていてもよいし、ビアを介して接続されていてもよい。
なお、図４の例では、フィントランジスタが形成されるものとしたが、これに限られるものではなく、例えばナノワイヤトランジスタ等の他の立体型トランジスタが形成されるものとしてもよい。なお、ナノワイヤトランジスタが形成されるスタンダードセルでは、埋め込み配線である電源配線の最上部は、トランジスタを形成するナノワイヤの最上部よりも低い位置にある。
本実施形態によると、複数のトランジスタを備えた第１半導体チップ１０１は、ＶＳＳを供給するＢＰＲである電源配線１１，１３が、複数のビア２１を介して、第２半導体チップ１０２の電源配線３１，３３と接続されている。また、第１半導体チップ１０１は、ＶＤＤを供給するＢＰＲである電源配線１２，１４が、複数のビア２２を介して、第２半導体チップ１０２の電源配線３２，３４と接続されている。このため、第１半導体チップ１０１にＢＰＲ以外の電源配線を設けなくても、第２半導体チップ１０２に電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。
また、第１半導体チップ１０１の電源配線１１〜１４と第２半導体チップ１０２の電源配線３１〜３４とは、延びる方向が直交しているので、それぞれの配線ピッチが異なっていても、複数のビア２１，２２を介して接続することができる。このため、第１および第２半導体チップ１０１，１０２は、互いに異なるプロセスで製造することが可能となり、成熟したプロセスや配線層プロセスのみを用いる等で、半導体集積回路装置１００をより低コストで製造可能となる。
なお、第１半導体チップ１０１において、電源配線の配置ピッチは、チップ全体で均一である必要はない。例えば図５に示すように、領域によって、電源配線の配置ピッチが異なっていてもよい。図５の例では、領域Ｂでは、領域Ａよりも、電源配線の配置ピッチが大きい。例えば、領域Ａは図４に例示したスタンダードセルと同じセル高さのスタンダードセルで構成された領域であり、領域Ｂは図４に例示したスタンダードセルよりもセル高さが高いスタンダードセルで構成された領域である。あるいは、領域Ｂは、ＩＯ領域、メモリ領域、アナログ領域などであってもよい。また、図５の例では、電源配線の配置ピッチは２種類であるが、第１半導体チップ１０１における電源配線の配置ピッチは３種類以上であってもよい。
また、上述の実施形態では、第１半導体チップ１０１において、ＢＰＲである電源配線１１，１２，１３，１４の上層には電源配線が形成されていないものとしたが、ＢＰＲの上層に電源配線が形成されていてもよい。また、上述の実施形態では、第２半導体チップ１０２には、トランジスタ等の素子は形成されていないものとしたが、トランジスタ等の素子が形成されていてもよい。
（変形例１）
図６は第１実施形態の変形例１に係る半導体集積回路装置の構成を示す図であり、第１半導体チップ１０１と第２半導体チップ１０２とが積層された部分近傍における電源配線の構造を示す平面図である。また、図７は、図６の線Ｃ−Ｃにおける断面図である。
本変形例では、第１半導体チップ１０１は、上述した実施形態と同様に、Ｘ方向に延びる電源配線１１，１２，１３，１４が形成されている。ただし、第２半導体チップ１０２では、第１配線層に形成された電源配線３５，３６，３７，３８がＸ方向に延びており（図６でハッチを付している）、第２配線層に形成された電源配線４５，４６，４７，４８がＹ方向に延びている。
すなわち、第２半導体チップ１０２は、第１配線層に、Ｘ方向に延びる電源配線３５，３６，３７，３８が形成されている。電源配線３５，３７はＶＳＳを供給し、電源配線３６，３８はＶＤＤを供給する。電源配線３５，３６，３７，３８は、Ｙ方向において、第１半導体チップ１０１に形成された電源配線１１，１２，１３，１４と同一ピッチで配置されている。すなわち、ＶＳＳを供給する電源配線３５，３７は、Ｙ方向において電源配線１１，１３と同一ピッチで配置されており、ＶＤＤを供給する電源配線３６，３８は、Ｙ方向において電源配線１２，１４と同一ピッチで配置されている。
また、第２半導体チップ１０２は、第２配線層に、Ｙ方向に延びる電源配線４５，４６，４７，４８が形成されている。電源配線４５，４７はＶＤＤを供給し、電源配線４６，４８はＶＳＳを供給する。電源配線４５，４６，４７，４８は、Ｘ方向において所定のピッチで配置されている。すなわち、ＶＤＤを供給する電源配線４５，４７はＸ方向において所定のピッチで配置されており、ＶＳＳを供給する電源配線４６，４８はＸ方向において所定のピッチで配置されている。
第１配線層の電源配線３５，３７と第２配線層の電源配線４６，４８とが平面視で重なる位置に、複数のビア５５が形成されている。すなわち、ＶＳＳを供給する電源配線３５，３７および電源配線４６，４８が、複数のビア５５を介して接続されている。第１配線層の電源配線３６，３８と第２配線層の電源配線４５，４７とが平面視で重なる位置に、複数のビア５６が形成されている。すなわち、ＶＤＤを供給する電源配線３６，３８および電源配線４５，４７が、複数のビア５６を介して接続されている。
第１半導体チップ１０１の電源配線１１と第２半導体チップ１０２の第１配線層の電源配線３５とは、平面視で重なっている。同様に、第１半導体チップ１０１の電源配線１２と第２半導体チップ１０２の第１配線層の電源配線３６、第１半導体チップ１０１の電源配線１３と第２半導体チップ１０２の第１配線層の電源配線３７，第１半導体チップ１０１の電源配線１４と第２半導体チップ１０２の第１配線層の電源配線３８は、それぞれ、平面視で重なっている。
そして、第１半導体チップ１０１には、裏面から電源配線１１，１２，１３，１４に達する複数のビア２５，２６が形成されている。複数のビア２５は、第１半導体チップ１０１の電源配線１１と第２半導体チップ１０２の第１配線層の電源配線３５とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＳＳを供給する電源配線１１および電源配線３５は、複数のビア２５を介して接続されている。また、複数のビア２５は、第１半導体チップ１０１の電源配線１３と第２半導体チップ１０２の第１配線層の電源配線３７とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＳＳを供給する電源配線１３および電源配線３７は、複数のビア２５を介して接続されている。
また、複数のビア２６は、第１半導体チップ１０１の電源配線１２と第２半導体チップ１０２の第１配線層の電源配線３６とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＤＤを供給する電源配線１２および電源配線３６は、複数のビア２６を介して、接続されている。また、複数のビア２６は、第１半導体チップ１０１の電源配線１４と第２半導体チップ１０２の第１配線層の電源配線３８とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＤＤを供給する電源配線１４および電源配線３８は、複数のビア２５を介して、接続されている。
本変形例によると、複数のトランジスタを備えた第１半導体チップ１０１は、ＶＳＳを供給するＢＰＲである電源配線１１，１３が、複数のビア２５を介して、第２半導体チップ１０２の電源配線３５，３７と接続されている。また、第１半導体チップ１０１は、ＶＤＤを供給するＢＰＲである電源配線１２，１４が、複数のビア２６を介して、第２半導体チップ１０２の電源配線３６，３８と接続されている。このため、上述の実施形態と同様に、第１半導体チップ１０１にＢＰＲ以外の電源配線を設けなくても、第２半導体チップ１０２に電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。
また、本変形例では、第１半導体チップ１０１の電源配線１１〜１４と第２半導体チップ１０２の電源配線３５〜３８とは、同じＸ方向に延びており、かつ、同じピッチで並べて配置されている。このため、Ｘ方向において、電源配線１１〜１４および電源配線３５〜３８の全体にわたって、複数のビア２５，２６を設けることができる。これにより、複数のビア２５，２６による電源配線抵抗を下げることができる。
（変形例２）
図８は第１実施形態の変形例２に係る半導体集積回路装置の構成を示す図であり、第１半導体チップ１０１と第２半導体チップ１０２とが積層された部分近傍における電源配線の構造を示す平面図である。また、図９は、図８の線Ｄ−Ｄにおける断面図である。
本変形例では、第１半導体チップ１０１は、上述した実施形態と同様に、Ｘ方向に延びる電源配線１１，１２，１３，１４が形成されている。ただし、第２半導体チップ１０２の第１配線層には、開口部１３２を有する電源配線１３１が形成されている。そして、その開口部１３２に、電源配線１３３が形成されている。
すなわち、第２半導体チップ１０２は、第１配線層に、平面状に拡がる電源配線１３１が形成されている（図８ではハッチを付している）。電源配線１３１はＶＤＤを供給する。電源配線１３１は、第１半導体チップ１０１のＶＳＳを供給する電源配線１１，１３と平面視で重なる位置に、開口部１３２を有している。開口部１３２には、電源配線１３３が形成されている（図８ではハッチを付している）。電源配線１３３はＶＳＳを供給する。
また、第２半導体チップ１０２は、第２配線層に、Ｙ方向に延びる電源配線１４１，１４２，１４３，１４４が形成されている。電源配線１４１，１４３はＶＳＳを供給し、電源配線１４２，１４４はＶＤＤを供給する。電源配線１４１，１４２，１４３，１４４は、Ｘ方向において所定のピッチで配置されている。すなわち、ＶＳＳを供給する電源配線１４１，１４３はＸ方向において所定のピッチで配置されており、ＶＤＤを供給する電源配線１４２，１４４はＸ方向において所定のピッチで配置されている。
第１配線層の電源配線１３１と第２配線層の電源配線１４２，１４４とが平面視で重なる位置に、複数のビア１５１が形成されている。すなわち、ＶＤＤを供給する電源配線１３１および電源配線１４２，１４４が、複数のビア１５１を介して接続されている。第１配線層の電源配線１３３と第２配線層の電源配線１４１，１４３とが平面視で重なる位置に、複数のビア１５２が形成されている。すなわち、ＶＳＳを供給する電源配線１３３および電源配線１４１，１４３が、複数のビア１５２を介して接続されている。
第１半導体チップ１０１の電源配線１１，１３と第２半導体チップ１０２の第１配線層の電源配線１３３とは、平面視で重なっている。第１半導体チップ１０１の電源配線１２，１４と第２半導体チップ１０２の第１配線層の電源配線１３１とは、平面視で重なっている。
そして、第１半導体チップ１０１には、裏面から電源配線１１，１２，１３，１４に達する複数のビア１２１，１２２が形成されている。複数のビア１２１は、第１半導体チップ１０１の電源配線１１，１３と第２半導体チップ１０２の第１配線層の電源配線１３３とが平面視で重なる位置に、形成されている。すなわち、ＶＳＳを供給する電源配線１１，１３および電源配線１３３は、複数のビア１２１を介して接続されている。また、複数のビア１２２は、第１半導体チップ１０１の電源配線１２，１４と第２半導体チップ１０２の第１配線層の電源配線１３１とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＤＤを供給する電源配線１２，１４および電源配線１３１は、複数のビア１２２を介して接続されている。
本変形例によると、複数のトランジスタを備えた第１半導体チップ１０１は、ＶＤＤを供給するＢＰＲである電源配線１２，１４が、複数のビア１２２を介して、第２半導体チップ１０２の電源配線１３１と接続されている。また、第１半導体チップ１０１は、ＶＳＳを供給するＢＰＲである電源配線１１，１３が、複数のビア１２１を介して、第２半導体チップ１０２の電源配線１３３と接続されている。このため、第１半導体チップ１０１にＢＰＲ以外の電源配線を設けなくても、第２半導体チップ１０２に電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。
また、第２半導体チップ１０２において、電源配線１３３は、電源配線１３１の開口部１３２に形成されているため、電源配線１３１を、広範囲に拡がり、平面視で電源配線１２，１４と重なりを有する配線として形成できる。これにより、電源配線１３１の抵抗を下げることができるとともに、Ｘ方向において、電源配線１２，１４の全体にわたって、複数のビア１２２を設けることができる。
（第２実施形態）
第２実施形態では、第１半導体チップ１０１において、電源配線は、ＢＰＲではなく、Ｍ１配線層に形成されている。本実施形態に係る半導体集積回路装置の平面構造は、図２と同様である。ただし、第１半導体チップ１０１には、ＢＰＲである電源配線１１〜１４の代わりに、Ｍ１配線層に形成された電源配線が設けられている。
図１０は本実施形態に係る半導体集積回路装置の構成を示す図であり、第１半導体チップ１０１と第２半導体チップ１０２とが積層された部分近傍における電源配線の構造を示す断面図である。図１０は、図２の平面図における線Ａ−Ａの断面構造を示す。図１０に示すように、第１半導体チップ１０１では、電源配線２１３はＭ１配線層に形成されている。そして、第１半導体チップ１０１には、裏面から電源配線２１３に達する複数のビア２２１が形成されている。
図１１は第１半導体チップ１０１に形成されるスタンダードセルの構成例であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｅ−Ｅにおける断面図である。
図１１のスタンダードセルは、ＶＤＤを供給する電源配線２１２とＶＳＳを供給する電源配線２１３との間に形成されている。電源配線２１２，２１３はＭ１配線層に形成されている。Ｐｃｈトランジスタ領域には、Ｘ方向に延びる２本のフィン６１，６２が形成されており、Ｎｃｈトランジスタ領域には、Ｘ方向に延びる２本のフィン６３，６４が形成されている。Ｙ方向に延びるゲート配線７１が形成されており、ゲート配線７１の両側にダミーゲート配線７２，７３が形成されている。フィン６１，６２およびゲート配線７１によってＰ型フィントランジスタが形成され、フィン６３，６４およびゲート配線７１によってＮ型フィントランジスタが形成されている。
Ｙ方向に延びるローカル配線８１，８２，８３が形成されている。ローカル配線８１は、電源配線２１２とフィン６１，６２とを接続しており、ローカル配線８２は、電源配線２１３とフィン６３，６４とを接続しており、ローカル配線８３はフィン６１，６２とフィン６３，６４とを接続している。また、Ｍ１配線層に、Ｘ方向に延びる信号配線２９１，２９２，２９３が形成されている。
なお、図１１の例では、フィントランジスタが形成されるものとしたが、これに限られるものではなく、例えばナノワイヤトランジスタ等の他の立体型トランジスタが形成されるものとしてもよい。
本実施形態によると、複数のトランジスタを備えた第１半導体チップ１０１は、Ｍ１配線である電源配線２１３等が、複数のビア２２１を介して、第２半導体チップ１０２の電源配線３１〜３４と接続されている。このため、第１半導体チップ１０１にＭ１配線以外の電源配線を設けなくても、第２半導体チップ１０２に電源配線を十分に設けることによって、低抵抗の電源配線による電源供給を行うことができる。
また、第１半導体チップ１０１の電源配線２１３等と第２半導体チップ１０２の電源配線３１〜３４とは、延びる方向が直交しているので、それぞれの配線ピッチが異なっていても、複数のビア２２１を介して接続することができる。このため、第１および第２半導体チップ１０１，１０２は、互いに異なるプロセスで製造することが可能となり、成熟したプロセスや配線層プロセスのみを用いる等で、半導体集積回路装置１００をより低コストで製造可能となる。
なお、本実施形態は、第１実施形態の変形例１，２と同様に、変形してもかまわない。これにより、第１実施形態の変形例１，２と同様の作用効果が得られる。
＜半導体パッケージ構造＞
以下、上述した実施形態に係る半導体集積回路装置を用いた半導体パッケージ構造の例について説明する。ここでの説明では、半導体パッケージ構造はＢＧＡ（Ball Grid Array）タイプのものとしているが、これに限られるものではない。
（構造例１）
図１２は半導体パッケージ構造の構造例１を示す模式断面図である。図１２の構造例では、パッケージ基板３０１は、一方の面（図では下面）に、電源用の外部端子３０３、および、入出力信号用の外部端子３０４が設けられている。第１半導体チップ１０１（チップＡ）と第２半導体チップ１０２（チップＢ）とが積層されてなる半導体集積回路装置１００は、パッケージ基板３０１の他方の面（図では上面）に搭載されている。第２半導体チップ１０２は裏面にバンプ３０２が設けられており、バンプ３０２を介してパッケージ基板３０１と電気的に接続されている。なお、図示を簡略化しているが、バンプおよび外部端子は、実際には多数設けられる。
第１半導体チップ１０１は複数のセルを備えており、複数のセルは、電源用ＩＯセル３１１（図ではＰＷＲＩ／Ｏと表記）、信号用ＩＯセル３１２（図ではＳｉｇＩ／Ｏと表記）、およびスタンダードセル（図ではＳ／Ｃと表記）３１３を含む。電源用ＩＯセル３１１は、電源用のＥＳＤ（Electro Static Discharge）保護回路を備えており、パッケージ基板３０１に設けられた電源用の外部端子３０３から電源が供給される。信号用ＩＯセル３１２は、信号用のＥＳＤ保護回路と、入出力信号のやりとりに用いられる回路とを備えている。信号用ＩＯセル３１２は、パッケージ基板３０１に設けられた電源用の外部端子３０３および入出力信号用の外部端子３０４と接続されている。なお、図の簡略化のために、電源配線および信号配線は１本のみを示しているが、電源用ＩＯセル３１１は２本以上の電源配線と接続されていてもよいし、信号用ＩＯセル３１２は２本以上の電源配線や２本以上の信号配線と接続されていてもよい。
電源用ＩＯセル３１１、信号用ＩＯセル３１２、および、スタンダードセル３１３は、埋め込み電源配線（ＢＰＲ：Buried Power Rail）を備える（図示せず）。このＢＰＲは、ビア３２１を介して、第２半導体チップ１０２が備える電源配線３２２に接続され、さらに、第２半導体チップ１０２の１以上の配線層を介してバンプ３０２に接続される。バンプ３０２は、パッケージ基板３０１内の配線やビアを介して、電源用の外部端子３０３に接続される。すなわち、電源用ＩＯセル３１１、信号用ＩＯセル３１２およびスタンダードセル３１３が備えるＢＰＲは、パッケージ基板３０１に設けられた電源用の外部端子３０３に電気的に接続される。
なお、第２半導体チップ１０２が備える電源配線３２２は、例えば、第１実施形態における電源配線３１，３２，３３，３４、または、変形例１における電源配線３５，３６，３７，３８に相当する。
信号用ＩＯセル３１２の信号端子は、ビア３２３を介して、第２半導体チップ１０２が備える信号配線３２４に接続され、さらに、第２半導体チップ１０２の１以上の配線層を介してバンプ３０２に接続される。バンプ３０２は、パッケージ基板３０１内の配線やビアを介して、入出力信号用の外部端子３０４に接続される。すなわち、信号用ＩＯセル３１２の信号端子は、パッケージ基板３０１に設けられた入出力信号用の外部端子３０４に電気的に接続される。
図１２の構造例によって、上述した実施形態の作用効果に加えて、さらに次のような作用効果が得られる。
電源用ＩＯセル３１１に電源用ＥＳＤ保護回路を設けているため、第２半導体チップ１０２の電源配線３２２をスタンダードセル３１３に直接接続しても、ＥＳＤの問題は生じない。これは、まず、第２半導体チップ１０２は配線層のみを有しており、第２半導体チップ１０２単体ではＥＳＤの問題は生じないからである。また、第１半導体チップ１０１単体では電源配線が別ノードであっても、第２半導体チップ１０２の電源配線３２２からスタンダードセル３１３および電源用ＩＯセル３１１にビア３２１を介して電源を分配するため、第２半導体チップ１０２と接続すると、電源配線３２２において同一ノードが形成され、第１半導体チップ１０１の電源配線が必ず電源用ＩＯセル３１１と接続されるためである。
また、信号用ＩＯセル３１２の信号端子は入出力信号用の外部端子３０４と接続されているため、第１半導体チップ１０１の上部に別途信号端子を設ける必要がない。このため、構造が単純化され、コストを低減することができる。なお、この構造例では、第２半導体チップ１０２およびパッケージ基板３０１に信号配線を設ける必要がある。ただし、信号用ＩＯセル３１２は通常、第１半導体チップ１０１の外周部に設けられるため、第２半導体チップ１０２における信号配線敷設のための領域は、外周寄りの一部の領域で済む。したがって、第２半導体チップ１０２における電源配線敷設への影響は小さい。
（構造例２）
図１３は半導体パッケージ構造の構造例２を示す模式断面図である。図１２の構造例との相違点は、信号用ＩＯセル３１２と入出力信号用の外部端子３０４との接続形態である。すなわち、図１３の構造例では、信号用ＩＯセル３１２の信号端子は、第１半導体チップ１０１の上部に設けられたパッド３３１と接続されており、パッド３３１は、ボンディングワイヤ３３３を介して、パッケージ基板３０１に設けられたパッド３３２と接続されている。パッド３３２はパッケージ基板３０１内の配線およびビアを介して、外部端子３０４と接続されている。その他の構成は、図１２の構造例と同様である。
図１３の構造例では、第２半導体チップ１０２に信号配線を設ける必要がないため、第２半導体チップ１０２を電源配線のためにのみ用いることができる。これにより、電源配線抵抗を低減することができる。
（構造例３）
図１４は半導体パッケージ構造の構造例３を示す模式断面図である。図１４の構造例では、第１半導体チップ１０１および第２半導体チップ１０２の上下が、図１２および図１３の構造例と逆になっている。第１半導体チップ１０１は主面にバンプ３０５が設けられており、バンプ３０５を介してパッケージ基板３０１と電気的に接続されている。信号用ＩＯセル３１２の信号端子は、バンプ３０５を介して、入出力信号用の外部端子３０４と接続されている。
第２半導体チップ１０２は、裏面にパッド３４１を有する。第２半導体チップ１０２が備える電源配線３２２は、パッド３４１と接続されている。パッド３４１は、ボンディングワイヤ３４３を介して、パッケージ基板３０１に設けられたパッド３４２と接続されている。パッド３４２はパッケージ基板３０１内の配線およびビアを介して、外部端子３０３と接続されている。
図１４の構造例では、図１３の構造例と同様に、第２半導体チップ１０２に信号配線を設ける必要がないため、第２半導体チップ１０２を電源配線のためにのみ用いることができる。これにより、電源配線抵抗を低減することができる。加えて、信号配線の配線経路が短いので、信号配線の抵抗および容量が少なくなり、動作の高速化が可能になる。
（構造例４）
図１５は半導体パッケージ構造の構造例４を示す模式断面図である。図１５の構造例は、図１３の構造例に、インターポーザ３５１および第３半導体チップ３５２（チップＣ）を追加した構造になっている。インターポーザ３５１は配線のみを有する中継基板であり、バンプ３５３を介して第１半導体チップ１０１と接続されている。第３半導体チップ３５２は、バンプ３５４を介してインターポーザ３５１と接続されている。第３半導体チップ３５２は、インターポーザ３５１を介して、第１半導体チップ１０１と信号のやりとりを行う。
インターポーザ３５１に設けられたパッド３５５は、ボンディングワイヤ３５７を介して、パッケージ基板３０１に設けられたパッド３５６と接続されている。第３半導体チップ３５２の電源は、電源用の外部端子３０３から、パッケージ基板３０１内の配線、パッド３５６、ボンディングワイヤ３５７、パッド３５５、インターポーザ３５１内の配線、および、バンプ３５４を介して、供給される。
図１５の構造例では、第２半導体チップ１０２に信号配線を設ける必要がないため、第２半導体チップ１０２を電源配線のためにのみ用いることができる。これにより、電源配線抵抗を低減することができる。
なお、上述した半導体パッケージ構造では、電源用ＩＯセル３１１、信号用ＩＯセル３１２、および、スタンダードセル３１３は、埋め込み電源配線を備えるものとしたが、これに限られるものではなく、Ｍ１配線など他の配線層に形成された電源配線を備えるものとしてもよい。
本開示では、半導体チップが積層された半導体集積回路装置において、電源供給をより効果的に行うための新たな電源配線の構造を提供できるので、例えば、ＬＳＩの性能向上や小型化に有効である。
１１，１２，１３，１４ 第１半導体チップの電源配線
２１，２２ ビア
２５，２６ ビア
３１，３２，３３，３４ 第２半導体チップの電源配線
３５，３６，３７，３８ 第２半導体チップの電源配線
１００ 半導体集積回路装置
１０１ 第１半導体チップ
１０２ 第２半導体チップ
１２１，１２２ ビア
１３１，１３３ 第２半導体チップの電源配線
１３２ 開口部
２１３ 第１半導体チップのＭ１電源配線
２２１ ビア
３０１ パッケージ基板
３０２ バンプ
３０３ 電源用の外部端子
３０５ バンプ
３４３ ボンディングワイヤ
また、複数のビア２６は、第１半導体チップ１０１の電源配線１２と第２半導体チップ１０２の第１配線層の電源配線３６とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＤＤを供給する電源配線１２および電源配線３６は、複数のビア２６を介して、接続されている。また、複数のビア２６は、第１半導体チップ１０１の電源配線１４と第２半導体チップ１０２の第１配線層の電源配線３８とが平面視で重なる位置に、Ｘ方向に並ぶように形成されている。すなわち、ＶＤＤを供給する電源配線１４および電源配線３８は、複数のビア２６を介して、接続されている。

Claims (11)

  1. 第１半導体チップと、
    前記第１半導体チップに積層された第２半導体チップとを備え、
    前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、
    前記第１半導体チップは、
    複数のトランジスタと、
    第１方向に延び、前記第１方向と垂直をなす第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第１電源電圧を供給する、第１電源配線と、
    前記第１半導体チップの裏面から前記第１電源配線に達する複数の第１ビアとを備え、
    前記第２半導体チップは、
    前記第２半導体チップの主面に最も近い配線層である第１配線層に形成されており、前記第２方向に延び、前記第１方向に並べて配置された複数の電源配線からなる、第２電源配線を備え、
    前記第１電源配線は、前記複数の第１ビアを介して、前記第２電源配線と接続される
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１半導体チップは、
    前記第１方向に延び、前記第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第２電源電圧を供給する、第３電源配線と、
    前記第１半導体チップの裏面から前記第３電源配線に達する複数の第２ビアとを備え、
    前記第２半導体チップは、
    前記第１配線層に形成されており、前記第２方向に延び、前記第１方向に並べて配置された複数の電源配線からなる、第４電源配線を備え、
    前記第３電源配線は、前記複数の第２ビアを介して、前記第４電源配線と接続される
    ことを特徴とする半導体集積回路装置。
  3. 第１半導体チップと、
    前記第１半導体チップに積層された第２半導体チップとを備え、
    前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、
    前記第１半導体チップは、
    複数のトランジスタと、
    第１方向に延び、前記第１方向と垂直をなす第２方向に所定の第１ピッチで並べて配置された複数の電源配線からなり、前記複数のトランジスタに第１電源電圧を供給する、第１電源配線と、
    前記第１半導体チップの裏面から前記第１電源配線に達する複数の第１ビアとを備え、
    前記第２半導体チップは、
    前記第２半導体チップの主面に最も近い配線層である第１配線層に形成されており、前記第１方向に延び、前記第２方向に前記第１ピッチで並べて配置された複数の電源配線からなる、第２電源配線を備え、
    前記第１電源配線は、前記複数の第１ビアを介して、前記第２電源配線と接続される
    ことを特徴とする半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記第１半導体チップは、
    前記第１方向に延び、前記第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第２電源電圧を供給する、第３電源配線と、
    前記第１半導体チップの裏面から前記第３電源配線に達する複数の第２ビアとを備え、
    前記第２半導体チップは、
    前記第１配線層に形成されており、前記第１方向に延び、前記第２方向に並べて配置された複数の電源配線からなる、第４電源配線を備え、
    前記第３電源配線は、前記複数の第２ビアを介して、前記第４電源配線と接続される
    ことを特徴とする半導体集積回路装置。
  5. 第１半導体チップと、
    前記第１半導体チップに積層された第２半導体チップとを備え、
    前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、
    前記第１半導体チップは、
    複数のトランジスタと、
    第１方向に延び、前記第１方向と垂直をなす第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第１電源電圧を供給する、第１電源配線と、
    前記第１方向に延び、前記第２方向に並べて配置された複数の電源配線からなり、前記複数のトランジスタに第２電源電圧を供給する、第２電源配線と、
    前記第１半導体チップの裏面から前記第１電源配線に達する複数の第１ビアと、
    前記第１半導体チップの裏面から前記第２電源配線に達する複数の第２ビアとを備え、
    前記第２半導体チップは、
    前記第２半導体チップの主面に最も近い配線層である第１配線層に形成されており、開口部を有する、第３電源配線と、
    前記第１配線層において、前記第３電源配線の開口部に形成された、第４電源配線とを備え、
    前記第１電源配線は、前記複数の第１ビアを介して、前記第３電源配線と接続され、
    前記第２電源配線は、前記複数の第２ビアを介して、前記第４電源配線と接続される
    ことを特徴とする半導体集積回路装置。
  6. 一方の面に、電源用の外部端子が設けられたパッケージ基板と、
    前記パッケージ基板の他方の面に搭載された、請求項１または３記載の半導体集積回路装置とを備え、
    前記半導体集積回路装置における前記第２半導体チップが備える前記第２電源配線は、前記外部端子に、電気的に接続されている
    ことを特徴とする半導体パッケージ構造。
  7. 請求項６記載の半導体パッケージ構造において、
    前記第２半導体チップは、裏面にバンプが設けられており、前記バンプを介して前記パッケージ基板と接続されており、
    前記第２電源配線は、前記バンプを介して、前記外部端子に電気的に接続されている
    ことを特徴とする半導体パッケージ構造。
  8. 請求項６記載の半導体パッケージ構造において、
    前記第１半導体チップは、主面にバンプが設けられており、前記バンプを介して前記パッケージ基板と接続されており、
    前記第２電源配線は、ボンディングワイヤを介して、前記外部端子に電気的に接続されている
    ことを特徴とする半導体パッケージ構造。
  9. 一方の面に、電源用の外部端子が設けられたパッケージ基板と、
    前記パッケージ基板の他方の面に搭載された、請求項５記載の半導体集積回路装置とを備え、
    前記半導体集積回路装置における前記第２半導体チップが備える前記第３電源配線は、前記外部端子に、電気的に接続されている
    ことを特徴とする半導体パッケージ構造。
  10. 請求項９記載の半導体パッケージ構造において、
    前記第２半導体チップは、裏面にバンプが設けられており、前記バンプを介して前記パッケージ基板と接続されており、
    前記第３電源配線は、前記バンプを介して、前記外部端子に電気的に接続されている
    ことを特徴とする半導体パッケージ構造。
  11. 請求項９記載の半導体パッケージ構造において、
    前記第１半導体チップは、主面にバンプが設けられており、前記バンプを介して前記パッケージ基板と接続されており、
    前記第３電源配線は、ボンディングワイヤを介して、前記外部端子に電気的に接続されている
    ことを特徴とする半導体パッケージ構造。
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