JP5010275B2 - チップ積層型半導体装置 - Google Patents

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Description

【技術分野】
【０００１】
本発明は半導体装置に関し、特にチップ積層型の半導体装置に関する。
【背景技術】
【０００２】
チップ積層型の半導体装置では、小型化、薄型化が求められ、１つのパッケージに複数のチップを実装することが重要な要素の一つとなっている。この目的のために、通常、チップの回路面上にもう１つのチップをフェイスアップで搭載し、ワイヤボンディングにより、リードフレーム及びインターポーザー基板に接続する構造のパッケージが開発されている。
【０００３】
従来のチップ積層型の半導体装置においてメモリ容量を増すためになされている方法には、フェイスアップにチップを積層し、各々のチップをインターポーザー基板にワイヤボンディングにより接続するワイヤ積層型の方法と、チップ間の信号伝送を高速に行う必要のあるチップをフェイスダウンで搭載するチップオンチップ型の方法がある。
【０００４】
ワイヤ積層型の半導体装置の組立はインターポーザー基板と各チップをワイヤで接続するため、その組立コストは比較的安価である。そのため、比較的低コストに実装密度を高める目的で使用するのに適している。積層された各チップは夫々インターポーザー基板と接続されるため、異なる電源電圧のチップを積層する場合でも、夫々の電圧を夫々のワイヤによって供給すれば良いという利点がある。
【０００５】
図９は、従来のワイヤ積層型の半導体装置の断面図である。下に位置する半導体チップ２はボンディングワイヤ２ｂを介してインターポーザー基板１と電気的に接続しており、ボンディングワイヤ２ｂを介して電源及びグランドがインターポーザー基板１から供給され、また、半導体チップ２に入力される電気信号及び半導体チップ２から出力される電気信号もボンディングワイヤ２ｂを介してインターポーザー基板１との間を伝送される。上に位置する半導体チップ４はボンディングワイヤ４ｂを介してインターポーザー基板１と電気的に接続しており、ボンディングワイヤ４ｂを介して電源及びグランドがインターポーザー基板１から供給され、また、半導体チップ４に入力される電気信号及び半導体チップ４から出力される電気信号もボンディングワイヤ４ｂを介してインターポーザー基板１との間を伝送される。
【０００６】
しかしながら、ワイヤ積層型のパッケージでは、積層した夫々のチップから一旦インターポーザー基板又はリードフレームに接続する必要がある。インターポーザー基板に接続した場合にはインターポーザー基板内で配線の引き回しが必要となり、リードフレームに接続した場合にはマザーボード内で配線の引き回しが必要となる。このため、配線が複雑化することからインターポーザー基板及びマザーボードのコストが高くなるといった問題点がある。
【０００７】
また、電源及びグランドの接続では、通常、直径が２０乃至３０μｍのボンディングワイヤを使用するため低抵抗であり、安定するが、信号線についてはその接続により寄生容量が増すことになり伝送速度が低下するといった問題点がある。更に、インターポーザー基板の配線密度の問題点から高密度実装が困難になるという問題点がある。
【０００８】
一方、チップオンチップ型の半導体装置では、チップ間の接続に用いられるバンプを介して接続するため、伝送距離が短く高速伝送が可能な利点及びワイヤループ高さの制約がなくなるためパッケージ厚を薄く抑えることができる利点等がある（例えば、特許文献１乃至４参照。）。
【０００９】
図１０は、従来のチップオンチップ型の半導体装置の断面図である。下に位置する半導体チップ２と上に位置する半導体チップ４との間にはバンプ３が設けられ、両チップを電気的に接続している。半導体チップ２及び４に供給される電源及びグランド並びに電気信号はボンディングワイヤ２ｂを介して行われる。
【００１０】
【特許文献１】
特開２００２−２６１２３２号公報
【特許文献２】
特開２００２−３０５２８２号公報
【特許文献３】
特開２００３−１１００８４号公報
【特許文献４】
特開２００３−２４９６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、チップオンチップ型のパッケージにおいては、上に位置する半導体チップはフェイスダウンで下に位置する半導体チップに接続され、電源及びグランドを含み信号線も全て下に位置する半導体チップと接続されることになるため、配線抵抗による電圧降下等を考慮して下に位置する半導体チップは上に位置する半導体チップを接続するために再配線する必要がある。通常の再配線では配線抵抗が高くなる等の問題があり、半導体装置に安定した電源供給をすることはできない。さらに異なる電源電圧のチップを搭載し、下チップと接続する場合、下チップにコンバーターを追加する必要が生じる等の設計変更が必要となり、コストが増加するとともに、汎用性が低下するという問題がある。
【００１２】
本発明の目的は、チップオンチップ型の半導体装置において、複数段に積層された半導体チップ同士を電気的に接続しても、半導体チップの回路構成を変えることを要せず、またコンバーター回路の搭載も要せずに使用することができる動作安定性に優れたチップ積層型半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の観点に係るチップ積層型半導体装置は、インターポーザー基板と、前記インターポーザー基板上に２段以上に重ねて搭載された複数個の半導体チップとを有し、前記複数個の半導体チップは、厚さ方向を貫通する複数の貫通配線、下面に配置された回路面を備えた第１の半導体チップと、前記第１の半導体チップの上方に設けられ下面に回路面を備えた第２の半導体チップとで構成され、前記複数の貫通配線の上下に配置される第１のバンプと、前記第１の半導体チップ及び前記第２の半導体チップとの間に配置され、当該貫通配線の上下部以外に設けられた第２のバンプと、前記第１の半導体チップ及び前記インターポーザー基板との間に配置され、前記貫通配線の上下部以外に設けられた第３のバンプと、を含み、前記第１の半導体チップ、前記第２の半導体チップ及び前記インターポーザー基板の間を電気的に接続する複数のバンプを有し、前記第２の半導体チップの回路面に、前記複数の貫通配線及び該各貫通配線の上下に配置される前記第１のバンプを介して少なくとも１個の電源及びグランドが前記インターポーザー基板から供給され、前記第１のバンプ及び前記貫通配線は、前記第２の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、かつ、前記第３のバンプは、前記第１の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、前記第１の半導体チップには、前記インターポーザー基板から前記第３のバンプを介して電源及びグランドが供給される。
【００１４】
本発明の第２の観点に係るチップ積層型半導体装置は、インターポーザー基板と、前記インターポーザー基板上に２段以上に重ねて搭載された複数個の半導体チップとを有し、前記複数個の半導体チップは、厚さ方向を貫通する複数の貫通配線、下面に配置された回路面を備えた第１の半導体チップと、前記第１の半導体チップの上方に設けられ下面に回路面を備えた第２の半導体チップとで構成され、前記第１の半導体チップと前記第２の半導体チップとの間に、前記厚さ方向を貫通する複数の貫通配線が形成されたスペーサが挿入され、前記複数の貫通配線の上下に配置される第１のバンプと、前記第１の半導体チップ及び前記インターポーザー基板との間に配置され、当該貫通配線の上下部以外に設けられた第３のバンプと、を含み、前記第１の半導体チップ、前記第２の半導体チップ及び前記インターポーザー基板の間を電気的に接続する複数のバンプを有し、前記第２の半導体チップの回路面に、前記第１の半導体チップ及び前記スペーサに形成された前記複数の貫通配線、並びに該各貫通配線の上下に配置される前記第１のバンプを介して少なくとも１個の電源及びグランドが前記インターポーザー基板から供給され、前記第１のバンプ及び前記貫通配線は、前記第２の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、かつ、前記第３のバンプは、前記第１の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、前記第１の半導体チップには、前記インターポーザー基板から前記第３のバンプを介して電源及びグランドが供給される。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の参考例に係るチップ積層型半導体装置の断面図である。
【図２】本発明の第２の参考例に係るチップ積層型半導体装置の断面図である。
【図３】本発明の第３の参考例に係るチップ積層型半導体装置の断面図である。
【図４】本発明の第１の実施形態に係るチップ積層型半導体装置の断面図である。
【図５】本発明の第４の参考例に係るチップ積層型半導体装置の断面図である。
【図６】本発明の第２の実施形態に係るチップ積層型半導体装置の断面図である。
【図７】本発明の第５の参考例に係るチップ積層型半導体装置の断面図である。
【図８】バンプ３と厚膜配線２ｃについての実施形態を示す図である。
【図９】従来のワイヤ積層型の半導体装置の断面図である。
【図１０】従来のチップオンチップ型の半導体装置の断面図である。
【符号の説明】
【００２４】
１：インターポーザー基板
２，４：半導体チップ
２ａ，４ａ：回路面
２ｂ，４ｂ：ボンディングワイヤ
３：バンプ
５：貫通配線
６：ハンダボール
７：スペーサ−
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、添付の図面を参照して詳細に説明する。図１は、本発明の第１の参考例に係るチップ積層型半導体装置の断面図である。インターポーザー基板１上には半導体チップ２が搭載されている。半導体チップ２の上面には回路面２ａ及び厚膜配線２ｃ（図８参照）が形成されている。半導体チップ２上には複数の貫通配線５を有する半導体チップ４が搭載されている。複数の貫通配線５の夫々の下部はバンプ３を介して半導体チップ２の厚膜配線２ｃに接続されており、貫通配線５の上部は半導体チップ４の上面に形成された回路面４ａに接続されている。半導体チップ２と半導体チップ４はバンプ３を介して接続されている。半導体チップ２の上面に形成された厚膜配線２ｃはボンディングワイヤ２ｂを介してインターポーザー基板１に接続されている。半導体チップ４の上面に形成された回路面４ａはボンディングワイヤ４ｂを介してインターポーザー基板１に接続されている。これらの全体は樹脂により封止され、パッケージ化されている。ハンダボール６は、インターポーザー基板１を他の基板に接着するとともに、インターポーザー基板１内の配線を他の基板の配線と接続する。
【００２６】
次に、本発明の第１の参考例に係るチップ積層型半導体装置の動作について説明する。電源及びグランドはボンディングワイヤ２ｂを介して半導体チップ２の上面に形成された厚膜配線２ｃに供給される。厚膜配線２ｃに供給された電源及びグランドは半導体チップ２上の回路面２ａにおける回路に供給される。また、厚膜配線２ｃに供給された電源及びグランドは、厚膜配線２ｃ、バンプ３及び貫通配線５を介して半導体チップ４の上面に形成された回路面４ａに供給される。半導体チップ２上の回路面２ａに入力される電気信号及び半導体チップ２上の回路面２ａから出力される電気信号は、ボンディングワイヤ２ｂを介してインターポーザー基板１との間で伝送がなされ、半導体チップ４上の回路面４ａに入力される電気信号及び半導体チップ４上の回路面４ａから出力される電気信号は、ボンディングワイヤ４ｂを介してインターポーザー基板１との間で伝送がなされる。
【００２７】
次に、本発明の第１の参考例に係るチップ積層型半導体装置の効果について説明する。本参考例においては、電気信号は半導体チップ２及び４とインターポーザー基板１との間で夫々ボンディングワイヤ２ｂ及び４ｂを通じて伝送される一方、上に位置する半導体チップ４に設けられた貫通配線５が、バンプ３を介して厚膜配線２ｃから電源及びグランドの供給を受けるので、上に位置する半導体チップ４の所望の箇所に電源及びグランドを短い経路で供給することが可能になるとともに、再配線が不要となるので配線抵抗が高くなるという問題が生じない。このため、半導体装置の動作安定性を高められる。従来は、半導体チップ２から半導体チップ４への電源及びグランドの供給をボンディングワイヤ又はバンプにより行っていたので、チップ内の配線抵抗による電圧降下等を考慮して再配線を行う必要が生じていた。
【００２８】
次に、本発明の第２の参考例について説明する。ただし、第２の参考例において、第１の参考例と同一の構成要素については、同一符号を付してその詳細な説明は省略する。
【００２９】
図２は、本発明の第２の参考例に係るチップ積層型半導体装置の断面図である。第２の参考例に係るチップ積層型半導体装置は、上に位置する半導体チップ４がフェイスダウンに積層されている点が第１の参考例の構成と異なる。上に位置する半導体チップ４の回路面４ａはバンプ３を介して下に位置する半導体チップ２の回路面２ａと接続されている。また、回路面４ａは、貫通配線５及びボンディングワイヤ４ｂを介してインターポーザー基板１に接続されている。全体は樹脂により封止され、パッケージ化されている。ハンダボール６は、インターポーザー基板１を他の基板に接着するとともに、インターポーザー基板１内の配線を他の基板の配線と接続する。
【００３０】
本発明の第２の参考例の動作について説明する。半導体チップ４の回路面４ａに供給される電源及びグランドはボンディングワイヤ２ｂ、厚膜配線２ｃ、バンプ３を介してインターポーザー基板１から供給される。半導体チップ４の回路面４ａに入力される電気信号及び半導体チップ４の回路面４ａから出力される電気信号は貫通配線５及びボンディングワイヤ４ｂを介してインターポーザー基板１との間で伝送がなされる。
【００３１】
本発明の第２の参考例の効果は第１の参考例と同様である。
【００３２】
次に、本発明の第３の参考例について説明する。ただし、第３の参考例において、第１及び第２の参考例と同一の構成要素については、同一符号を付してその詳細な説明は省略する。
【００３３】
図３は、本発明の第３の参考例に係るチップ積層型半導体装置の断面図である。第３の参考例に係るチップ積層型半導体装置は、下に位置する半導体チップ２に貫通配線５が設けられている点及びインターポーザー基板１と半導体チップ４を接続するボンディングワイヤが設けられていない点が第１及び第２の参考例の構成と異なる。半導体チップ２に設けられた貫通配線５の下部はバンプ３によりインターポーザー基板１に接続され、上部はバンプ３により上に位置する半導体チップ４に接続されている。全体は樹脂により封止され、パッケージ化されている。ハンダボール６は、インターポーザー基板１を他の基板と接着するとともに、インターポーザー基板１内の配線を他の基板の配線に接続する。
【００３４】
次に、本発明の第３の参考例に係るチップ積層型半導体装置の動作について説明する。半導体チップ２の電源及びグランドはボンディングワイヤ２ｂを介して厚膜配線２ｃに供給される。厚膜配線２ｃに供給された電源及びグランドは半導体チップ２上の回路面２ａにおける回路に供給される（記載不明瞭箇所）。半導体チップ４の電源及びグランドは、貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１から供給される（下記にも同じ記載有り）。半導体チップ２に入力される電気信号及び半導体チップ２から出力される電気信号は、ボンディングワイヤ２ｂを介してインターポーザー基板１との間を伝送される。半導体チップ４に入力される電気信号及び半導体チップ４から出力される電気信号は、ボンディングワイヤ２ｂ、厚膜配線２ｃ及び（第２の）バンプ３を介してインターポーザー基板１との間を伝送される。又は、半導体チップ２の貫通配線５及びその上下に設けられている（第１の）バンプ３を介してインターポーザー基板１との間を伝送される構成としてもよい。
【００３５】
次に、本発明の第３の参考例に係るチップ積層型半導体装置の効果について説明する。本参考例においては、半導体チップ４の電源及びグランドは、貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１から供給され、半導体チップ２に供給される電源及びグランドとは区別されて短い経路で供給されるので、半導体装置としての動作安定性が向上する。また、電源及びグランドは、上に配置される半導体チップ４の必要な箇所へ貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１から直接供給されるので、半導体チップ２の上に半導体チップ４を積層しても回路の再構成を行う必要はない。更に、異なる機能を組み合わせてシステムインパッケージを構成する場合等においては、半導体チップ４と半導体チップ２の動作電圧が異なることが多いが、たとえ両者の動作電圧が異なっても、半導体チップ２の動作電源とは区別された経路、すなわち貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１から直接供給する経路で、上に位置する半導体チップ４の表面に形成された回路に電源及びグランドを供給するので、下チップにコンバーターを追加する必要は生じない。更にまた、半導体チップ２及び４の間における電気信号のやり取りは（第２の）バンプ３を介して行われるため、半導体装置としての出力が高速でなされるという効果もある。
【００３６】
次に、本発明の第１の実施形態について説明する。ただし、第１の実施形態において、第３の参考例と同一の構成要素については、同一符号を付してその詳細な説明は省略する。
【００３７】
図４は、本発明の第１の実施形態に係るチップ積層型半導体装置の断面図である。第１の実施形態に係るチップ積層型半導体装置は、インターポーザー基板１と半導体チップ２とを接続するボンディングワイヤも設けられておらず、ボンディングワイヤが存在しない代わりに、貫通配線５の下部以外にも半導体チップ２とインターポーザー基板１との間にバンプ３が設けられている点が第３の参考例の構成と異なる。全体は樹脂により封止され、パッケージ化されている。ハンダボール６は、インターポーザー基板１を他の基板に接着するとともに、インターポーザー基板１内の配線を他の基板の配線に接続する。
【００３８】
次に、本発明の第１の実施形態に係るチップ積層型半導体装置の動作について説明する。半導体チップ２の電源及びグランドは貫通配線５の下部以外に設けられた半導体チップ２とインターポーザー基板１との間の（第３の）バンプ３を介して供給される。半導体チップ４の電源及びグランドは、第３の参考例と同様に、貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１から供給される。半導体チップ２に入力される電気信号及び半導体チップ２から出力される電気信号は、貫通配線５の下部以外に設けられた半導体チップ２とインターポーザー基板１との間の（第３の）バンプ３を介してインターポーザー基板１との間を伝送される。半導体チップ４に入力される電気信号及び半導体チップ４から出力される電気信号は、貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１との間を伝送される。
【００３９】
次に、本発明の第１の実施形態に係るチップ積層型半導体装置の効果について説明する。本実施形態においては、半導体チップ４の電源及びグランドは、半導体チップ２の貫通配線５及びその上下に配置される（第１の）バンプ３を介してインターポーザー基板１から供給され、半導体チップ２に供給される経路とは異なっている。このため、半導体チップ２の上に半導体チップ４を積層しても、半導体チップ２の回路構成の変更を行う必要はない。また、半導体チップ２と半導体チップ４の動作電圧が異なってもコンバーターを半導体チップ２に設ける必要はない。従って、半導体チップ２及び４の動作電位を安定して供給することができる。また、（第３の）バンプ３が、半導体チップ２に電気信号を入力する際の伝送並びに半導体チップ２から電気信号が出力される際の伝送にも用いられ、貫通配線５及びその上下の（第１の）バンプ３が、半導体チップ４に電気信号を入力する際の伝送及び半導体チップ４から電気信号が出力される際の伝送にも用いられている。このため、上下のチップ間の伝送距離が短くなり、信号伝送の高速化が実現できる。更に、半導体チップ２及び半導体チップ４の間の電気信号のやり取りは（第２の）バンプ３を介して行われるので、半導体装置としての出力が高速でなされるという効果もある。更にまた、ボンディングワイヤを使用していないので半導体装置全体を小型化することができる。
【００４０】
次に、本発明の第４の参考例について説明する。ただし、第４の参考例において、第１乃至３の参考例、第１の実施形態と同一の構成要素については、同一符号を付してその詳細な説明は省略する。
【００４１】
図５は、本発明の第４の参考例に係るチップ積層型半導体装置の断面図である。本発明の第４の参考例に係るチップ積層型半導体装置の動作について説明する。電源及びグランドはボンディングワイヤ２ｂを介して半導体チップ２の上面に形成された厚膜配線２ｃに供給される。厚膜配線２ｃに供給された電源及びグランドは半導体チップ２上の回路面２ａにおける回路に供給される。また、厚膜配線２ｃ、貫通配線５の上下に設けられた（第１の）バンプ３及び貫通配線５を介して半導体チップ４の下面に形成された回路面４ａに電源及びグランドが供給される（請求項１に元々記載のあった箇所）。半導体チップ２上の回路面２ａに入力される電気信号及び半導体チップ２上の回路面２ａから出力される電気信号は、ボンディングワイヤ２ｂを介してインターポーザー基板１との間で伝送がなされ、半導体チップ４上の回路面４ａに入力される電気信号及び回路面４ａから出力される電気信号は、貫通配線５の上下に設けられた（第１の）バンプ３、貫通配線５、厚膜配線２ｃ及びボンディングワイヤ２ｂを介してインターポーザー基板１との間で伝送がなされる。
【００４２】
次に、本発明の第４の参考例に係るチップ積層型半導体装置の動作について説明する。電源及びグランドはボンディングワイヤ２ｃ（２ｂの誤記）を介して半導体チップ２の上面に形成された厚膜配線２ａに供給される。厚膜配線２ａに供給された電源及びグランドは半導体チップ２上の回路面２ｂにおける回路に供給される。また、厚膜配線２ａ、貫通配線５の上下に設けられた（第１の）バンプ３及び貫通配線５を介して半導体チップ４の下面に形成された回路面４ａに電源及びグランドが供給される。半導体チップ２上の回路面２ａに入力される電気信号及び半導体チップ２上の回路面２ａから出力される電気信号は、ボンディングワイヤ２ｂを介してインターポーザー基板１との間で伝送がなされ、半導体チップ４上の回路面４ａに入力される電気信号及び回路面４ａから出力される電気信号は、貫通配線５の上下に設けられた（第１の）バンプ３、貫通配線５、厚膜配線２ａ及びボンディングワイヤ２ｃを介してインターポーザー基板１との間で伝送がなされる。
【００４３】
次に、本発明の第４の参考例に係るチップ積層型半導体装置の効果について説明する。本参考例においては、半導体チップ２及び４の間に貫通配線５を有するスペーサ７が挿入されているので、上に配置される半導体チップ４の大きさに制約を設ける必要がなくなる。スペーサ７が半導体チップ２と半導体チップ４の間の間隙を確保しているので、半導体チップ４が半導体チップ２より大きくても半導体チップ２とインターポーザー基板との間を接続するボンディングワイヤ２ｂを配置することができるからである。また、半導体チップ４に供給される電源及びグランドは、ボンディングワイヤ２ｂ、厚膜配線２ｃ、貫通配線５の上下に設けられた（第１の）バンプ３及び貫通配線５を介して供給されるので、上に位置する半導体チップ４の所望の箇所に電源及びグランドを短い経路で供給することが可能になるとともに、再配線が不要となるので、再配線により配線抵抗が高くなるという問題点が生じない。このため、半導体装置の動作安定性が高められる。更に、半導体チップ２及び４の間における電気信号のやり取りは貫通配線５及び貫通配線５の上下に設けられた（第１の）バンプ３を介して行われるため、半導体装置としての出力が高速でなされるという効果もある。
【００４４】
次に、本発明の第２の実施形態について説明する。ただし、第２の実施形態において、第４の参考例と同一の構成要素については、同一符号を付してその詳細な説明は省略する。
【００４５】
図６は、本発明の第２の実施形態に係るチップ積層型半導体装置の断面図である。第２の実施形態に係るチップ積層型半導体装置は、半導体チップ２に貫通配線５及びその下の（第３の）バンプ３を設け、且つボンディングワイヤ２ｂを削除した点が第４の参考例と異なる。全体は樹脂により封止され、パッケージ化されている。ハンダボール６は、インターポーザー基板１を他の基板と接着するとともに、インターポーザー基板１内の配線を他の基板の配線に接続する。
【００４６】
次に、本発明の第２の実施形態に係るチップ積層型半導体装置の動作について説明する。半導体チップ２の電源及びグランドは貫通配線５の下部以外に設けられた半導体チップ２とインターポーザー基板１との間の（第３の）バンプ３を介して供給される。半導体チップ４の電源及びグランドは、半導体チップ２の貫通配線５及びスペーサ−７の貫通配線５並びにそれらの上下に配置される（第１の）バンプ３を介してインターポーザー基板１から供給される。半導体チップ２に入力される電気信号及び半導体チップ２から出力される電気信号は、貫通配線５の下部以外に設けられた半導体チップ２とインターポーザー基板１との間の（第３の）バンプ３を介してインターポーザー基板１との間を伝送される。半導体チップ４に入力される電気信号及び半導体チップ４から出力される電気信号は、半導体チップ２の貫通配線５及びスペーサ−７の貫通配線５並びにそれらの上下に配置される（第１の）バンプ３を介してインターポーザー基板１との間を伝送される。
【００４７】
次に、本発明の第２の実施形態に係るチップ積層型半導体装置の効果について説明する。本実施形態においては、半導体チップ４の電源及びグランドは、半導体チップ２の貫通配線５及びスペーサ−７の貫通配線５並びにそれらの上下に配置される（第１の）バンプ３を介してインターポーザー基板１から供給され、半導体チップ２に供給される経路とは異なっている。このため、半導体チップ２の上に半導体チップ４を積層しても、半導体チップ２の回路構成の変更を行う必要はない。また、半導体チップ２と半導体チップ４の動作電圧が異なってもコンバーターを半導体チップ２に設ける必要はない。従って、半導体チップ２及び４の動作電源を安定して供給することができる。また、（第３の）バンプ３が、半導体チップ２に電気信号を入力する際の伝送並びに半導体チップ２から電気信号が出力される際の伝送にも用いられ、半導体チップ２の貫通配線５及びスペーサ−７の貫通配線５並びにそれらの上下の（第１の）バンプ３が、半導体チップ４に電気信号を入力する際の伝送及び半導体チップ４から電気信号が出力される際の伝送にも用いられている。このため、上下のチップ間の伝送距離が短くなり、信号伝送の高速化が実現できる。更に、半導体チップ２及び半導体チップ４の間の電気信号のやり取りも半導体チップ２の貫通配線５及びスペーサ−７の貫通配線５並びにそれらの上下の（第１の）バンプ３を介して行われるので、半導体装置としての出力が高速でなされるという効果もある。更にまた、ボンディングワイヤを使用していないので半導体装置全体を小型化することができる。
【００４８】
次に、本発明の第５の参考例について説明する。ただし、第５の参考例において、第１乃至４の参考例、第１及び第２の実施形態と同一の構成要素については、同一符号を付してその詳細な説明は省略する。
【００４９】
図７は、本発明の第５の参考例に係るチップ積層型半導体装置の断面図である。第５の参考例に係るチップ積層型半導体装置は、半導体チップ２及び４の間に貫通配線５を有する半導体チップ９８（誤記は修正済み）が挿入されている点が第１乃至４の参考例、第１及び第２の実施形態と異なる。全体は樹脂により封止され、パッケージ化されている。ハンダボール６は、インターポーザー基板１を他の基板と接着するとともに、インターポーザー基板１内の配線を他の基板の配線に接続する。
【００５０】
本参考例は、半導体チップを３つ積層しているが、動作及び効果は半導体チップを２つ積層した場合と基本的に同様である。ただし、３つの半導体チップを積層しているので、多数の半導体チップを高密度に積層することが可能となる。
【００５１】
次に、電源及びグランドをさらに安定化させるためのバンプ３と厚膜配線２ｃについての参考例について説明する。図８は、バンプ３と厚膜配線２ｃについての参考例を示す図である。半導体チップ２の上には接続用のバンプがめっきにより形成されるが、バンプ３の形成と同時に厚膜配線２ｃを形成することにより、更に一層の安定動作が可能となる。バンプ３と厚膜配線２ｃを同時に形成することでバンプ３と厚膜配線２ｃの厚さは等しくなるので、厚膜配線２ｃの厚さがバンプ３の厚さよりも大きくなることはなく、厚膜配線２ｃの厚さをバンプ３の厚さとともに厚くすることが可能であるからである。厚膜配線２ｃの厚さが厚くなれば低抵抗の配線を得ることができる。また、厚膜配線２ｃの厚さとバンプ３の厚さが同じであれば、厚膜配線２ｃがバンプ３の接続の障害となることはない。更に、厚膜配線２ｃの厚さが厚ければ、流すことができる電流量が多くなるので、厚膜配線２ｃに接続する配線の数が多くなってもそれらの配線に厚膜配線２ｃは電源及びグランドを供給することが可能である。このため、積層して搭載される半導体チップの回路の変更及びインターポーザー基板内の再配線をしなくても半導体チップの上に半導体チップを積層することが可能となり、コストメリットも生じる。
【００５２】
以上述べてきたように、貫通配線５は、電源及びグランドを半導体チップ上に搭載された半導体チップに供給する際の動作安定性の向上に寄与する。更に、前述のいくつかの実施形態、参考例の効果の中で述べたように、貫通配線５を電気信号の供給に使用することもでき、この場合は電極間の接続距離が短くなるため、高速化等の信号伝送特性の向上に寄与できる。
【００５３】
本発明のように、貫通配線を介して電源及びグランドを半導体チップに供給することにより、ＬＳＩ内の配線引き回しによりＩＲドロップ（電源電圧の低下）が発生するようなＬＳＩチップの特定回路に最短の配線距離で電源を供給することができる。特に、チップ端部から電圧を供給した場合、チップ中央部にて、電圧降下が大きくなるが、この電圧降下を可及的に小さくするために、チップ中央部に貫通配線を設け、この貫通配線に電源又はグランドを接続することが好ましい。なお、電源及びグランドが複数設けられている場合もあるが、この場合は、貫通配線により供給する電源及びグランドは、全ての電源及びグランドではなく、一部のものであってもよい。即ち、少なくとも１個の電源及びグランドを貫通配線に接続すれば良い。又は全ての電源を貫通配線により供給してもよい。グランドについては、通常、電源電圧確保のため、電源とペアに供給される。
【００５４】
また、貫通配線を介して信号を伝送してもよい。即ち、電源及びグランドに限らず、信号伝送に貫通配線を使用することができ、電源及びグランドと信号伝送とを混在させることもできる。
【００５５】
また、前述の実施形態、参考例は、ＢＧＡ（ボールグリットアレイ）タイプのパッケージであるが、本発明はＱＦＰ（クワッドフラットパッケージ）タイプなどすべての積層型パッケージ対しても同様に適用することができる。
【００５６】
本発明のチップ積層型半導体装置は、ＢＧＡ及びＱＦＰ等の積層型パッケージに適用することができる。

Claims (2)

  1. インターポーザー基板と、前記インターポーザー基板上に２段以上に重ねて搭載された複数個の半導体チップとを有し、
    前記複数個の半導体チップは、厚さ方向を貫通する複数の貫通配線、下面に配置された回路面を備えた第１の半導体チップと、前記第１の半導体チップの上方に設けられ下面に回路面を備えた第２の半導体チップとで構成され、
    前記複数の貫通配線の上下に配置される第１のバンプと、前記第１の半導体チップ及び前記第２の半導体チップとの間に配置され、当該貫通配線の上下部以外に設けられた第２のバンプと、前記第１の半導体チップ及び前記インターポーザー基板との間に配置され、前記貫通配線の上下部以外に設けられた第３のバンプと、を含み、前記第１の半導体チップ、前記第２の半導体チップ及び前記インターポーザー基板の間を電気的に接続する複数のバンプを有し、
    前記第２の半導体チップの回路面に、前記複数の貫通配線及び該各貫通配線の上下に配置される前記第１のバンプを介して少なくとも１個の電源及びグランドが前記インターポーザー基板から供給され、
    前記第１のバンプ及び前記貫通配線は、前記第２の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、かつ、前記第３のバンプは、前記第１の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、
    前記第１の半導体チップには、前記インターポーザー基板から前記第３のバンプを介して電源及びグランドが供給されることを特徴とするチップ積層型半導体装置。
  2. インターポーザー基板と、前記インターポーザー基板上に２段以上に重ねて搭載された複数個の半導体チップとを有し、
    前記複数個の半導体チップは、厚さ方向を貫通する複数の貫通配線、下面に配置された回路面を備えた第１の半導体チップと、前記第１の半導体チップの上方に設けられ下面に回路面を備えた第２の半導体チップとで構成され、
    前記第１の半導体チップと前記第２の半導体チップとの間に、前記厚さ方向を貫通する複数の貫通配線が形成されたスペーサが挿入され、
    前記複数の貫通配線の上下に配置される第１のバンプと、前記第１の半導体チップ及び前記インターポーザー基板との間に配置され、当該貫通配線の上下部以外に設けられた第３のバンプと、を含み、前記第１の半導体チップ、前記第２の半導体チップ及び前記インターポーザー基板の間を電気的に接続する複数のバンプを有し、
    前記第２の半導体チップの回路面に、前記第１の半導体チップ及び前記スペーサに形成された前記複数の貫通配線、並びに該各貫通配線の上下に配置される前記第１のバンプを介して少なくとも１個の電源及びグランドが前記インターポーザー基板から供給され、
    前記第１のバンプ及び前記貫通配線は、前記第２の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、かつ、前記第３のバンプは、前記第１の半導体チップと前記インターポーザー基板との間で入出力される電気信号を伝送し、
    前記第１の半導体チップには、前記インターポーザー基板から前記第３のバンプを介して電源及びグランドが供給されることを特徴とするチップ積層型半導体装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP2007294652A (ja) * 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP4858692B2 (ja) * 2006-06-22 2012-01-18 日本電気株式会社 チップ積層型半導体装置
US20080001271A1 (en) * 2006-06-30 2008-01-03 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip IC packaging for high bandwidth data transfer buses
KR100809696B1 (ko) 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
JP4580004B2 (ja) * 2008-05-28 2010-11-10 パナソニック株式会社 半導体装置
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
JP2012009717A (ja) * 2010-06-26 2012-01-12 Zycube:Kk 半導体チップ及びそれを搭載した半導体モジュール
US9177944B2 (en) * 2010-12-03 2015-11-03 Xilinx, Inc. Semiconductor device with stacked power converter
US9502079B2 (en) * 2011-02-01 2016-11-22 3M Innovative Properties Company Passive interface for an electronic memory device
JP5979565B2 (ja) * 2012-04-11 2016-08-24 パナソニックＩｐマネジメント株式会社 半導体装置
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
US10410969B2 (en) * 2017-02-15 2019-09-10 Mediatek Inc. Semiconductor package assembly
CN112771655A (zh) * 2018-09-28 2021-05-07 株式会社索思未来 半导体集成电路装置以及半导体封装件构造
CN114937466B (zh) * 2022-05-24 2024-01-12 广州城建职业学院 集成供电接口的模块化硬盘连接装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548001A (ja) * 1991-08-19 1993-02-26 Fujitsu Ltd 半導体集積回路の実装方法
JP2988045B2 (ja) * 1991-09-13 1999-12-06 富士通株式会社 ベアチップの構造およびベアチップの実装構造
JPH05109977A (ja) * 1991-10-18 1993-04-30 Mitsubishi Electric Corp 半導体装置
JPH05129516A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
JPH11163251A (ja) * 1997-11-28 1999-06-18 Matsushita Electron Corp 半導体装置
CN1332888A (zh) * 1998-12-30 2002-01-23 因芬尼昂技术股份公司 垂直集成半导体装置
JP2000243906A (ja) * 1999-02-18 2000-09-08 Sharp Corp 半導体装置及びその製造方法
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
JP3854054B2 (ja) * 2000-10-10 2006-12-06 株式会社東芝 半導体装置
JP2002305282A (ja) * 2001-04-06 2002-10-18 Shinko Electric Ind Co Ltd 半導体素子とその接続構造及び半導体素子を積層した半導体装置
JP2002343930A (ja) * 2001-05-16 2002-11-29 Fujitsu Ltd 半導体装置
JP2003152014A (ja) * 2001-11-09 2003-05-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US6635970B2 (en) * 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP3880572B2 (ja) * 2003-10-31 2007-02-14 沖電気工業株式会社 半導体チップ及び半導体装置

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