JP2000243906A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 積層構造により小面積化を実現できるととも
に、簡単な工程により製造できる半導体装置及びその製
造方法を提供することを目的とする。 【解決手段】 半導体素子１０には、その基体１１を貫
通して、素子形成面の電極１２の裏側に接続する導体１
６が形成されている。半導体素子１０と半導体素子２０
とは、上記導体１６と半導体素子２０の素子形成面の電
極２２とが接触により電気的に接続されるよう、位置合
わせされて積層されている。また、半導体素子１０と半
導体素子２０とはそれらの間に供給された接着剤により
固定されている。
に、簡単な工程により製造できる半導体装置及びその製
造方法を提供することを目的とする。 【解決手段】 半導体素子１０には、その基体１１を貫
通して、素子形成面の電極１２の裏側に接続する導体１
６が形成されている。半導体素子１０と半導体素子２０
とは、上記導体１６と半導体素子２０の素子形成面の電
極２２とが接触により電気的に接続されるよう、位置合
わせされて積層されている。また、半導体素子１０と半
導体素子２０とはそれらの間に供給された接着剤により
固定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
に関し、特に、半導体基板を積層することにより、小型
で高機能な、半導体装置を提供することを目的とする。
に関し、特に、半導体基板を積層することにより、小型
で高機能な、半導体装置を提供することを目的とする。
【０００２】
【従来技術】従来より、複数の半導体素子を１つのパッ
ケージに実装することが行われている。これらは、通
常、複数の半導体素子を横に並べて配置したものであ
り、実装面積が大きくなるという問題がある。
ケージに実装することが行われている。これらは、通
常、複数の半導体素子を横に並べて配置したものであ
り、実装面積が大きくなるという問題がある。
【０００３】これに対して、例えば、特開平８−２３６
６９０号公報にあるように、複数の半導体素子を積層し
て１パッケージ化することが試みられている。この方法
によれば、１つの半導体素子の実装面積により複数の半
導体素子を実装でき、電子部品等の小型化を実現でき
る。
６９０号公報にあるように、複数の半導体素子を積層し
て１パッケージ化することが試みられている。この方法
によれば、１つの半導体素子の実装面積により複数の半
導体素子を実装でき、電子部品等の小型化を実現でき
る。
【０００４】図１３は、上記特開平８−２３６６９０号
公報に記載された半導体装置を説明する概略構成図であ
る。この図にあるように、この半導体装置では、半導体
素子１０１の側面に配線用パッド１０２が露出されてお
り、積層される複数の半導体素子の配線用パッド１０２
が金属１０５の蒸着，及びその後のフォトエッチングプ
ロセスにより形成される配線部１０３で接続されてい
る。
公報に記載された半導体装置を説明する概略構成図であ
る。この図にあるように、この半導体装置では、半導体
素子１０１の側面に配線用パッド１０２が露出されてお
り、積層される複数の半導体素子の配線用パッド１０２
が金属１０５の蒸着，及びその後のフォトエッチングプ
ロセスにより形成される配線部１０３で接続されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記図
１３に記載の方法では、半導体素子をチップ状態に分割
した状態で積層し、半導体装置の側面で、フォト−エッ
チングプロセスを用いて再配線しなければならず、非常
に煩雑な作業が必要であり、製造が困難であるという問
題がある。
１３に記載の方法では、半導体素子をチップ状態に分割
した状態で積層し、半導体装置の側面で、フォト−エッ
チングプロセスを用いて再配線しなければならず、非常
に煩雑な作業が必要であり、製造が困難であるという問
題がある。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、積層構造により小面積化を実現できる
とともに、簡単な工程により製造できる半導体装置及び
その製造方法を提供することを目的とする。
れたものであり、積層構造により小面積化を実現できる
とともに、簡単な工程により製造できる半導体装置及び
その製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、少なくとも第１の半導体素子と第２の半導体素
子が積層されて形成された半導体装置において、第１の
半導体素子には、基体を貫通して、素子形成面の電極の
裏側に接続する導電部材が形成されており、第１の半導
体素子と第２の半導体素子は、前記導電部材と第２の半
導体素子の素子形成面の電極とが接触により電気的に接
続されるよう、位置合わせされて積層されていることを
特徴とする。
装置は、少なくとも第１の半導体素子と第２の半導体素
子が積層されて形成された半導体装置において、第１の
半導体素子には、基体を貫通して、素子形成面の電極の
裏側に接続する導電部材が形成されており、第１の半導
体素子と第２の半導体素子は、前記導電部材と第２の半
導体素子の素子形成面の電極とが接触により電気的に接
続されるよう、位置合わせされて積層されていることを
特徴とする。
【０００８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置において、前記導電部材と第２の半
導体素子の素子形成面の電極は、導電性粒子を介して接
触していることを特徴とする。
に記載の半導体装置において、前記導電部材と第２の半
導体素子の素子形成面の電極は、導電性粒子を介して接
触していることを特徴とする。
【０００９】請求項３に記載の半導体装置は、請求項１
または請求項２に記載の半導体装置において、第１の半
導体素子と第２の半導体素子は、その間に供給された接
着剤により固定されていることを特徴とする。
または請求項２に記載の半導体装置において、第１の半
導体素子と第２の半導体素子は、その間に供給された接
着剤により固定されていることを特徴とする。
【００１０】請求項４に記載の半導体装置は、請求項１
乃至請求項３のいずれかに記載の半導体装置において、
前記導電部材は、第１の半導体素子の基体から突起して
いることを特徴とする。
乃至請求項３のいずれかに記載の半導体装置において、
前記導電部材は、第１の半導体素子の基体から突起して
いることを特徴とする。
【００１１】請求項５に記載の半導体装置は、請求項１
乃至請求項３のいずれかに記載の半導体装置において、
第２の半導体素子の素子形成面の電極が、該素子形成面
から突起していることを特徴とする。
乃至請求項３のいずれかに記載の半導体装置において、
第２の半導体素子の素子形成面の電極が、該素子形成面
から突起していることを特徴とする。
【００１２】請求項６に記載の半導体装置は、少なくと
も第１の半導体素子と第２の半導体素子を積層して形成
した半導体装置の製造方法において、第１の半導体素子
の基体の、第１の半導体素子の素子形成面の電極の裏側
に、該電極まで通じる貫通穴を形成する第１の工程と、
少なくとも前記貫通穴の側壁に位置する前記基体を覆う
ように、絶縁膜を形成する第２の工程と、前記貫通穴
に、導電部材を形成する第３の工程と、第２の半導体素
子の素子形成面の電極と第１の半導体素子の前記導電部
材とを位置合わせして、その間に供給した接着剤により
接合する第４の工程と、を含むことを特徴とする。
も第１の半導体素子と第２の半導体素子を積層して形成
した半導体装置の製造方法において、第１の半導体素子
の基体の、第１の半導体素子の素子形成面の電極の裏側
に、該電極まで通じる貫通穴を形成する第１の工程と、
少なくとも前記貫通穴の側壁に位置する前記基体を覆う
ように、絶縁膜を形成する第２の工程と、前記貫通穴
に、導電部材を形成する第３の工程と、第２の半導体素
子の素子形成面の電極と第１の半導体素子の前記導電部
材とを位置合わせして、その間に供給した接着剤により
接合する第４の工程と、を含むことを特徴とする。
【００１３】請求項７に記載の半導体装置は、請求項６
に記載の半導体装置の製造方法において、第１の半導体
素子と第２の半導体素子を、ウエーハの状態で第１から
第４の工程により接合した後、チップ単位に分割するこ
とを特徴とする。
に記載の半導体装置の製造方法において、第１の半導体
素子と第２の半導体素子を、ウエーハの状態で第１から
第４の工程により接合した後、チップ単位に分割するこ
とを特徴とする。
【００１４】
【発明の実施の形態】図１は本発明の半導体装置一例を
示す概略断面図である。
示す概略断面図である。
【００１５】本半導体装置は、半導体素子１０と半導体
素子２０とを積層して形成している。半導体素子２０に
は、基体２１の素子形成面（表面）に電極２２と保護膜
２３とが形成してある。また、半導体素子１０には、同
様に基体１１の表面に電極１２と保護膜１３とが形成し
てあるとともに、電極１２の裏側に基体１１を貫通する
導体１６を形成している。さらに、半導体素子１０の基
体１１の裏面には、保護膜１５を、電極１２と導体１６
との接続部分を除いて形成してあり、これにより半導体
素子１０の基体１１と導体１６との間を絶縁している。
半導体素子１０と半導体素子２０とは、電極１２に接続
した導体１６と電極２２とを位置合わせした状態で、異
方性導電接着剤３０（絶縁性樹脂接着剤３２，導電性粒
子３１からなる）により接合してあり、導体１６と電極
２２とは導電性粒子３１を介在した接触により電気的に
接続が得られるようになっている。
素子２０とを積層して形成している。半導体素子２０に
は、基体２１の素子形成面（表面）に電極２２と保護膜
２３とが形成してある。また、半導体素子１０には、同
様に基体１１の表面に電極１２と保護膜１３とが形成し
てあるとともに、電極１２の裏側に基体１１を貫通する
導体１６を形成している。さらに、半導体素子１０の基
体１１の裏面には、保護膜１５を、電極１２と導体１６
との接続部分を除いて形成してあり、これにより半導体
素子１０の基体１１と導体１６との間を絶縁している。
半導体素子１０と半導体素子２０とは、電極１２に接続
した導体１６と電極２２とを位置合わせした状態で、異
方性導電接着剤３０（絶縁性樹脂接着剤３２，導電性粒
子３１からなる）により接合してあり、導体１６と電極
２２とは導電性粒子３１を介在した接触により電気的に
接続が得られるようになっている。
【００１６】このような半導体装置では、半導体素子を
２個積層して形成しているので、その占有面積を縮小す
ることができる。また、半導体素子１０への導体１６の
形成を、無電解めっきにより形成し、圧接により電気的
な接合を行うため、従来のような、再配線のためのフォ
ト−エッチングプロセスを必要とせず、非常に容易に半
導体の積層構造を作ることができる。
２個積層して形成しているので、その占有面積を縮小す
ることができる。また、半導体素子１０への導体１６の
形成を、無電解めっきにより形成し、圧接により電気的
な接合を行うため、従来のような、再配線のためのフォ
ト−エッチングプロセスを必要とせず、非常に容易に半
導体の積層構造を作ることができる。
【００１７】半導体素子１０と半導体素子２０として
は、どのような機能を有する半導体素子を組み合わせて
も構わないが、例えば、メモリー素子とＣＰＵ，デジタ
ル回路とアナログ回路，メモリー素子とメモリー素子等
の組み合わせが可能である。
は、どのような機能を有する半導体素子を組み合わせて
も構わないが、例えば、メモリー素子とＣＰＵ，デジタ
ル回路とアナログ回路，メモリー素子とメモリー素子等
の組み合わせが可能である。
【００１８】次に、図１に示した半導体装置の製造工程
について、図２〜６のプロセス説明図を用いて説明す
る。
について、図２〜６のプロセス説明図を用いて説明す
る。
【００１９】（ステップ１）まず、能動素子の形成され
ているとともに、電極１２（２２），保護膜１３（２
３）がＳｉ等の基体１１（２１）に形成された半導体素
子１０及び半導体素子２０を準備する（図２）。なお、
電極１２（２２）としては、例えば１０μｍ〜１００μ
ｍ程度の大きさでピッチが２０μｍ〜２００μｍ程度の
Ｃｕ，Ａｌ・Ｓｉ等からなるものが使用でき、保護膜と
しては、ＳｉＮx，ＳｉＯ2，ポリイミド等が使用でき
る。
ているとともに、電極１２（２２），保護膜１３（２
３）がＳｉ等の基体１１（２１）に形成された半導体素
子１０及び半導体素子２０を準備する（図２）。なお、
電極１２（２２）としては、例えば１０μｍ〜１００μ
ｍ程度の大きさでピッチが２０μｍ〜２００μｍ程度の
Ｃｕ，Ａｌ・Ｓｉ等からなるものが使用でき、保護膜と
しては、ＳｉＮx，ＳｉＯ2，ポリイミド等が使用でき
る。
【００２０】（ステップ２）半導体素子１０の電極１２
が形成された部分の反対側の面から、半導体装置１０の
基体１１に穴１４を形成する（図３）。穴１４を形成す
る方法としては、直接レーザーを照射することにより行
う方法、周知のフォトプロセスを用いて、穴１４を形成
部位以外の部分にレジスト層を形成し、周知のウェット
エッチングあるいはドライエッチングすることにより行
う方法等がある。
が形成された部分の反対側の面から、半導体装置１０の
基体１１に穴１４を形成する（図３）。穴１４を形成す
る方法としては、直接レーザーを照射することにより行
う方法、周知のフォトプロセスを用いて、穴１４を形成
部位以外の部分にレジスト層を形成し、周知のウェット
エッチングあるいはドライエッチングすることにより行
う方法等がある。
【００２１】（ステップ３）次に、半導体素子１０の裏
面全面に、絶縁膜１５を形成する。絶縁膜１５として
は、たとえばＳｉＮxやＳｉＯ2などの無機材料やポリイ
ミドなどの有機材料を用いることができる。その後、周
知のフォト−エッチングプロセスもしくはレーザー照射
により、電極１２の裏側に対応する部分の絶縁膜１５に
開口１５ａを設ける（図４）。絶縁膜１５は、基体１１
と後述する導体１６との間の絶縁、及び、基体１１と半
導体素子２０との間の絶縁を行うものである。半導体素
子２０の表面に電極２２を除いて導電部分がない場合に
は、絶縁膜１５は、少なくとも穴１４の側壁に位置する
基体１１を覆うように形成してあれば良い。
面全面に、絶縁膜１５を形成する。絶縁膜１５として
は、たとえばＳｉＮxやＳｉＯ2などの無機材料やポリイ
ミドなどの有機材料を用いることができる。その後、周
知のフォト−エッチングプロセスもしくはレーザー照射
により、電極１２の裏側に対応する部分の絶縁膜１５に
開口１５ａを設ける（図４）。絶縁膜１５は、基体１１
と後述する導体１６との間の絶縁、及び、基体１１と半
導体素子２０との間の絶縁を行うものである。半導体素
子２０の表面に電極２２を除いて導電部分がない場合に
は、絶縁膜１５は、少なくとも穴１４の側壁に位置する
基体１１を覆うように形成してあれば良い。
【００２２】（ステップ４）次に、半導体装置１０の素
子側の面（基体１１の表面）にめっき保護膜（図示せ
ず）を形成した後、電極１２の裏面側（基体１１の裏
面）に無電解めっきにより導体（Ｎｉ）１６を選択的に
成長させ、素子面側めっき保護膜を除去する（図５）。
このＮｉの無電解めっきは、最初に電極１２の表面にＰ
ｄを薄く無電解めっきし、このＰｄを核としてＮｉを無
電解めっきすることにより、選択的なＮｉめっきが可能
となる。ここで、めっきする金属、すなわち導体１６
は、Ｎｉに限定する必要はなく、他の金属や、多層めっ
きであってもよい。
子側の面（基体１１の表面）にめっき保護膜（図示せ
ず）を形成した後、電極１２の裏面側（基体１１の裏
面）に無電解めっきにより導体（Ｎｉ）１６を選択的に
成長させ、素子面側めっき保護膜を除去する（図５）。
このＮｉの無電解めっきは、最初に電極１２の表面にＰ
ｄを薄く無電解めっきし、このＰｄを核としてＮｉを無
電解めっきすることにより、選択的なＮｉめっきが可能
となる。ここで、めっきする金属、すなわち導体１６
は、Ｎｉに限定する必要はなく、他の金属や、多層めっ
きであってもよい。
【００２３】（ステップ５）次に、半導体装置２０の表
面に、絶縁性の接着剤３２中に導電性粒子３１を分散さ
せた異方性導電接着剤３０を塗布する。その後、半導体
装置１０の裏面の導体１６と半導体装置２０の電極２２
とを位置合わせし（図６）、これらを両側から加圧・加
熱して、異方性導電接着剤３０を硬化することにより、
上述の半導体装置（図１）を得る。なお、異方性導電接
着剤３０は、例えばエポキシ，アクリル，フェノール等
からなる接着剤３２中に、Ｎｉ，Ａｇ，Ａｕ，プラスチ
ックに金属メッキしたもの等からなる導電性粒子３１を
分散させたものが使用できる。
面に、絶縁性の接着剤３２中に導電性粒子３１を分散さ
せた異方性導電接着剤３０を塗布する。その後、半導体
装置１０の裏面の導体１６と半導体装置２０の電極２２
とを位置合わせし（図６）、これらを両側から加圧・加
熱して、異方性導電接着剤３０を硬化することにより、
上述の半導体装置（図１）を得る。なお、異方性導電接
着剤３０は、例えばエポキシ，アクリル，フェノール等
からなる接着剤３２中に、Ｎｉ，Ａｇ，Ａｕ，プラスチ
ックに金属メッキしたもの等からなる導電性粒子３１を
分散させたものが使用できる。
【００２４】以上説明した本半導体装置の製造方法で
は、半導体素子１０と半導体素子２０との接続におい
て、両者の基体１１，２１との間を接着剤により固着す
るため、各半導体素子１０，２０の固定と同時にその封
止をも行うことができる。
は、半導体素子１０と半導体素子２０との接続におい
て、両者の基体１１，２１との間を接着剤により固着す
るため、各半導体素子１０，２０の固定と同時にその封
止をも行うことができる。
【００２５】（変形例１）次に、上述した図１の半導体
装置の変形例１を説明する。図７はその変形例１の構成
を説明する概略断面図である。なお、本変形例において
は上述した図１の構成及び図２〜図６の製造プロセスと
同一部分については説明を省略する。
装置の変形例１を説明する。図７はその変形例１の構成
を説明する概略断面図である。なお、本変形例において
は上述した図１の構成及び図２〜図６の製造プロセスと
同一部分については説明を省略する。
【００２６】上述の図１の構成では、半導体素子１０と
半導体素子２０との電気的接続を、導体１６と電極２２
を異方性導電接着剤３０の導電性粒子３１を介して接触
させることで行ったが、図７の変形例１では、半導体素
子１０の電極１２の裏側に基体１１の裏面から突出する
導体１７を設け、この導体１７と半導体素子２０の電極
２２とを直接接触させることで行っている。なお、導体
１７は、上述のステップ４におけるめっき条件を調整す
ることで形成できる。また、半導体素子１０と半導体素
子２０の固定は、導電性粒子を電気的接続のために利用
しないため、絶縁性の接着剤３３により行える。このよ
うな変形例１によれば、電極１０，電極２０との電気的
接続が安定確実になる。もちろん、本変形例においても
異方性導電接着剤を用いて、半導体素子１０と半導体素
子２０の固定を行い、導体１７と電極２２の間に導電性
粒子を介在させた構成で、接続することも可能である。
半導体素子２０との電気的接続を、導体１６と電極２２
を異方性導電接着剤３０の導電性粒子３１を介して接触
させることで行ったが、図７の変形例１では、半導体素
子１０の電極１２の裏側に基体１１の裏面から突出する
導体１７を設け、この導体１７と半導体素子２０の電極
２２とを直接接触させることで行っている。なお、導体
１７は、上述のステップ４におけるめっき条件を調整す
ることで形成できる。また、半導体素子１０と半導体素
子２０の固定は、導電性粒子を電気的接続のために利用
しないため、絶縁性の接着剤３３により行える。このよ
うな変形例１によれば、電極１０，電極２０との電気的
接続が安定確実になる。もちろん、本変形例においても
異方性導電接着剤を用いて、半導体素子１０と半導体素
子２０の固定を行い、導体１７と電極２２の間に導電性
粒子を介在させた構成で、接続することも可能である。
【００２７】（変形例２）次に、変形例２を説明する。
図８はその変形例２の構成を説明する概略断面図であ
る。なお、本変形例においては上述した図１の構成及び
図２〜図６の製造プロセスと同一部分については説明を
省略する。
図８はその変形例２の構成を説明する概略断面図であ
る。なお、本変形例においては上述した図１の構成及び
図２〜図６の製造プロセスと同一部分については説明を
省略する。
【００２８】上述の図１の構成では、半導体素子１０と
半導体素子２０との電気的接続を、導体１６と電極２２
を異方性導電接着剤３０の導電性粒子３１を介して接触
させることで行ったが、変形例２（図８）では、半導体
素子２０の電極２２の上に突起電極２４を設け、この突
起電極２４と半導体素子１０の電極１２とを直接接触さ
せることで行っている。なお、この突起電極２４は電解
メッキ，無電解メッキ，ボールバンビング等の方法によ
り形成できる。また、導電性粒子を電気的接続のために
利用しないため、半導体素子１０と半導体素子２０の固
定は、絶縁性の接着剤３３により行える。このような変
形例１によれば、電極１０，電極２０との電気的接続が
安定確実になる。もちろん、本変形例においても異方性
導電接着剤を用いて、半導体素子１０と半導体素子２０
の固定を行い、導体１６と突起電極２４の間に導電性粒
子を介在させた構成で、接続することも可能である。
半導体素子２０との電気的接続を、導体１６と電極２２
を異方性導電接着剤３０の導電性粒子３１を介して接触
させることで行ったが、変形例２（図８）では、半導体
素子２０の電極２２の上に突起電極２４を設け、この突
起電極２４と半導体素子１０の電極１２とを直接接触さ
せることで行っている。なお、この突起電極２４は電解
メッキ，無電解メッキ，ボールバンビング等の方法によ
り形成できる。また、導電性粒子を電気的接続のために
利用しないため、半導体素子１０と半導体素子２０の固
定は、絶縁性の接着剤３３により行える。このような変
形例１によれば、電極１０，電極２０との電気的接続が
安定確実になる。もちろん、本変形例においても異方性
導電接着剤を用いて、半導体素子１０と半導体素子２０
の固定を行い、導体１６と突起電極２４の間に導電性粒
子を介在させた構成で、接続することも可能である。
【００２９】（変形例３）図１に示した半導体装置及び
図７，８（変形例１，２）に示した半導体装置では、２
個の半導体素子１０，２０を積層した例について示した
が、図９に示すように、２個以上の複数の（原理的には
何層でも）半導体素子１０，２０，…を積層することも
可能である。このようにすれば、半導体装置の面積の大
幅な縮小が見込める。
図７，８（変形例１，２）に示した半導体装置では、２
個の半導体素子１０，２０を積層した例について示した
が、図９に示すように、２個以上の複数の（原理的には
何層でも）半導体素子１０，２０，…を積層することも
可能である。このようにすれば、半導体装置の面積の大
幅な縮小が見込める。
【００３０】本変形例の半導体装置も、どのような機能
を有する半導体素子を組み合わせて積層させても良く、
例えば、複数のメモリー素子とＣＰＵといった組み合わ
せが可能である。この場合、複数のメモリー素子は略同
一形状に形成できるため、ＣＰＵを最下層に配置し、メ
モリー素子をその上部に積層することが望ましい。
を有する半導体素子を組み合わせて積層させても良く、
例えば、複数のメモリー素子とＣＰＵといった組み合わ
せが可能である。この場合、複数のメモリー素子は略同
一形状に形成できるため、ＣＰＵを最下層に配置し、メ
モリー素子をその上部に積層することが望ましい。
【００３１】なお、本変形例で示した半導体装置は、上
述した図２〜図６の製造プロセスと同様のプロセスによ
って製造できる。
述した図２〜図６の製造プロセスと同様のプロセスによ
って製造できる。
【００３２】（変形例４）図１０は、本変形例の半導体
装置の一例を示す概略断面図である。なお、本変形例に
おいては上述した図１の構成及び図２〜図６の製造プロ
セスと同一部分については説明を省略する。
装置の一例を示す概略断面図である。なお、本変形例に
おいては上述した図１の構成及び図２〜図６の製造プロ
セスと同一部分については説明を省略する。
【００３３】上述の図１，図７，８，９の半導体装置で
は、導体１６，１７を無電解めっきにより形成したが、
本変形例の半導体装置は、金属粉体と未硬化の樹脂を混
合して作られる導電性樹脂（金属ペースト）を半導体装
置１０に設けられた穴１４に供給し、硬化させることに
より形成したものである。
は、導体１６，１７を無電解めっきにより形成したが、
本変形例の半導体装置は、金属粉体と未硬化の樹脂を混
合して作られる導電性樹脂（金属ペースト）を半導体装
置１０に設けられた穴１４に供給し、硬化させることに
より形成したものである。
【００３４】この場合、金属粉体としてはＡｇやＡｕを
主成分とする比較的表面の酸化しにくい材料が用いら
れ、接着剤としては、エポキシ系，フェノール系等、各
種の材料が使用できる。また、その導電性樹脂の供給方
法としては、印刷やディスペンサによる注入などの方法
がある。これらの方法では、金属ペーストの印刷（注
入）・硬化後に圧接により電気的な接合を行うため、従
来のような、再配線のためのフォト−エッチングプロセ
スを必要とせず、非常に容易に半導体の積層構造を作る
ことができる。
主成分とする比較的表面の酸化しにくい材料が用いら
れ、接着剤としては、エポキシ系，フェノール系等、各
種の材料が使用できる。また、その導電性樹脂の供給方
法としては、印刷やディスペンサによる注入などの方法
がある。これらの方法では、金属ペーストの印刷（注
入）・硬化後に圧接により電気的な接合を行うため、従
来のような、再配線のためのフォト−エッチングプロセ
スを必要とせず、非常に容易に半導体の積層構造を作る
ことができる。
【００３５】また、本変形例において、半導体装置１の
穴に供給された導電性樹脂を硬化させる際、半導体装置
２０の電極を接続した状態で硬化させれば、半導体装置
１０と半導体装置２０は、導電性樹脂により固定と電気
的接続を同時に行うことができ、プロセスの簡略化が可
能である。
穴に供給された導電性樹脂を硬化させる際、半導体装置
２０の電極を接続した状態で硬化させれば、半導体装置
１０と半導体装置２０は、導電性樹脂により固定と電気
的接続を同時に行うことができ、プロセスの簡略化が可
能である。
【００３６】以上説明した本発明実施の形態の半導体装
置（図１，７，８，９，１０）及びその製造プロセス
（図２〜６）は、本発明の一例を示すものであり、本発
明はこれに限られるものではない。例えば、図２〜６の
製造プロセスでは、簡単のため、半導体装置は分割され
たチップ状態で記載したが、本発明の製造プロセスによ
ればウェーハ状態であっても製造可能であり、半導体素
子１０と半導体素子２０をウエーハ状態で接合した後、
チップ毎に分割することも可能である。このようにすれ
ば、従来例（特開平８−２３６６９０号公報）のように
チップ毎に分割した後に積層する必要がなく、ウエーハ
の状態で一括に作業できるので、大幅なプロセスの削減
を実現できる。
置（図１，７，８，９，１０）及びその製造プロセス
（図２〜６）は、本発明の一例を示すものであり、本発
明はこれに限られるものではない。例えば、図２〜６の
製造プロセスでは、簡単のため、半導体装置は分割され
たチップ状態で記載したが、本発明の製造プロセスによ
ればウェーハ状態であっても製造可能であり、半導体素
子１０と半導体素子２０をウエーハ状態で接合した後、
チップ毎に分割することも可能である。このようにすれ
ば、従来例（特開平８−２３６６９０号公報）のように
チップ毎に分割した後に積層する必要がなく、ウエーハ
の状態で一括に作業できるので、大幅なプロセスの削減
を実現できる。
【００３７】なお、本実施の形態で記した半導体装置
（図１，７，８，９，１０）は、最上層の半導体装置の
電極を用いたワイヤボンディング（図１１参照）や、最
下層の半導体装置の脇に設けた電極を用いたワイヤボン
ディング（図１２参照）等により、回路基板に搭載でき
る。
（図１，７，８，９，１０）は、最上層の半導体装置の
電極を用いたワイヤボンディング（図１１参照）や、最
下層の半導体装置の脇に設けた電極を用いたワイヤボン
ディング（図１２参照）等により、回路基板に搭載でき
る。
【００３８】
【発明の効果】本発明によれば、複数の半導体素子を積
層することで小面積化を実現できるとともに、その製造
工程を簡略化できる。
層することで小面積化を実現できるとともに、その製造
工程を簡略化できる。
【００３９】さらに、半導体素子をチップの状態に分割
せず、ウェーハの状態で一括に形成した後で分割するこ
とができるため、大幅にプロセスを削減することができ
る。
せず、ウェーハの状態で一括に形成した後で分割するこ
とができるため、大幅にプロセスを削減することができ
る。
【００４０】また、複数の半導体素子の接続において、
両半導体基板の間を接着剤により固着すれば、各半導体
装置の固定と同時に封止を行うことができる。
両半導体基板の間を接着剤により固着すれば、各半導体
装置の固定と同時に封止を行うことができる。
【００４１】また、半導体素子の裏面に設ける導電部材
を、無電解めっきあるいは、金属ペーストの印刷（注
入）により形成し、それと半導体素子の素子形成面の電
極とを圧接することで電気的に接続させれば、従来のよ
うな、再配線のためのフォト−エッチングプロセスを必
要とせず、非常に容易に半導体の積層構造を作ることが
できる。
を、無電解めっきあるいは、金属ペーストの印刷（注
入）により形成し、それと半導体素子の素子形成面の電
極とを圧接することで電気的に接続させれば、従来のよ
うな、再配線のためのフォト−エッチングプロセスを必
要とせず、非常に容易に半導体の積層構造を作ることが
できる。
【図１】本発明の一実施の形態の半導体装置の構成を説
明する概略断面図である。
明する概略断面図である。
【図２】図１の半導体装置の製造方法（ステップ１）を
説明する図である。
説明する図である。
【図３】図１の半導体装置の製造方法（ステップ２）を
説明する図である。
説明する図である。
【図４】図１の半導体装置の製造方法（ステップ３）を
説明する図である。
説明する図である。
【図５】図１の半導体装置の製造方法（ステップ４）を
説明する図である。
説明する図である。
【図６】図１の半導体装置の製造方法（ステップ５）を
説明する図である。
説明する図である。
【図７】変形例１に記載の半導体装置の構成を説明する
概略断面図である。
概略断面図である。
【図８】変形例２に記載の半導体装置の構成を説明する
概略断面図である。
概略断面図である。
【図９】変形例３に記載の半導体装置の構成を説明する
概略断面図である。
概略断面図である。
【図１０】変形例４に記載の半導体装置の構成を説明す
る概略断面図である。
る概略断面図である。
【図１１】図１の半導体装置の回路基板への搭載方法の
一例を説明する図である。
一例を説明する図である。
【図１２】図１の半導体装置の回路基板への搭載方法の
他の例を説明する図である。
他の例を説明する図である。
【図１３】従来の半導体素子を積層した半導体装置の構
成を説明する説明図である。
成を説明する説明図である。
１０，２０ 半導体装置 １１，２１ 基体 １２，２２ 電極 １３，２３ 絶縁膜 １４ 穴 １５ 絶縁膜 １６ 導体 １７ 導体 ２４ 突起電極 ３０ 異方導電性接着剤 ３１ 導電性粒子 ３２ 接着剤
Claims (7)
- 【請求項１】 少なくとも第１の半導体素子と第２の半
導体素子が積層されて形成された半導体装置において、 第１の半導体素子には、基体を貫通して、素子形成面の
電極の裏側に接続する導電部材が形成されており、 第１の半導体素子と第２の半導体素子は、前記導電部材
と第２の半導体素子の素子形成面の電極とが接触により
電気的に接続されるよう、位置合わせされて積層されて
いることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記導電部材と第２の半導体素子の素子形成面の電極
は、導電性粒子を介して接触していることを特徴とする
半導体装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置において、 第１の半導体素子と第２の半導体素子は、その間に供給
された接着剤により固定されていることを特徴とする半
導体装置。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の半導体装置において、 前記導電部材は、第１の半導体素子の基体から突起して
いることを特徴とする半導体装置。 - 【請求項５】 請求項１乃至請求項３のいずれかに記載
の半導体装置において、 第２の半導体素子の素子形成面の電極が、該素子形成面
から突起していることを特徴とする半導体装置。 - 【請求項６】 少なくとも第１の半導体素子と第２の半
導体素子を積層して形成した半導体装置の製造方法にお
いて、 第１の半導体素子の基体の、第１の半導体素子の素子形
成面の電極の裏側に、該電極まで通じる貫通穴を形成す
る第１の工程と、 少なくとも前記貫通穴の側壁に位置する前記基体を覆う
ように、絶縁膜を形成する第２の工程と、 前記貫通穴に、導電部材を形成する第３の工程と、 第２の半導体素子の素子形成面の電極と第１の半導体素
子の前記導電部材とを位置合わせして、その間に供給し
た接着剤により接合する第４の工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 第１の半導体素子と第２の半導体素子を、ウエーハの状
態で第１から第４の工程により接合した後、チップ単位
に分割することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039446A JP2000243906A (ja) | 1999-02-18 | 1999-02-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039446A JP2000243906A (ja) | 1999-02-18 | 1999-02-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243906A true JP2000243906A (ja) | 2000-09-08 |
Family
ID=12553261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11039446A Pending JP2000243906A (ja) | 1999-02-18 | 1999-02-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243906A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095849A (ja) * | 2002-08-30 | 2004-03-25 | Fujikura Ltd | 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法 |
| WO2005093834A1 (ja) * | 2004-03-25 | 2005-10-06 | Nec Corporation | チップ積層型半導体装置 |
-
1999
- 1999-02-18 JP JP11039446A patent/JP2000243906A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095849A (ja) * | 2002-08-30 | 2004-03-25 | Fujikura Ltd | 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法 |
| WO2005093834A1 (ja) * | 2004-03-25 | 2005-10-06 | Nec Corporation | チップ積層型半導体装置 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050927 |