JP4858692B2 - チップ積層型半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特にチップ積層型の半導体装置に関する。
チップ積層型の半導体装置は、小型化、薄型化を目的として、一つのパッケージに複数のチップを実装したものである。従来のチップ積層型半導体装置は、例えば、図２１や図２２のように構成されている。
図２１の半導体装置は、インターポーザー基板（あるいはリードフレーム等）上に複数の半導体チップをフェイスアップに積層し、各々のチップをワイヤボンディングによりインターポーザー基板に接続したものである。半導体チップ同士の間はインターポーザー基板を介して接続されるが、必要ならボンディングワイヤにより直接接続される。このタイプの積層型半導体装置は、ワイヤ積層型と呼ばれ、例えば実装面積当りのメモリ容量を増やす場合に用いられる。この種の半導体装置は、例えば特許文献１に記載されている。
また、図２２の半導体装置は、チップ間の信号伝送を高速に行う必要のある場合に用いられ、チップオンチップ型と呼ばれる。この半導体装置は、上に位置する半導体チップをフェイスダウンで搭載することにより、２つの半導体チップの回路形成面同士を対向させ、バンプを介して接続するように構成されている。この種の半導体装置は、例えば、特許文献２に記載されている。
ワイヤ積層型の半導体装置は、インターポーザー基板と各チップとがワイヤで接続されているため比較的安価で、実装密度を高める目的で使用するのに適している。また、この半導体装置には、積層された各チップがインターポーザー基板に接続されているため、各チップに異なる電源電圧を供給することができる（電源電圧の異なるチップを積層することができる）という利点もある。
他方、チップオンチップ型の半導体装置には、チップ間がバンプを介して接続されるため信号伝送距離が短く高速伝送が可能であり、また近年では微細ピッチバンプが実現されピン化が可能となりバス幅が広げられるという利点がある。また、この半導体装置には、ワイヤループ高さの制約がなくなるためパッケージ厚を薄く抑えることができるという利点もある。
また、積層されたチップ間の信号接続手段としてインダクタやキャパシタを利用することにより、ワイヤボンディングやバンプによる接続を用いないようにしたものも種々提案されている（例えば、特許文献３乃至７参照）。
さらに、積層されたチップ間の信号接続手段として貫通電極を用いるものや（例えば、特許文献４参照）、信号接続手段及び電源供給手段として貫通電極を用いるものも提案されている（例えば、特許文献８参照）。
特開２００３−２８９１０５号公報 特開２００２−１７０９１８号公報 特開２００４−２５３８１６号公報 特開２００５−２０３６５７号公報 特開平０７−２２１２６０号公報 特開平０８−２３６６９６号公報 特開平０８−２４１９６１号公報 特開２００５−２１０１０６号公報
従来のワイヤ積層型のパッケージでは、積層した各々のチップ間の信号伝送が、インターポーザー基板またはリードフレームを介して行われる。このため、インターポーザー基板内もしくは、リードフレームの場合はマザーボード内で配線の引き回しが必要となり、インターポーザー基板やマザーボードの構成（配線）が複雑化し、インターポーザー基板やマザーボードの資材コストが高くなるといった問題点がある。
また、従来のワイヤ積層型のパッケージでは、各々のチップからワイヤボンディングにより電気接続をとるため、搭載するチップサイズを順次小さくする必要がある。これは、上段に位置するチップサイズが大きいと、下段に位置するチップにワイヤボンディングすることができなくなるからである。チップ間にスペーサを挿入することによりワイヤボンディングを可能にする構造もあるが、パッケージが厚くなる上に、組立コストが上昇するという別の問題を生じる。
また、従来のワイヤ積層型パッケージには、チップを多段積層した場合に最上段と最下段のチップを接続することは困難であるという問題点もある。
また、チップ間の複雑な信号のやり取りを行う高度なシステムを構成するには、ワイヤボンディングによる接続では限界があるという問題点もある。
さらに、従来のワイヤ積層型パッケージでは、ボンディングワイヤとして、通常、直径が２０〜３０ミクロンのものが用いられる。このようなボンディングワイヤは、低抵抗であるため、電源及びグランド接続に用いた場合には安定した特性を示す。しかしながら、信号線に用いられた場合には、寄生容量が増すことになり伝送速度が低下するといった問題点がある。また、ボンディングワイヤの使用は、インターポーザー基板の配線密度の問題から、高密度実装が困難になるという問題点もある。
一方、チップオンチップ型のパッケージについては、バンプを介してフェイスダウンで実装するため、接続品質を高めるためにはバンプの材料、表面状態、形状などに関する様々な問題がある。特にバス幅を広げるために多ピン化を図ると、バンプピッチは微細になり、バンプ自身のサイズも微小化が求められる。また、多ピン化を図るために、バンプは素子または回路面上に配置されている。バンプの材質は一般には金メッキやハンダなどが考えられる。金メッキバンプは比較的微細なピッチも形成可能であるが、接続に必要な荷重、加熱量が高いため、素子や回路に与えるダメージが大きく実装が困難であるという問題点がある。また、ハンダバンプは、１００ミクロンピッチ以下のバンプは形成が困難であるという問題点がある。また、ハンダバンプには、表面の酸化膜除去にフラックスを使用する必要があり、チップ実装後にこれらを洗浄しなければならないなどプロセスコストが高い上、技術的にも確立されていないという問題点がある。
さらにバンプを用いたフリップチップ実装においては、バンプサイズが微小になるほど実装時の位置あわせ精度を高くしなければならない。バンプサイズに対して微小なズレであっても、実装時には荷重をかけているためにチップがバンプから滑り落ち、相対するバンプとの位置が大きくズレ、半導体装置としての信頼性が低下するという問題点もある。
また、チップオンチップ型のパッケージでは、上チップはフェイスダウンで下チップに接続され、電源及びグランドを含み信号線も全て下チップと接続される。このため、ワイヤボンディングによる信号接続に比べ、寄生容量は少ないがバンプの形状、もしくはパッドの形状により容量が発生するという問題点がある。
さらには下チップは上チップを接続するために再配線するが、通常の再配線では配線抵抗が高くなるなどの問題があり、安定した電源供給はできないという問題点がある。この問題を解決するために、並列配線にしようとして多層化するとコストが高くなるという別の問題を生じる。
信号接続にインダクタやキャパシタなどの非接触型の信号伝送を用いた技術は主に装置間のフレキシビリティを向上させ、非破壊での繰り返し挿抜等を目的としたコンタクト電極として活用されており、直接接触しなければならない電源供給にはプローブピンや接触型の例えば金属ファズボタンといった電極が使用される。
また、信号接続にインダクタやキャパシタなどの非接触型の接続を用いてチップ積層型の半導体装置を構成した場合には、電源供給ができないという問題点がある。
さらに、貫通電極とインダクタを組み合わせた信号伝送技術では、貫通電極の寄生容量が大きく高速信号伝送に適さないため、インダクタを用いることによるメリットが消失する。また、インダクタと貫通電極の２つを信号伝送に使用することは回路構成を２つ持たなくてはならず、回路構成の複雑化と製造コストの増加を招くという問題点もある。
さらに、貫通電極により信号伝送及び電源供給行う技術は、積層された半導体チップが同一構成（少なくとも貫通電極形成位置が同じ）でなければならず、設計の自由度が制限されるという問題点がある。
本発明の主な目的の一つは、チップ間の信号接続をワイヤボンディングや、バンプによる接続に代えてインダクティブ接続又はキャパシティブ接続とし、寄生容量の低減、プロセスの低コスト化、及びチップ積層方向の実装密度向上を実現するとともに、高度なシステムの構成が可能となるチップ積層型半導体装置を提供することにある。
本発明は、第１の半導体チップと第２の半導体チップとが積層され、前記第１の半導体チップの信号パッドと前記第２の半導体チップの信号パッドとの間で非接触型結合手段により信号伝送が行われるチップ積層型半導体装置において、前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方に貫通電極が形成され、前記貫通電極は、当該貫通電極が形成されている半導体チップに形成された前記信号パッド又は電極パッド若しくはバンプに接続され、前記貫通電極が形成されている半導体チップに対する電源供給を前記第１の半導体チップと前記第２の半導体チップとが互いに対向する面とは反対の面側から行うようにしたことを特徴とする。
前記非接触型結合手段としては、キャパシディブ結合あるいはインダクティブ結合がある。
前記貫通電極は、前記信号パッドをチップ裏面に引き出すために用いられるものと、導電体を介して電源を供給するために用いられるものとがある。
また本発明は、インターポーザー基板上に第１の半導体チップを搭載し、該第１の半導体チップ上に第２の半導体チップを積層したチップ積層型半導体装置において、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送を、前記第１の半導体チップに設けられた第１の信号パッドと前記第２の半導体チップに設けられた第２の信号パッドとの間の非接触結合により行い、前記第１の半導体チップ又は前記第２の半導体チップの少なくとも一方に貫通電極を形成し、前記貫通電極は、当該貫通電極が形成されている半導体チップに形成された前記信号パッド又は電極パッド若しくはバンプに接続され、前記貫通電極が形成されている半導体チップに対する電源供給を前記第１の半導体チップと前記第２の半導体チップとが互いに対向する面とは反対の面側から行うようにし、前記第２の半導体チップへの電源供給を導電体を介して行うようにしたことを特徴とする。
本発明によれば、チップ間の信号伝送を非接触型結合手段により行うようにしたことで、配線の複雑化が解消され、実装密度も高めることが可能となる。また、ワイヤボンディングによる信号伝送に比べ高速信号伝送が可能となる。さらに、バンプ接続に比べ接続品質を考慮する必要が無くなるとともに、寄生容量などによる信号品質問題も解消される。更にチップ間の信号伝送にバンプを必要としないことから、ダメージレス実装が可能で、また大幅なコストダウンが図れる。さらに、今後進むと考えられる接続ピッチの減少に対して大きく躍進できる。
また、本発明によれば、電源供給をワイヤボンディング、バンプ及び貫通電極を介して行い、チップ間の信号伝送をインダクタもしくはキャパシタにより行うようにしたことで、ＬＳＩチップに内臓する回路の構成を簡略化することができ大幅なコストダウンが可能となる。また、チップ間の信号伝送をインダクタ又はキャパシタにより行うようにしたことで、貫通電極に寄生容量があっても対応可能な構造が得られる。
また、本発明によれば、チップ間の信号伝送と各チップへの電源供給を異なる方法で行うようにしたことで電源供給部分について複数の冗長構成をとることが可能となる。これにより貫通電極形成など高度な技術を必要とする工程の製造条件が緩和され大幅なコストダウンが可能となる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
本発明のチップ積層型半導体装置は、積層する半導体チップに信号接続用の電極パッドと、電源及びグランドを接続するための貫通電極を設け、信号接続用電極パッドを位置あわせして積層し、電源及びグランドをワイヤボンディング及び／又はバンプを使用し供給する。
対をなす信号接続用電極パッドは、インダクティブ接続の場合、動作に必要な出力に応じた間隔以内になるよう距離設定され、キャパシティブ接続の場合、静電容量が所定の値となるよう所定の誘電率、所定の厚さの絶縁材料がそれらの間に配される。また、インダクティブ接続およびキャパシティブ接続用の電極パッドがチップ裏面に形成される場合には、回路面からチップ裏面に達する貫通電極が用いられる。
図１は、本発明の第１の実施の形態に係るチップ積層型半導体装置の断面図である。
図１を参照すると、積層された半導体チップ１０，２０はインターポーザー基板３０の上に搭載されている。下に位置する半導体チップ２０は、回路面２０１を上にして（フェイスアップで）インターポーザー基板３０に搭載され、上に位置する半導体チップ１０は、回路面１０１を下にして（フェイスダウンで）半導体チップ２０の上に接着層４０を介して積層されている。
半導体チップ１０，２０の互いに対抗する面（回路面１０１，２０１）には、チップ間信号伝送を行うための信号接続用電極（パッド）１０２，２０２がそれぞれ形成されている。また、上に位置する半導体チップ１０には、電源供給を裏面側から行うために、電源及びグランド用の貫通電極１０３及び電極パッド１０４が形成されている。さらに、下に位置する半導体チップ２０の回路面２０１には、電源、グランド、及び信号用の電極パッド２０３が形成されている。
半導体チップ１０，２０に形成された信号接続用電極パッド１０２，２０２は、対をなし、キャパシタを構成する。接着層４０は、対を成す信号接続用電極パッド１０２，２０２が所定容量のキャパシタを構成するように、所定の誘電率を持つ材料（絶縁膜、例えば酸化膜）で構成され、所定の膜厚を持つように形成される。信号接続用電極パッド１０２，２０２が構成するキャパシタは、接着層の材質及び膜厚を変更することにより調整することが可能である。
半導体チップ１０に形成された貫通電極１０３は、電極パッド１０４を介してボンディングワイヤ５０によりインターポーザー基板３０に接続される。同様に、半導体チップ２０に形成された電極パッド２０３も、ボンディングワイヤ５０によりインターポーザー基板３０に接続される。
半導体チップ１０，２０への電源供給、グランド接続は、各チップに接続されたボンディングワイヤ５０を介して行われる。また、半導体チップ２０とインターポーザー基板３０との間の信号伝送もボンディングワイヤ５０を介して行われる。なお、半導体チップ２０とインターポーザー基板３０との間の信号伝送に用いられるボンディングワイヤ５０と、電源供給、グランド接続に用いられるボンディングワイヤ５０とはそれぞれ独立している。
一方、半導体チップ１０と半導体チップ２０との間の信号伝送は、信号接続用電極パッド１０２，２０２を介して行われ、半導体チップ１０とインターポーザー基板３０との間の信号伝送は、信号伝送用電極パッド１０２，２０２、半導体チップ２０、電極パッド２０３及びボンディングワイヤ５０を介して行われる。
図２に、本発明の第２の形態に係るチップ積層型半導体装置の断面図を示す。
図２の装置は、半導体チップ１０，２０の少なくとも一方の回路面に突起１０５が設けられている点で図１の装置と異なっている。
突起１０５は、信号接続用電極パッド２０１，２０２の各対により形成されるキャパシタの容量（パッド間隔）を高精度で制御するためのものである。半導体チップ１０に形成された突起１０５は、半導体チップ２０に接合され、半導体チップ２０に形成された突起１０５は、半導体チップ１０に接合される。
突起１０５の数や配置は、半導体チップ１０，２０のサイズや、電極パッド１０２，２０２のサイズ、数、配置等に基づいて決められる。また、その形状は高さがそろっていれば任意であるが、リング状や枠状として、各電極パッド１０２，２０２対を囲うようにすることができる。突起１０５の形状をリング状として電極パッド１０２，２０２対を囲い、突起１０５の内側を中空とすることで、各電極パッド１０２，２０２対の容量特性を向上させることができる。
図３に、本発明の第３の形態に係るチップ積層型半導体装置の断面図を示す。
図３の装置では、上に位置する半導体チップ１０がフェイスアップで半導体チップ２０に搭載されている。信号接続用電極パッド１０２をその裏面に形成するため、半導体チップ１０には、信号接続用電極パッド１０２に接続される信号接続用貫通電極１０６が形成されている。また電源、グランド用の電極パッド１０４は、回路面１０１上に形成されている。
図３の装置においても、半導体チップ１０、２０間の信号伝送は、信号接続用電極パッド１０２，２０２が接着層４０を介して構成するキャパシタにより、行われる。
上述した第１乃至第３の実施の形態に係るチップ積層型半導体装置の構造は、チップ１０，２０間の信号接続にキャパシティブ接続を使用し、インターポーザー基板３０との接続および電源の供給にはボンディングワイヤ３０を使用する構造である。この構造の半導体装置は、既存のワイヤボンディング装置により組み立てることが可能なので、新たな設備投資が必要なく、低コストで半導体チップの積層が可能となる。
図４に、本発明の第４の形態に係るチップ積層型半導体装置の断面図を示す。
図４の装置において、下に位置する半導体チップ２０は、インターポーザー基板３０に対してバンプ２０４を用いてフリップチップ接続されている。このフリップチップ接続を可能にするため、半導体チップ２０には、貫通電極２０５が形成されている。即ち、半導体チップ２０とインターポーザー基板３０との間の信号伝送、電源供給、グランド接続は、貫通電極２０５を通じて行われる。
上下に位置する半導体チップ１０，２０の間の信号伝送は、信号接続用電極パッド１０２，２０２を接着層４０を介して対向させ、キャパシタを構成することにより実現される。
この構造によれば上に位置する半導体チップ１０のサイズを、下に位置する半導体チップ２０のサイズと同じか若しくそれより大きくすることができる。また、下に位置する半導体チップ２０がフリップチップ実装されているので、実装高さを低く抑えることができ、高密度実装に適する。
図５に、本発明の第５の形態に係るチップ積層型半導体装置の断面図を示す。
図５の装置は、上に位置する半導体チップ１０がフェイスアップで実装され、下に位置する半導体チップ２０がフェイスダウンで実装されている。
半導体チップ２０の裏面に、信号接続用電極パッド２０２を形成するため、半導体チップ２０には、信号接続用電極パッド２０２に接続される信号接続用貫通電極２０６が形成されている。
貫通電極１０６により裏面側に引き出された信号接続用電極パッド１０２と、同様に貫通電極２０６により裏面側に引き出された信号接続用電極パッド２０２とが、接着層４０を介して対向し、キャパシタを構成する。これにより、半導体チップ１０と半導体チップ２０との間の信号伝送が実現される。
本実施の形態では、半導体チップ２０の裏面側に信号接続用のパッド２０２を配置し接続するようにしたので、信号接続用電極パッド２０２の形成に自由度を持たせることができ、結合の精度及び効率を向上させることができる。
図６に、本発明の第６の形態に係るチップ積層型半導体装置の断面図を示す。
図６の半導体装置では、下に位置する半導体チップ２０がフェイスアップでインターポーザー基板３０上に実装され、上に位置する半導体チップ１０がフェイスアップで半導体チップ２０上に搭載されている。下に位置する半導体チップ２０の回路面２０１に形成された信号接続用電極パッド２０２と、貫通電極１０６より半導体チップ１０の裏面に引き出された信号接続用電極１０２とが接着層４０を介してキャパシタを形成し、チップ１０，２０間の信号伝送を可能にする。
上述した第４乃至第６の半導体装置は、下に位置する半導体チップの実装にバンプ接続を用い、上に位置する半導体チップへの電源供給にはボンディングワイヤを用いる構造である。このような構造であれば上に位置する半導体チップのサイズが下に位置する半導体チップのサイズよりと同じかもしくは大きくても実装可能であり、設計の自由度が広がる。
図７に、本発明の第７の形態に係るチップ積層型半導体装置の断面図を示す。
図７の半導体装置は、図１の半導体装置と同様の構成であるが、信号接続用電極パッド１０２，２０２がコイルを構成している点で異なっている。これらコイルの間が、電磁誘導によってインダクティブ接続され、チップ１０，２０間の信号伝送を実現する。
図７の半導体装置では、接着層４０に求められる電気的特性がほとんどないので、通常の絶縁性ダイマウント材等が使用でき、実装プロセスを簡略化することができる。
図８に、本発明の第８の形態に係るチップ積層型半導体装置の断面図を示す。
図８の半導体装置は、図７の半導体装置に、図２の装置と同様に突起１０５を形成したものである。突起１０５を設けたことで信号接続用電極パッド１０２，２０２間の距離を高精度で制御することができる。
図９に、本発明の第９の形態に係るチップ積層型半導体装置の断面図を示す。
図７の半導体装置の接着層４０として樹脂を用いる場合、樹脂が硬化するまでの間に、樹脂の流動性によって信号用電極パッド（コイル）１０２，２０２の位置ずれか生じるおそれがある。そこで、本実施の形態に係る半導体装置では、互いに対抗する面（回路面）上に金属接続パッド１０７，２０７を設け、これら金属接続パッド１０７，２０７間をハンダ６０などを用いて金属接続することにより位置固定している。例えば、互いに対向する金属接続パッド１０７，２０７の大きさを等しくし、これら金属接続パッド１０７，２０７間をハンダ接続すれば、ハンダの表面張力によるセルフアライメント効果により位置ずれが起きない。また、ハンダ６０によらず、金バンプを用いた熱圧着によっても同様に位置ずれ防止効果を得ることができる。
図１０に、本発明の第１０の形態に係るチップ積層型半導体装置の断面図を示す。
図９では、上に位置する半導体チップ１０への電源供給について示さなかったが、図７に示したのと同様に、貫通電極１０３及び電極パッド１０４を介して行われる。本実施例では、この貫通電極１０３の形成位置と、位置固定用の金属接続パッド１０７の形成位置とを一致させている。貫通電極１０３上に金属接続パッド１０７を設けることで、金属接続パッド１０７を形成するためのの特別なエリアを設ける必要がない。また、この構成は、放熱特性を向上させることができる。さらに、金属接続パッド１０７を形成せずに貫通電極１０３を流用すれば、金属接続パッド１０７の形成工程を省略でき、コストの低減を実現できる。
図１１に、本発明の第１１の形態に係るチップ積層型半導体装置の断面図を示す。
図１１の半導体装置は、図３の半導体装置と同様の構成であるが、信号接続用電極パッド１０２，２０２がコイルとして形成されている点で異なっている。これらコイルの間が、電磁誘導によってインダクティブ接続され、半導体チップ１０，２０間の信号伝送を実現する。
図１２に、本発明の第１２の形態に係るチップ積層型半導体装置の断面図を示す。
図１２の半導体装置は、図１１の半導体装置に、図９と同様の金属接続パッド１０７，２０７を設けたものである。ただし、金属接続パッド１０７は、上に位置する半導体チップ１０の裏面に形成されている。
図１３に、本発明の第１３の形態に係るチップ積層型半導体装置の断面図を示す。
図１３の半導体装置では、下に位置する半導体チップ２０が、バンプ２０４を用い、フェイスアップでインターポーザー基板３０にフリップチップ実装されている。この構造を実現するため、半導体チップ２０には貫通電極２０５が形成されている。
また、上に位置する半導体チップ１０は、接着層４０により、フェイスアップで半導体チップ２０上に接着固定されている。この半導体チップ１０は、電源供給及びグランド接続のため、ボンディングワイヤ５０によりインターポーザー基板３０に接続されている。
下に位置する半導体チップ２０の回路面２０１に形成された信号接続用電極パッド（コイル）２０２と、上に位置する半導体チップ１０の回路面１０１に形成された信号接続用電極パッド（コイル）１０２とは、電磁誘導によりインダクティブ接続される。これにより、半導体チップ１０，２０間の信号伝送が実現される。
本実施例によれば、上に位置する半導体チップ１０のサイズを下に位置する半導体チップ２０と同じかそれよりも大きくすることができる。また、下に位置する半導体チップ２０をフリップチップ実装としたことで、実装高さを低く抑えることができ、高密度実装に適する。
図１４に、本発明の第１４の形態に係るチップ積層型半導体装置の断面図を示す。
図１４の半導体装置は、上に位置する半導体チップ１０が下に位置する半導体チップ２０にフリップチップ接続されている点で図１３の半導体装置と異なっている。この構造を実現するために、上に位置する半導体チップ１０には、電源供給用、グランド接続用の貫通電極１０３が形成されている。貫通電極１０３は、バンプ１０８により、下に位置する半導体チップ２０の貫通電極２０５に接続されている。
なお、下に位置する半導体チップ２０の貫通電極２０５には、信号伝送用のものも含まれており、全ての貫通電極２０５が、上に位置する半導体チップ１０の貫通電極１０３に接続されるわけではない。つまり、貫通電極２０５のうち、電源供給やグランド接続に用いられるものが、貫通電極１０３に接続される。
図１５に、本発明の第１５の形態に係るチップ積層型半導体装置の断面図を示す。
図１５の半導体装置では、上に位置する半導体チップ１０と下に位置する半導体チップ２０とがともにフェイスダウンで実装されている。また、インダクティブ接続を実現する信号接続用電極パッド（コイル）１０２，２０２は、各半導体チップ１０，２０の回路面１０１，２０１側に設けられている。
図１５の構成によれば、必要とされる貫通電極は、上に位置する半導体チップ１０に対して電源供給し、またグランド接続するために、下に位置する半導体チップ２０に形成されるものだけである。また、この構成によれば、上に位置する半導体チップ１０の薄型化工程を無くしあるいは簡略化できる。したがって、本実施の形態では、製造工程の簡略化、製造コストの低減を実現することができる。
図１６に、本発明の第１６の形態に係るチップ積層型半導体装置の断面図を示す。
本実施の形態の半導体装置は、図５の装置と同様に、下に位置する半導体チップ２０をフェイスダウンで、上に位置する半導体チップ１０をフィエスアップで実装している。また、インダクティブ接続を実現する信号接続用パッド（コイル）１０２，２０２は、ともに半導体チップ１０，２０の裏面側に形成されている。
このように信号接続用コイルを各チップの裏面側に設けるようにしたことで、信号接続用コイルの形成位置や形状についての自由度が増し、結合の精度、効率を向上させることが可能となる。
図１７に、本発明の第１７の形態に係るチップ積層型半導体装置の断面図を示す。
図１７の半導体装置は、上に位置する半導体チップ１０が下に位置する半導体チップ２０に比べて大きく、上に位置する半導体チップ１０とインターポーザー基板３０との間がバンプ７０で接続されている点で、図１３の装置と異なっている。バンプ接続を可能にするため、上に位置する半導体チップ１０には、貫通電極１０３が形成されている。
本実施の形態によれば、上に位置する半導体チップ１０のサイズに関して自由度が高く、また、上述した第１乃至第１６の実施の形態のどれよりも実装高さを低く抑えることが可能で、高密度実装に適する。
図１８に、本発明の第１８の形態に係るチップ積層型半導体装置の断面図を示す。
図１８の半導体装置は、下に位置する半導体チップ２０がフェイスダウンでフリップチップ実装されている点で図１７の装置と異なっている。
図１８の構造を実現するため、下に位置する半導体チップ２０には、その裏面に信号接続用電極パッド（コイル）２０２が形成され、この信号接続用電極コイル２０２に接続される貫通電極２０６が形成されている。
図１９に、本発明の第１９の形態に係るチップ積層型半導体装置の断面図を示す。
図１９の半導体装置は、上に位置する半導体チップ１０の裏面に信号接続用電極パッド（コイル）１０２が形成されている点で、図１８の装置と異なっている。
図１９の構造を実現するため、上に位置する半導体チップ１０には、その裏面に信号接続用電極パッド１０２が形成され、この信号接続用電極パッド１０２に接続される貫通電極１０６が形成されている。
図２０に、本発明の第２０の形態に係るチップ積層型半導体装置の断面図を示す。
図２０の半導体装置は、上に位置する半導体チップ１０がフェイスダウンで実装されている点で図１８の装置と異なっている。
上に位置する半導体チップ１０をフェイスダウンとしたことで、半導体チップ１０に関して貫通電極の形成工程を不要にできる。
また、インダクタによる接続では、インダクタ間の距離が近いほど消費電力を抑えることができる。さらに、インダクタ間の距離が近ければ、インダクタ自体を小さくすることができるので、微細ピッチが可能となる。このためフェイスダウンによる実装が高密度化に対して望ましい構造である。
以上説明したように、本発明によれは電源供給をワイヤボンディングや貫通電極を用いて行い、信号伝送をインダクタもしくはキャパシタにより行うことで、ＬＳＩチップに内臓する回路構成簡略化し、また電源供給については冗長構成をとることが可能となるので製造条件を緩和できるので従来技術より大幅なコストダウンが可能となる。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、キャパシティブ接続又はインダクティブ接続に用いられる信号接続用電極と電源供給用の電極とを別個独立のものとして説明したが、必要に応じて電源供給用の電極およびそれに接続された貫通電極を信号接続に用いることもできる。
また、上記実施の形態では、インダクティブ接続と、キャパシティブ接続のいずれか一方を用いる場合について説明したが、これらを組み合わせることもできる。さらに、上記実施の形態では２つの半導体チップを積層する場合について説明したが、３個以上の半導体チップを多段積層するようにしてもよい。これにより、高密度実装を実現することが可能となる。
さらにまた、上記実施の形態では、ＢＧＡ（ボールグリットアレイ）タイプのパッケージの例を示しているが、本発明は、ＱＦＰ（クワッドフラットパッケージ）タイプなどすべての積層型パッケージ対しても適用することが可能である。 また、上記実施の形態では、接着層として樹脂を用いる場合について説明したが、各半導体チップの互いに対向する面にそれぞれ平坦化されたシリコンもしくはシリコン酸化膜を形成し、これらのシリコンもしくはシリコン酸化膜の共有結合により互いに固定されるようにしてもよい。また、これらのシリコンもしくはシリコン酸化膜の表面を活性化して常温接合し、界面に反応層を形成することなく接着固定されたものであってもよい。
本発明の第１の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第２の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第３の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第４の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第５の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第６の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第７の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第８の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第９の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１０の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１１の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１２の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１３の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１４の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１５の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１６の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１７の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１８の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第１９の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 本発明の第２０の実施の形態に係るチップ積層型半導体装置の構造を示す断面図である。 従来のワイヤ積層型半導体装置の構造を示す断面図である。 従来のチップオンチップ型半導体装置の構造を示す断面図である。
符号の説明
１０ 上に位置する半導体チップ
１０１ 回路面
１０２ 信号接続用電極
１０３ 電源・グランド用貫通電極
１０４ 電極パッド
１０５ 突起
１０６ 信号接続用貫通電極
１０７ 金属接続パッド
１０８ バンプ
２０ 下に位置する半導体チップ
２０１ 回路面
２０２ 信号接続用電極
２０３ 電極パッド
２０４ バンプ
２０５ 貫通電極
２０６ 信号接続用貫通電極
２０７ 金属接続パッド
３０ インターポーザー基板
４０ 接着層
５０ ボンディングワイヤ
６０ ハンダ
７０ バンプ

Claims (34)

  1. 第１の半導体チップと第２の半導体チップとが積層され、前記第１の半導体チップの信号パッドと前記第２の半導体チップの信号パッドとの間で非接触型結合手段により信号伝送が行われるチップ積層型半導体装置において、
    前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方に貫通電極が形成され、
    前記貫通電極は、当該貫通電極が形成されている半導体チップに形成された前記信号パッド又は電極パッド若しくはバンプに接続され、前記貫通電極が形成されている半導体チップに対する電源供給を前記第１の半導体チップと前記第２の半導体チップとが互いに対向する面とは反対の面側から行うようにした、
    ことを特徴とするチップ積層型半導体装置。
  2. 前記非接触型結合手段がキャパシディブ結合であることを特徴とする請求項１に記載のチップ積層型半導体装置。
  3. 前記非接触型結合手段がインダクティブ結合であることを特徴とする請求項１に記載のチップ積層型半導体装置。
  4. 前記貫通電極により前記信号パッドがチップ裏面に引き出されていることを特徴とする請求項１乃至３のいずれか一つに記載のチップ積層型半導体装置。
  5. 前記貫通電極に接続された導電体を介して電源が供給されることを特徴とする請求項１乃至４のいずれか一つに記載のチップ積層型半導体装置。
  6. 前記導電体はワイヤボンディングもしくはフリップチップボンディングの一方または両方によるものであり、前記ワイヤボンディング及び／又はびリップチップボンディングによって前記第１の半導体チップ及び前記第２の半導体チップの一方又は両方がインターポーザー基板に接続されていることを特徴とする請求項５に記載のチップ積層型半導体装置。
  7. 前記導電体はワイヤボンディングもしくはフリップチップボンディングの一方または両方によるものであり、前記ワイヤボンディング及び／又はフリップチップボンディングによって前記第２の半導体チップが前記第１の半導体チップを介してインターポーザー基板に接続されていることを特徴とする請求項５に記載のチップ積層型半導体装置。
  8. 前記第１の半導体チップの信号パッドと前記第２の半導体チップの信号パッドと間の距離を所定の値に保つための突起を前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方に設けたことを特徴とする請求項１乃至７のいずれか一つに記載のチップ積層型半導体装置。
  9. 前記突起は前記信号パッドがその内側に位置するようにリング状に形成されていることを特徴とする請求項８に記載のチップ積層型半導体装置。
  10. 前記第一の半導体チップと前記第二の半導体チップとがそれらの間に配された樹脂によって固定されていることを特徴とする請求項１乃至９のいずれか一つに記載のチップ積層型半導体装置。
  11. 前記第１の半導体チップの信号パッドと前記第２の半導体チップの信号パッドとの間の位置ずれを防止するために、前記第１の半導体チップと前記第２の半導体チップの互いに対向する面にそれぞれ金属接続パッドを設けたことを特徴とする請求項１０に記載のチップ積層型半導体装置。
  12. 前記第１の半導体チップ及び前記第２の半導体チップは、互いに対向する面にそれぞれ平坦化されたシリコンもしくはシリコン酸化膜を有し、前記シリコンもしくはシリコン酸化膜の共有結合により前記第１の半導体チップと前記第２の半導体チップとが互いに固定されていることを特徴とする請求項１乃至９にいずれか一つに記載のチップ積層型半導体装置。
  13. 前記シリコンもしくはシリコン酸化膜が表面活性化により常温接合され、界面には反応層が形成されていないことを特徴とする請求項１２に記載のチップ積層型半導体装置。
  14. インターポーザー基板上に第１の半導体チップを搭載し、該第１の半導体チップ上に第２の半導体チップを積層したチップ積層型半導体装置において、
    前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送を、前記第１の半導体チップに設けられた第１の信号パッドと前記第２の半導体チップに設けられた第２の信号パッドとの間の非接触結合により行い、
    前記第１の半導体チップ又は前記第２の半導体チップの少なくとも一方に貫通電極を形成し、
    前記貫通電極は、当該貫通電極が形成されている半導体チップに形成された前記信号パッド又は電極パッド若しくはバンプに接続され、前記貫通電極が形成されている半導体チップに対する電源供給を前記第１の半導体チップと前記第２の半導体チップとが互いに対向する面とは反対の面側から行うようにし、
    前記第２の半導体チップへの電源供給を導電体を介して行うようにしたことを特徴とするチップ積層型半導体装置。
  15. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をボンディングワイヤにより行い、
    前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に記載された前記第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をキャパシティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップに形成された貫通電極と、該貫通電極と前記インターポーザー基板との間を接続するボンディングワイヤとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  16. 前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方に、前記第１の半導体チップと前記第２の半導体チップとの間の距離を所定の値に保つための突起が設けられ、
    該突起が互いに対向する前記第１の信号パッドと前記第２の信号パッドとを囲うようにリング状に形成されていることを特徴とする請求項１５に記載のチップ積層型半導体装置。
  17. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をボンディングワイヤにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された前記第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をキャパシティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記インターポーザー基板との間を接続するボンディングワイヤを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  18. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続を、当該第１の半導体チップに形成された貫通電極を介してバンプにより行い、
    前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に形成された第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をキャパシティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップに形成された貫通電極と、該貫通電極と前記インターポーザー基板との間を接続するボンディングワイヤとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  19. 前記第１の半導体チップをフェイスダウンで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をバンプにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの裏面に形成され貫通電極に接続された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をキャパシティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記インターポーザー基板との間を接続するボンディングワイヤを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  20. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続を、当該第１の半導体チップに形成された貫通電極を介してバンプにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をキャパシティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記インターポーザー基板との間を接続するボンディングワイヤを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  21. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をボンディングワイヤにより行い、
    前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に記載された前記第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップに形成された貫通電極と、該貫通電極と前記インターポーザー基板との間を接続するボンディングワイヤとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  22. 前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一方に、前記第１の半導体チップと前記第２の半導体チップとの間の距離を所定の値に保つための突起が設けられ、
    該突起が互いに対向する前記第１の信号パッドと前記第２の信号パッドとを囲うようにリング状に形成されていることを特徴とする請求項２１に記載のチップ積層型半導体装置。
  23. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をボンディングワイヤにより行い、
    前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に形成された前記第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をキャパシティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記第１の半導体チップとの間に配されたバンプを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  24. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をボンディングワイヤにより行い、
    前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に記載された前記第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップに形成された貫通電極と、該貫通電極と前記インターポーザー基板との間を接続するボンディングワイヤとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  25. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をボンディングワイヤにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された前記第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記インターポーザー基板との間を接続するボンディングワイヤを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  26. 前記第１の半導体チップと前記第２の半導体チップとの間の距離を所定の値に保つために、前記第１の半導体チップの表面と前記第２の半導体チップの裏面とに互いに対向する金属パッドが設けられ、該互いに対向する金属パッドがバンプにより固定されていることを特徴とする請求項２５に記載のチップ積層型半導体装置。
  27. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続を、当該第１の半導体チップに形成された貫通電極を介してバンプにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に形成された第２の信号パッドとを位置対応させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記インターポーザー基板との間を接続するボンディングワイヤを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  28. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続を、当該第１の半導体チップに形成された貫通電極を介してバンプにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に形成された第２の信号パッドとを位置対応させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップに形成された貫通電極と、前記第１の半導体チップと前記第２の半導体チップとの間に配されたバンプとを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  29. 前記第１の半導体チップをフェイスダウンで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をバンプにより行い、
    前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に記載された前記第２の信号パッドとを位置対応させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記第１の半導体チップとの間に配されたバンプを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  30. 前記第１の半導体チップをフェイスダウンで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をバンプにより行い、
    前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの裏面に形成され貫通電極に接続された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、当該第２の半導体チップと前記インターポーザー基板との間を接続するボンディングワイヤを介して、前記第２の半導体チップの表面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  31. 前記第１の半導体チップをフェイスアップで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続を、当該第１の半導体チップに形成された貫通電極を介してバンプにより行い、
    前記第２の半導体チップの一部が前記第１の半導体チップの端面よりも外側へ突き出すように、前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの表面に形成された第２の信号パッドとを位置対応させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、前記第１の半導体チップの端面よりも外側へ突き出した部分に形成された貫通電極と、前記第２の半導体チップと前記インターポーザーとの間に配されたバンプとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  32. 前記第１の半導体チップをフェイスダウンで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をバンプにより行い、
    前記第２の半導体チップの一部が前記第１の半導体チップの端面よりも外側へ突き出すように、前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの表面に形成された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された第２の信号パッドとを位置対応させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、前記第１の半導体チップの端面よりも外側へ突き出した部分に形成された貫通電極と、前記第２の半導体チップと前記インターポーザーとの間に配されたバンプとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  33. 前記第１の半導体チップをフェイスダウンで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をバンプにより行い、
    前記第２の半導体チップの一部が前記第１の半導体チップの端面よりも外側へ突き出すように、前記第２の半導体チップをフェイスアップで前記第１の半導体チップ上に積層し、前記第１の半導体チップの裏面に形成され貫通電極に接続された前記第１の信号パッドと前記第２の半導体チップの裏面に形成され貫通電極に接続された第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、前記第１の半導体チップの端面よりも外側へ突き出した部分に形成された貫通電極と、前記第２の半導体チップと前記インターポーザーとの間に配されたバンプとを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
  34. 前記第１の半導体チップをフェイスダウンで前記インターポーザー基板に搭載し、前記第１の半導体チップと前記インターポーザー基板との間の電気的接続をバンプにより行い、
    前記第２の半導体チップの一部が前記第１の半導体チップの端面よりも外側へ突き出すように、前記第２の半導体チップをフェイスダウンで前記第１の半導体チップ上に積層し、前記第１の半導体チップの裏面に形成され貫通電極に接続された前記第１の信号パッドと前記第２の半導体チップの表面に形成された第２の信号パッドとを互いに対向させ、前記第１の半導体チップと前記第２の半導体チップとの間の信号伝送をインダクティブ結合により行い、
    前記第２の半導体チップへの電源供給を、前記第１の半導体チップの端面よりも外側へ突き出した部分において、前記第２の半導体チップと前記インターポーザーとの間に配されたバンプを介して、前記第２の半導体チップの裏面側から行うようにしたことを特徴とする請求項１４に記載のチップ積層型半導体装置。
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