JP5169985B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体集積回路は、微細化及び高集積化が要求されているが、微細化には物理的な限界があるばかりでなく、巨額の設備投資を要すると共に、複雑化する設計に対応するために必要な人件費、研究開発費等が膨大になる。そこで、３次元ＩＣ化技術やマルチ・チップ・モジュール（ＭＣＭ）技術が提案されている。
３次元ＩＣ化技術の一例として、複数の半導体チップのそれぞれに平面インダクタ（スパイラルインダクタ）及び容量を形成することによって共振回路を構成し、積層された半導体チップの相互間に無線伝送路を形成し、データの伝送を行う半導体装置が知られている（例えば特許文献１，２参照）。
特開２００５−２０３６５７号公報 特開２００５−２２８９８１号公報
本発明の目的は、半導体チップ間における電気配線の簡略化及び信号伝送の高速化を可能にした半導体装置を提供することにある。
本発明の一態様は、上記目的を達成するため、以下の半導体装置を提供する。
［１］上面にランド群を有する基板と、前記基板上の前記ランド群の周辺に形成され、高速伝送用の電極からなる第１の電極部を有する複数の第１の半導体チップと、複数の電極からなる第２の電極部を有し、前記第１の電極部と前記第２の電極部とが容量性結合及び誘導性結合により結合されるように前記複数の第１の半導体チップ上に配置されるとともに、前記基板の前記ランド群に接続される低速伝送用及び電源用の複数の半田ボールを有する第２の半導体チップとを備えた半導体装置。
［２］前記第１及び第２の電極部は、少なくとも一方の表面に絶縁性の保護膜が設けられている前記［１］に記載の半導体装置。
［３］前記第１及び第２の電極部は、それぞれ差動伝送路用の電極を含む前記［１］に記載の半導体装置。
［４］開口を有するウェハを更に備え、前記複数の第１の半導体チップは、前記ウェハの前記開口の周辺に形成され、前記第２の半導体チップの前記複数の半田ボールは、前記ウェハの前記開口を介して前記基板の前記ランド群に接続された前記［１］に記載の半導体装置。
［５］開口を有する第１のウェハを更に備え、前記複数の第１の半導体チップは、前記第１のウェハの前記開口の周辺に形成され、前記第２の半導体チップは、第２のウェハに形成され、前記第１及び第２のウェハは、前記第１の半導体チップの前記第１の電極部と前記第２の半導体チップの前記第２の電極部が対向するように接合された前記［１］に記載された半導体装置。
請求項１に記載の発明によれば、半導体チップ間を電気配線で接続した構成と比べて、半導体チップ間における電気配線の簡略化及び信号伝送の高速化を図ることができる。
請求項２に記載の発明によれば、電極の保護が図れると共に第１及び第２の電極部間で
容量性結合及び誘電性結合を形成することができる。
請求項３に記載の発明によれば、外来ノイズの影響の少ない信号伝送を行うことができる。
請求項４、５に記載の発明によれば、半導体チップを個々に作製して基板上に実装した構成と比べて、半導体装置の生産性が高くなる。
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。 図２は、図１に示す半導体装置の分解斜視図である。 図３は、図１及び図２に示したＭＰＵの実装面の構成を示す図である。 図４（ａ）は、図１に示す半導体装置のＡ−Ａ線断面図であり、図４（ｂ）は、図４（ａ）に示すＢ部分の拡大図である。 図５は、ＭＰＵの電極部と周辺回路用半導体チップの電極部との配置関係を示す図である。 図６は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。 図７は、本発明の第３の実施の形態に係る半導体装置の製造工程を示し、（ａ）はＭＰＵ以外の半導体チップ群がウェハに設けられた状態を示す平面図、（ｂ）はウェハにＭＰＵ群が設けられた状態を示す平面図、（ｃ）は２つのウェハを張り合わせた状態を示す図、（ｄ）は完成状態の半導体装置における（ｃ）のＣ−Ｃ線断面図である。 図８は、本発明の第４の実施の形態に係る半導体装置を示し、（ａ）は底面図、（ｂ）は（ａ）のＤ−Ｄ線断面図である。 図９は、本発明の第５の実施の形態に係る半導体装置を示し、（ａ）は底面図、（ｂ）は（ａ）のＥ−Ｅ線断面図である。 図１０は、本発明の第６の実施の形態に係る半導体装置を示す斜視図である。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図、図２は、図１に示す半導体装置の分解斜視図である。
この半導体装置１は、メモリＩＣ２Ａ，２Ｂと、光Ｉ／Ｏ（入出力）回路部３と、Ｉ／Ｆ（インターフェース）回路部４と、第１の半導体チップの一例としてのメモリＩＣ２Ａ，２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４（以下、光Ｉ／Ｏ回路部及びＩ／Ｆ回路部を単に「回路部」ともいう。）が実装されると共に中央部にランド群５１が設けられた基板（インターポーザとも称せられる。）５と、ランド群５１に接続される複数の半田ボール６１を有し、メモリＩＣ２Ａ，２Ｂ及び回路部３，４のそれぞれの一部に介在するように実装された第２の半導体チップの一例としてのＭＰＵ（Micro Processor Unit）６とを備えている。なお、回路部３，４がメモリＩＣ２Ａ，２Ｂと同様の構成によるメモリＩＣであってもよい。
メモリＩＣ２Ａ，２Ｂは、例えばフラッシュメモリ等の半導体メモリからなり、図２に示すように、ＭＰＵ６と重なる部分には、長尺状の複数の電極２０が櫛歯状に配列された電極部（第１の電極部）２１，２２が設けられている。また、メモリＩＣ２Ａ，２Ｂの上面の電極部２１の反対側には、電極群２３Ａ，２３Ｂが設けられ、この電極群２３Ａ，２３Ｂにはボンディングワイヤ１４，１５が接続されている。
光Ｉ／Ｏ回路部３は、光ファイバ等の光伝送媒体とＭＰＵ６とのインターフェースであり、光−電気変換及び電気−光変換の機能を有している。また、ＭＰＵ６と重なる部分には、長板状の複数の電極３１０が櫛歯状に配列された電極部（第１の電極部）３１が設けられている。更に、光Ｉ／Ｏ回路部３の上面の電極部３１の反対側には、電極群３２が設けられ、この電極群３２にはボンディングワイヤ３３の一端が接続されている。
Ｉ／Ｆ回路部４は、半導体装置１と他の回路基板等との間で通信を行い、例えばデータ等の授受を行う機能を有している。また、ＭＰＵ６と重なる部分には、長板状の複数の電極４１０が櫛歯状に配列された電極部（第１の電極部）４１が設けられている。更に、Ｉ／Ｆ回路部４の上面の電極部４１の反対側には、電極群４２が設けられ、この電極群４２にはボンディングワイヤ４３の一端が接続されている。
基板５は、例えばセラミック等の絶縁体からなる基材と、メモリＩＣ２Ａ，２Ｂ及び回路部３，４を搭載する実装スペースを有している。また、基板５は、基材の上面には、上記したランド群５１と、ボンディングワイヤ１４，１５，３２，４３の他端が接続される複数のランド群５０１が設けられていると共に、基材の下面には、他の回路基板等との接続に用いられる複数の半田ボール５２が設けられている。
（ＭＰＵの構成）
図３は、図１及び図２に示したＭＰＵ６の実装面の構成を示す図である。ＭＰＵ６の実装面には、上記した複数の半田ボール６１が基板５のランド群５１のパターンに合わせた配列で設けられていると共に、長板状の複数の電極６２０が櫛歯状に配列された第２の電極部としての４つの電極部６２が半田ボール６１の周辺に設けられている。電極部６２は、その各電極６２０が長板状を成すと共に、図１に示す電極部２１，２２，３１，４１の各電極に対峙するように配置されている。電極６２０のそれぞれは、例えば長さが２００μｍであり、幅が２０μｍ、間隔が２０μｍである。
半田ボール６１は、中低速伝送用、電源用、グランド用等に用いられる。また、４つの電極部６２は、高速（例えばＧＨｚ帯）伝送に用いられると共に、複数の電極６２０のうち、データ伝送を担うものはコプレナ差動線路を形成している。
図４（ａ）は、図１に示す半導体装置のＡ−Ａ線断面図であり、図４（ｂ）は、（ａ）に示すＢ部分の拡大図である。
図４（ａ），（ｂ）に示すように、ＭＰＵ６の半田ボール６１は、ＭＰＵ６の実装面に設けられたランド６３に一端が接続されている。メモリＩＣ２Ａ，２Ｂの表面には、電極群２３Ａ，２３Ｂを除くほぼ全面にＳｉＯ２等の絶縁材料からなる保護膜１２が設けられ、保護膜１２と同様の保護膜６４が、ＭＰＵ６の４つの電極部６２の表面に設けられている。この保護膜１２，６４の厚みは、例えば５μｍである。従って、電極部２１，２２と電極部６２との間には厚みが１０μｍの絶縁層が介在することになる。
なお、保護膜１２，６４は、いずれか一方に設けることも、保護膜１２，６４に代わる誘電体等を設ける構成も可能である。また、保護膜１２は、４つの電極部６２に接する部分にのみ設ける構成であってもよい。また、保護膜１２と同様の保護膜は、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４にも設けられている。
（電極部間の線路構成）
図５は、ＭＰＵ６の電極部６２と周辺回路用半導体チップの１つ（メモリＩＣ）の電極部との配置関係を示す図である。ここでは、ＭＰＵ６とメモリＩＣ２Ｂとの間で通信を行う配置について図示している。また、図５においては、１伝送路分の差動線路を示し他の伝送路の図示を省略している。メモリＩＣ２Ｂの電極部２２のうち差動線路を構成する一対の電極２０を電極２０Ａ，２０Ｂとする。また、ＭＰＵ６の電極６２のうち差動線路を構成する一対の電極６２０を電極６２０Ａ，６２０Ｂとする。
メモリＩＣ２Ｂは、電極部２２の差動線路を構成する電極２０Ａ，２０Ｂに接続された差動信号受信素子２４と、電極２０Ａ，２０Ｂの一端間（差動信号受信素子２４の差動入力端間）に接続された差動信号送信素子２５と、電極２０Ａ，２０Ｂの一端間に接続された終端抵抗２６と、電極２０Ａ，２０Ｂの他端間に接続された終端抵抗２７とを備えている。
ＭＰＵ６は、電極部６２の差動線路を構成する電極６２０Ａ，６２０Ｂに接続された差動信号送信素子６５と、電極６２０Ａ，６２０Ｂの一端間（差動信号送信素子６５の作動出力端間）に接続された差動信号受信素子６６と、電極６２０Ａ，６２０Ｂの一端間に接続された終端抵抗６７と、電極６２０Ａ，６２０Ｂの他端間に接続された終端抵抗６８とを備えている。なお、図５において、電極６２０Ａと電極６２０Ｂ、及び電極２０Ａと電極２０Ｂの各組み合わせは、共にコプレナ差動伝送路を形成している。また、図５に示す電極の配置は、メモリＩＣ２Ａ，２Ｂ及び回路部３，４においても同様である。
図５の電極部２２および電極部６２は、電界（Ｅ）と磁界（Ｈ）の両者による結合であり、容量結合のみ、磁界結合のみの従来法に比べ信号エネルギの移送に有利なだけでなく、その周波数特性はこれらより平坦となる。いわば方向性結合器に近い構造をチップ間の接続部に適用したもので、クロック周波数が高くなるほど周波数特性が良く、さらにフラットであるから、将来のさらなる高速化にとって有用である。ただし、本発明による接続部の電磁界が結合する領域の長さは波長に対して小さいため、近端・遠端によらず信号を受信することが可能である。
（半導体装置の組み立て）
次に、半導体装置１の組み立てについて説明する。まず、電極部２１，２２，３１，４１を上側にした状態のメモリＩＣ２Ａ，２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４を基板５の所定の場所に位置決めして、メモリＩＣ２Ａ，２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４を接着等により基板５に固定する。次に、ワイヤボンディング１４，１５、３３，４３によりメモリＩＣ２Ａ，２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４上の電極部２３Ａ，２３Ｂ，３２，４２と基板５上のランド群５１とを接続する。
次に、予め半田ボール６１がランド６３に設けられているＭＰＵ６を用意する。その電極部６２を下側にしたまま基板５のランド群５１の上方にＭＰＵ６を位置決めし、この状態で半田ボール６１とランド群５１、及び電極部６２と電極部２１，２２，３１，４１とが重なるようにして配置する。次に、半田ボール６１を溶融させ、ランド群５１との接続を行う。このとき、ＭＰＵ６は、半田ボール６１の溶融時の表面張力により自己アラインメントされる。
（半導体装置の動作）
次に、半導体装置１の動作について説明する。
（１）差動信号送信素子６５から差動信号受信素子２４への伝送
差動信号送信素子６５から差動データ信号が出力されると、この差動データ信号は終端抵抗６７及び差動信号受信素子６６に印加されると共に、電極６２０Ａ，６２０Ｂに出力され、その終端に向かって進行した後、終端抵抗６８によって終端される。
同時に、差動信号送信素子６５からの差動データ信号は、電極６２０Ａ，６２０Ｂに主として容量性結合及び誘導性結合により結合された電極２０Ａ，２０Ｂへ伝達され、両端に向かって進行する。電極２０Ａ，２０Ｂの右側端で終端抵抗２７により終端され、更に、左側端で終端抵抗２６により終端されると共に差動信号受信素子２４に入力される。差動信号受信素子２４に入力された差動データ信号は、差動信号受信素子２４で増幅された後、信号処理等が施される。
（２）差動信号送信素子２５から差動信号受信素子６６への伝送
次に、差動信号送信素子２５から差動データ信号が出力された場合、この差動データ信号は、終端抵抗２６及び差動信号受信素子２４に印加されると共に、電極２０Ａ，２０Ｂを介して終端抵抗２７によって終端される。
同時に、差動信号送信素子２５からの差動データ信号は、電極２０Ａ，２０Ｂに主として容量性結合及び誘導性結合により結合された電極６２０Ａ，６２０Ｂの両端に向かって進行する。電極６２０Ａ，６２０Ｂの左側端で終端抵抗６８により終端され、更に、右側端で終端抵抗６７により終端されると共に差動信号受信素子６６に入力される。差動信号受信素子６６に入力された差動データ信号は、差動信号受信素子６６で増幅された後、データの復調等の処理が行われる。以上説明した通信は、ＭＰＵ６の電極部６２とＩＣ２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４のそれぞれの電極部２１，３１，４１との間においても、同様に行われる。
［第２の実施の形態］
図６は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。なお、図６においては、ボンディングワイヤ１４，１５、電極群２３Ａ，２３Ｂ、半田ボール５２、ランド群５１，５０１等の図示を省略している。本実施の形態は、第１の実施の形態において、メモリＩＣ２Ａ，２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４の何れかが、他の３つと高さ（厚み）が異なる構成であり、高さの異なるもの（ここではＩ／Ｆ回路部４）を他と表面高さを合わせるために基板５にＩ／Ｆ回路部４の外形と略同一サイズの凹部５３を設けたものであり、その他の構成は第１の実施の形態と同様である。
図６に示すように、メモリＩＣ２Ａ，２Ｂ及び光Ｉ／Ｏ回路部３の厚みｔ１に対し、Ｉ／Ｆ回路部４の厚みがｔ２（ｔ２＞ｔ１）であるとした場合、凹部５３の深さは（ｔ２−ｔ１）になり、メモリＩＣ２Ａ，２Ｂ、光Ｉ／Ｏ回路部３及びＩ／Ｆ回路部４の基板５からの表面高さが等しくなる。なお、凹部５３を設けずに、Ｉ／Ｆ回路部４の厚みがｔ１になるように、Ｉ／Ｆ回路部４の背面又は表面を研磨してもよい。また、厚みの異なる周辺回路半導体チップが複数存在する場合、これらの凹部５３は、厚みが最小のものと表面高さが同じになるような深さとする。
［第３の実施の形態］
図７は、本発明の第３の実施の形態に係る半導体装置の製造工程を示し、（ａ）はＭＰＵ以外の半導体チップ群が第１のウェハに設けられた状態を示す平面図、（ｂ）はＭＰＵ群が第２のウェハに設けられた状態を示す平面図、（ｃ）は２つのウェハを張り合わせた状態を示す平面図、（ｄ）は完成状態の半導体装置における（ｃ）のＣ−Ｃ線断面図である。
本実施の形態は、Ｓｉ等からなる２つのウェハに半導体チップを分けて作製し、ウェハ・ツー・ウェハで半導体チップの全てを同時にアラインメントして複数の半導体装置１を１つのウェハに同時に設けて半導体装置１００を構成したものである。
以下に、その製造方法を説明する。図７（ａ）に示すように、第１の実施の形態に示した４つのメモリＩＣ２Ａ〜２Ｄからなる複数（ここでは６つ）の周辺回路部７を第１のウェハ８に形成する。各メモリＩＣ２Ａ〜２Ｄの表面は、第１のウェハ８の表面とほぼ一致している。
次に、図７（ｂ）に示すように、第１の実施の形態に示した複数（ここでは６つ）のＭＰＵ６を第２のウェハ９に形成する。ＭＰＵ６の表面は、第２のウェハ９の表面とほぼ一致している。
次に、図７（ｃ）に示すように、第１及び第２のウェハ８，９の半導体チップの搭載面同士を向かい合わせし、第１の実施の形態で説明したようにしてメモリＩＣ２Ａ〜２ＤとＭＰＵ６とを位置合わせし、２つのウェハ８，９を接着剤等で張り合わせ、フリップチップ実装を行う。
次に、図７（ｄ）に示すように、第１のウェハ８のＭＰＵ６に面した部分に開口１０を形成する。次に、例えばステルダイシング（Stealth Dicing）法により６つの半導体装置１を所定のサイズに切断する。この切断は、第１のウェハ８と第２のウェハ９とで別々の形状にする。
次に、ＭＰＵ６の下面に開口１０を介して半田ボール６１を設ける。その後、基板に実装する。
以上により、１つの半導体装置を製造する工程によって複数の半導体装置１を同時に作ることができる。なお、第３の実施の形態においては、第１のウェハ８と第２のウェハ９とのアラインメントは、Ｘ線等で透視して行うことも可能である。
［第４の実施の形態］
図８は、本発明の第４の実施の形態に係る半導体装置を示し、（ａ）は底面図、（ｂ）はＤ−Ｄ線断面図である。なお、図８においては、半田ボール、ランド群、ボンディングワイヤ等の図示を省略している。
本実施の形態は、第３の実施の形態に示す複数（ここでは４つ）の周辺回路部７を第１のウェハ８に設け、周辺回路部７上にＭＰＵ６を実装して半導体装置１００を構成したものであり、その他の構成は第１の実施の形態と同様である。
この半導体装置１００は、周辺回路部７としてのメモリＩＣ２Ａ〜２Ｄが第１のウェハ８に設けられ、図８（ａ）のように、４つの周辺回路部７からなる領域をステルダイシング法等により第１のウェハ８から切り出すと共に、別途作製した複数（ここでは４つ）のＭＰＵ６を第１の実施の形態と同様にして４つの周辺回路部７の中心に実装して半導体装置１００としている。なお、第１のウェハ８には、図４に示した半田ボール６１をランド群５１に接続可能にするための開口１０が、図８（ｂ）に示すように設けられている。
［第５の実施の形態］
図９は、本発明の第５の実施の形態に係る半導体装置を示し、（ａ）は底面図、（ｂ）はＥ−Ｅ線断面図である。
本実施の形態は、第４の実施の形態において、第３の実施の形態の図７（ｂ）に示すように、複数（ここでは４つ）のＭＰＵ６を第２のウェハ９に形成して一体化した状態で周辺回路部７に実装したものであり、その他の構成は第４の実施の形態と同様である。
なお、第４及び第５の実施の形態においては、半導体装置１００は４つの半導体装置１を含む構成としたが、半導体装置１が１〜３（開口１０が３つ）又は５つ以上の構成であってもよい。
［第６の実施の形態］
図１０は、本発明の第６の実施の形態に係る半導体装置を示す斜視図である。本実施の形態は、第４の実施の形態において、４つのＭＰＵ６の周囲及び４つの周辺回路部７のＭＰＵ６が実装されていない部分に冷却用の気体又は液体（図示せず）の流れＦが形成されるようにし、各ＭＰＵ６及び各周辺回路部７の冷却が図れるようにしたものであり、その他の構成は第１の実施の形態と同様である。流れＦを形成する手段として、例えば、衝立状の風洞を設ける、板状の蓋をＭＰＵ６の上部に設ける等がある。
［他の実施の形態］
本発明は、上記各実施の形態に限定されず、発明の要旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の要旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
また、上記第１及び第２の実施の形態において、メモリＩＣ２Ａ，２Ｂ、回路部３，４は、このような用途の構成に限定されるものではなく、他の用途のための機能や回路を有する半導体チップにより構成されていてもよい。同様に、第３乃至第５の実施の形態において、周辺回路部７は、メモリＩＣ２，３及び回路部３，４に限定されるものではない。
１…半導体装置、２Ａ〜２Ｄ…メモリＩＣ、３…光Ｉ／Ｏ回路部、４…Ｉ／Ｆ回路部、５…基板、７…周辺回路部、８…第１のウェハ、９…第２のウェハ、１０…開口、１２…保護膜、１４，１５…ボンディングワイヤ、２０，２０Ａ，２０Ｂ…電極、２１，２２…電極部、２３Ａ，２３Ｂ…電極群、２４…差動信号受信素子、２５…差動信号送信素子、２６，２７…終端抵抗、３１…電極部、３２…電極群、３３…ボンディングワイヤ、４１…電極部、４２…電極群、４３…ボンディングワイヤ、５１…ランド群、５２…半田ボール、５３…凹部、６１…半田ボール、６２…電極部、６３…ランド、６４…保護膜、６５…差動信号送信素子、６６…差動信号受信素子、６７，６８…終端抵抗、１００…半導体装置、３１０…電極、４１０…電極、５０１…ランド群、６２０…電極、６２０Ａ，６２０Ｂ…電極

Claims (5)

  1. 上面にランド群を有する基板と、
    前記基板上の前記ランド群の周辺に形成され、高速伝送用の電極からなる第１の電極部を有する複数の第１の半導体チップと、
    複数の電極からなる第２の電極部を有し、前記第１の電極部と前記第２の電極部とが容量性結合及び誘導性結合により結合されるように前記複数の第１の半導体チップ上に配置されるとともに、前記基板の前記ランド群に接続される低速伝送用及び電源用の複数の半田ボールを有する第２の半導体チップとを備えた半導体装置。
  2. 前記第１及び第２の電極部は、少なくとも一方の表面に絶縁性の保護膜が設けられている請求項１に記載の半導体装置。
  3. 前記第１及び第２の電極部は、それぞれ差動伝送路用の電極を含む請求項１に記載の半導体装置。
  4. 開口を有するウェハを更に備え、
    前記複数の第１の半導体チップは、前記ウェハの前記開口の周辺に形成され、
    前記第２の半導体チップの前記複数の半田ボールは、前記ウェハの前記開口を介して前記基板の前記ランド群に接続された請求項１に記載の半導体装置。
  5. 開口を有する第１のウェハを更に備え、
    前記複数の第１の半導体チップは、前記第１のウェハの前記開口の周辺に形成され、
    前記第２の半導体チップは、第２のウェハに形成され、
    前記第１及び第２のウェハは、前記第１の半導体チップの前記第１の電極部と前記第２の半導体チップの前記第２の電極部が対向するように接合された請求項１に記載された半導体装置。
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