JP2014120612A - 半導体装置、およびそれを用いた半導体モジュール - Google Patents

半導体装置、およびそれを用いた半導体モジュール Download PDF

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Abstract

【課題】基板上に複数の半導体装置を積層させて実装しても、信号の伝送性能の劣化を抑えることのできる半導体モジュールを提供すること。
【解決手段】半導体モジュールは、プリント基板の実装面に半導体装置５０が実装される。半導体装置は、第２面１ｂ側に露出された複数のチップ側接続端子５を有する。複数の半導体装置５０が、プリント基板の実装面に第２面１ｂを対向させて実装される。複数のチップ側接続端子５は、境界辺と平行に並べて形成される。チップ側接続端子５には、複数のイネーブル端子が含まれる。イネーブル端子は、並べて形成されたチップ側接続端子５の中央部分に配設される。イネーブル端子には、チップイネーブル端子、ライトイネーブル端子、およびアウトプットイネーブル端子が含まれる。
【選択図】図１

Description

本発明は、半導体装置、およびそれを用いた半導体モジュールに関する。
従来より、プリント基板上に複数の半導体チップ（半導体装置）を積層して実装した半導体モジュールが用いられている。このような半導体モジュールでは、金属ワイヤを用いたワイヤボンディングによって、プリント基板の配線層と半導体チップの配線層との間や、半導体チップ同士の配線層の間が電気的に接続される場合がある。また、半導体チップに貫通ビアホールを形成し、貫通ビアホール内に充填させた金属を介して、プリント基板の配線層と半導体チップの配線層との間や、半導体チップ同士の配線層の間が電気的に接続される場合がある。
金属ワイヤを用いたワイヤボンディングでは、金属ワイヤの長さにバラつきが生じることで、信号の伝送性能にばらつきが生じる場合がある。また、貫通ビアホールに金属を充填させた場合には、貫通ビアホールに充填された金属と周囲のシリコン基板との間で寄生のキャパシタンスが形成されて、信号の伝送性能が劣化してしまう場合がある。
そこで、基板上に複数の半導体装置を積層させて実装しても、信号の伝送性能の劣化を抑えることのできる半導体装置、およびそれを用いた半導体モジュールを得ることが求められている。
特開２００９−１５８７３９号公報
本発明の実施の形態は、基板上に複数の半導体装置を積層させて実装しても、信号の伝送性能の劣化を抑えることのできる半導体装置、およびそれを用いた半導体モジュールを提供することを目的とする。
実施の形態の半導体モジュールによれば、プリント基板の実装面に半導体装置が実装される。半導体装置は、内部に第１の配線層が形成されたシリコン基板と、シリコン基板の表面のうち第１の配線層と略平行な第１面に積層された絶縁膜と、配線層と電気的に接続されて第１面から略垂直に連続する第２面側に露出された複数のチップ側接続端子と、を有する。プリント基板は、内部に第２の配線層が形成されるとともに配線層と電気的に接続された基板側接続端子が実装面から露出される。複数の半導体装置が、プリント基板の実装面に第２面を対向させて実装される。複数の半導体装置同士は、互いに密着して第１面同士を対向させて並べられる。複数のチップ側接続端子は、第１面と第２面との境界となる境界辺と平行に並べて形成される。チップ側接続端子には、複数のイネーブル端子、アドレス端子および偶数個の電源端子が含まれる。イネーブル端子は、並べて形成されたチップ側接続端子の中央部分に配設される。イネーブル端子には、チップイネーブル端子、ライトイネーブル端子、およびアウトプットイネーブル端子が含まれる。アドレス端子は、イネーブル端子を挟んだ両側に配設される。電源端子は、境界辺を通り第１面と垂直となる中央線を挟んで対称に配設される。プリント基板には、実装面に実装された半導体装置を囲む囲み壁が形成されている。
図１は、第１の実施の形態にかかる半導体装置の概略構成を示す斜視図である。 図２は、図１に示す矢印Ｘに沿って見た断面図である。 図３は、第１の実施の形態の変形例にかかる半導体装置の概略構成を示す斜視図である。 図４は、図３に示す矢印Ｙに沿って見た矢視断面図である。 図５−１は、本実施の形態にかかる半導体装置を備える半導体モジュールの断面構成を示す図である。 図５−２は、半導体モジュールの断面構成の他の例を示す図である。 図５−３は、半導体モジュールの断面構成のさらに他の例を示す図である。 図６−１は、プリント基板を実装面側から見た図である。 図６−２は、表面電極の下層である第１層に形成された基板内配線を示す図である。 図６−３は、第１層の下層である第２層に形成された基板内配線を示す図である。 図６−４は、第２層の下層である第３層に形成された基板内配線を示す図である。 図６−５は、第３層の下層である第４層に形成された基板内配線を示す図である。 図６−６は、実装面の裏面に形成されたボール電極を示す図である。 図６−７は、プリント基板を実装面側から見た図であって、表面電極の他の例を示す図である。 図７は、プリント基板上に実装された半導体装置の一例を示す図であって、半導体装置を第２面側から見た図である。 図８は、プリント基板上に実装された半導体装置の他の例を示す図であって、半導体装置を第２面側から見た図である。 図９−１は、チップ側接続端子への機能の割り当ての一例を示す模式図である。 図９−２は、チップ側接続端子への機能の割り当ての他の例を示す模式図である。 図１０は、半導体装置を個片化する前の半導体ウエハの平面図である。 図１１−１は、半導体装置の製造手順を説明するための図であって、図１０に示すＡ−Ａ線に沿った矢視断面図である。 図１１−２は、半導体装置の製造手順を説明するための図であって、図１０に示すＢ−Ｂ線に沿った矢視断面図である。 図１２−１は、半導体装置の製造手順を説明するための図であって、図１０に示すＡ−Ａ線に沿った矢視断面図である。 図１２−２は、半導体装置の製造手順を説明するための図であって、図１０に示すＢ−Ｂ線に沿った矢視断面図である。 図１３−１は、半導体装置の製造手順を説明するための図であって、図１０に示すＡ−Ａ線に沿った矢視断面図である。 図１３−２は、半導体装置の製造手順を説明するための図であって、図１０に示すＢ−Ｂ線に沿った矢視断面図である。 図１４−１は、半導体装置の製造手順を説明するための図であって、図１０に示すＡ−Ａ線に沿った矢視断面図である。 図１４−２は、半導体装置の製造手順を説明するための図であって、図１０に示すＢ−Ｂ線に沿った矢視断面図である。 図１５は、半導体装置の製造手順の他の例を説明するための断面図である。 図１６は、半導体装置の製造手順の他の例を説明するための断面図である。 図１７は、半導体装置の製造手順の他の例を説明するための断面図である。 図１８は、半導体装置の製造手順の他の例を説明するための断面図である。 図１９は、半導体装置の製造手順の他の例を説明するための断面図である。 図２０は、半導体装置の製造手順の他の例を説明するための断面図である。 図２１は、半導体装置の製造手順の他の例を説明するための断面図である。 図２２は、テスト用電極を形成した状態の半導体ウエハの平面図である。 図２３は、テスト用電極が形成された状態の半導体ウエハの平面図である。 図２４は、図２３に示すＣ−Ｃ線に沿った矢視断面図である。 図２５は、半導体ウエハの平面図である。 図２６−１は、図２５に示すＤ−Ｄ線に沿った矢視断面図である。 図２６−２は、図２５に示すＥ−Ｅ線に沿った矢視断面図である。 図２７−１は、図２５に示すＤ−Ｄ線に沿った矢視断面図である。 図２７−２は、図２５に示すＥ−Ｅ線に沿った矢視断面図である。 図２８−１は、図２５に示すＤ−Ｄ線に沿った矢視断面図である。 図２８−２は、図２５に示すＥ−Ｅ線に沿った矢視断面図である。 図２９−１は、図２５に示すＤ−Ｄ線に沿った矢視断面図である。 図２９−２は、図２５に示すＥ−Ｅ線に沿った矢視断面図である。 図３０−１は、図２５に示すＤ−Ｄ線に沿った矢視断面図である。 図３０−２は、図２５に示すＥ−Ｅ線に沿った矢視断面図である。 図３１は、半導体モジュールの他の構成例を示す図である。 図３２は、図３１に示す半導体モジュールが備える半導体装置をチップ側接続端子側から見た図である。 図３３は、並べて設けられた半導体装置の他の構成例を示す図であって、チップ側接続端子側から見た図である。 図３４は、並べて設けられた半導体装置のさらに他の構成例を示す図であって、チップ側接続端子側から見た図である。
以下に添付図面を参照して、実施の形態にかかる半導体装置、およびそれを用いた半導体モジュールを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
（第１の実施の形態）
＜半導体装置の構成＞
図１は、第１の実施の形態にかかる半導体装置の概略構成を示す斜視図である。図２は、図１に示す矢印Ｘに沿って見た断面図である。半導体装置５０は、平面形状が方形形状を呈し、全体として薄板状の形状を呈している。図２に示すように、半導体装置５０は、シリコン基板１、内部配線層（第１の配線層）２、外部配線３、絶縁層４、チップ側接続端子５を備える。
内部配線層２は、シリコン基板１の内部に形成された配線層である。外部配線３は、シリコン基板１の表面のうち、内部配線層２と略平行な第１面１ａ上に形成されて、内部配線層２と電気的に接続されている。絶縁層４は、シリコン基板１の第１面１ａに積層されて、シリコン基板１の第１面１ａと外部配線３とを覆う保護膜として機能する。
チップ側接続端子５は、外部配線３に含まれるパッド電極６上に設けられる金属メッキであり、シリコン基板１の表面のうち、第１面１ａから略垂直に連続する第２面１ｂから露出する。半導体装置５０には、複数のチップ側接続端子５が設けられる。複数のチップ側接続端子５は、第１面１ａと第２面１ｂとの境界となる辺（境界辺１ｃ）と略平行となるように並べて配置される。
複数のチップ側接続端子５には、それぞれに機能が割り当てられており、例えば、ＣＥ（チップイネーブル）端子、ＷＥ（ライトイネーブル）端子、ＯＥ（アウトプットイネーブル）端子、ＶＤＤ（電源電位）端子、ＶＳＳ（接地電位）端子、ＡＤＤ（アドレス）端子、Ｉ／Ｏ（入出力）端子として機能する。
図３は、第１の実施の形態の変形例にかかる半導体装置の概略構成を示す斜視図である。図４は、図３に示す矢印Ｙに沿って見た断面図である。図１，２で示した半導体装置５０では、チップ側接続端子５が半導体装置５０の第２面１ｂ側からしか露出していないが、図３，４に示す半導体装置５１では、第１面１ａ側となる面からもチップ側接続端子５が露出している。
＜半導体モジュールの構成＞
図５−１は、本実施の形態にかかる半導体装置を備える半導体モジュールの断面構成を示す図である。半導体モジュール１００は、プリント基板１１の実装面１１ａ上に複数の半導体装置５０（５１）が実装され、実装面１１ａと半導体装置５０（５１）を覆うようにモールド部１２が設けられる。
図６−１は、プリント基板１１を実装面１１ａ側から見た図である。プリント基板１１の実装面１１ａには、複数の表面電極（基板側接続端子）１３が形成されている。表面電極１３は、半導体装置５０（５１）が並ぶ方向と略平行に延びる帯状の形状を呈している。半導体装置５０（５１）の第２面１ｂ側が実装面１１ａに対向するように実装されることで、チップ側接続端子５と表面電極１３とが電気的に接続される。なお、チップ側接続端子５と表面電極１３とを確実に接続させるために半田を用いてもよい。
プリント基板１１の内部には、表面電極１３と略平行に形成された基板内配線が積層されており、本実施の形態では４層の基板内配線が形成されている。そして、積層される基板内配線同士の間に合成樹脂等で構成された層間絶縁膜が設けられている。
図６−２は、表面電極１３の下層である第１層に形成された基板内配線を示す図である。図６−３は、第１層の下層である第２層に形成された基板内配線を示す図である。図６−４は、第２層の下層である第３層に形成された基板内配線を示す図である。図６−５は、第３層の下層である第４層に形成された基板内配線を示す図である。図６−６は、実装面１１ａの裏面１１ｂに形成されたボール電極を示す図である。
図６−１〜図６−６に示すように、プリント基板１１の実装面１１ａに形成された表面電極１３と裏面１１ｂに形成されたボール電極１５とが、基板内配線１４や層間に形成されたビア２５を介して電気的に接続される。
なお、図６−２に示す１層目および図６−４に示す３層目に形成された基板内配線１４は、グランド配線として機能する。図６−３に示す２層目に形成された基板内配線１４は、電源電位（ＶＤＤ）を供給するために使用されるＶＤＤ配線として機能する。
図６−７は、プリント基板１１を実装面１１ａ側から見た図であって、表面電極１３の他の例を示す図である。図６−７に示すように、半導体装置５０（５１）のチップ側接続端子５にそれぞれ接するように島状に表面電極１３を実装面１１ａに形成してもよい。また、帯状の表面電極１３と島状の表面電極１３を併設して形成してもよい。
図５−２は、半導体モジュール１００の断面構成の他の例を示す図である。なお、図５−２において、ハッチングは省略している。図５−２に示すように、プリント基板１１の表面電極１３を側面まで引き延ばし、さらに他のプリント基板２１の実装面にプリント基板１１を実装してもよい。この場合、ボール電極２２は、他のプリント基板２１側に設けられる。
図５−３は、半導体モジュール１００の断面構成のさらに他の例を示す図である。なお、図５−３において、ハッチングは省略している。図５−３に示すように、プリント基板１１の実装面１１ａ上であって、半導体装置５０（５１）の周囲に囲み壁２３を設けてもよい。囲み壁２３によって半導体装置５０（５１）を倒れにくくすることができる。なお、囲み壁２３の高さは任意に定めればよく半導体装置５０（５１）の高さと同程度となるように形成してももちろん構わない。
図７は、プリント基板１１上に実装された半導体装置５０（５１）の一例を示す図であって、半導体装置５０（５１）を第２面１ｂ側から見た図である。図７では、プリント基板１１上の表面電極１３を破線で示している。図７で示す例では、第１面１ａが同じ方向を向くように半導体装置５０（５１）がプリント基板１１上に並べられている。
図７に示すように第１面１ａが同じ方向を向くように半導体装置５０（５１）を並べた場合、チップ側接続端子５への機能の割り当てがすべての半導体装置５０（５１）で同じであれば、同じ機能のチップ側接続端子５を同じ表面電極１３に接触させることができる。したがって、チップ側接続端子５ごとへの機能の割り当てが同じになっている一種類の半導体装置５０（５１）を用意すればよい。
図８は、プリント基板１１上に実装された半導体装置５０（５１）の他の例を示す図であって、半導体装置５０（５１）を第２面１ｂ側から見た図である。図８では、プリント基板１１上の表面電極１３を破線で示している。図８で示す例では、第１面１ａ同士が対向するように半導体装置５０（５１）がプリント基板１１上に並べられている。
図８に示すように第１面１ａ同士が対向するように半導体装置５０（５１）を並べた場合、チップ側接続端子５への機能の割り当てが対称となっていれば、同じ機能のチップ側接続端子５を同じ表面電極１３に接触させることができる。したがって、チップ側接続端子５への機能の割り当てが対称となる二種類の半導体装置５０（５１）を用意すればよい。
図９−１は、チップ側接続端子５への機能の割り当ての一例を示す模式図である。図９−２は、チップ側接続端子５への機能の割り当ての他の例を示す模式図である。図９−１，９−２では、１つの半導体装置５０（５１）に１５個のチップ側接続端子５が設けられている例を示している。チップ側接続端子５には、上述したように、ＣＥ（チップイネーブル）端子、ＷＥ（ライトイネーブル）端子、ＯＥ（アウトプットイネーブル）端子、ＡＤＤ（アドレス）端子、ＶＤＤ（電源電位）端子、ＶＳＳ（接地電位）端子、Ｉ／Ｏ（入出力）端子が含まれる。
本実施の形態では、複数設けられて並べて形成されたチップ側接続端子５のうち中央部分には、イネーブル信号を扱うイネーブル端子（ＣＥ端子、ＷＥ端子、ＯＥ端子）が配置される。イネーブル端子は、中央にＷＥ端子が配置され、ＷＥ端子を挟むようにＣＥ端子とＯＥ端子とが設けられている。図９−１に示す例と、図９−２に示す例とでは、ＷＥ端子を挟んだＣＥ端子とＯＥ端子の配置が対称になっている。
図８に示すように第１面１ａ同士が対向するように半導体装置５０（５１）を並べる場合には、図９−１に示す例と、図９−２に示す例の２種類の半導体装置５０（５１）を用意すれば、同じ機能のイネーブル端子同士を対向させて、同じ表面電極１３に接触させることができる。
イネーブル端子の両側には、それぞれ同じ数のＡＤＤ端子が並べて配置されている。第１面１ａ同士が対向するように半導体装置５０（５１）を並べた場合に、ＡＤＤ端子同士が互いに向き合えばよい。ＡＤＤ端子は、アドレス番号が予め設定されていなくとも、アドレス信号用の表面電極１３に接触さえさせれば、その表面電極１３から入力されるアドレス信号に応じたＡＤＤ端子として機能する。
そのため、イネーブル端子の両側に対称にＡＤＤ端子を配置しさえすれば、すなわち、境界辺１ｃを通って第１面と垂直となる中央線２０を挟んで対称に配置さえすれば、第１面１ａ同士が対向するように半導体装置５０（５１）を並べた場合に、ＡＤＤ端子同士を互いに向き合わせることができる。そして、向き合ったＡＤＤ端子同士をアドレス信号用の表面電極１３に接触させれば、そのアドレス信号に応じたＡＤＤ端子として機能させることができる。したがって、図９−１に示す例と、図９−２に示す例とで、ＡＤＤ端子の配置に違いはない。なお、各ＡＤＤ端子にアドレス番号を予め設定し、図９−１に示す例と、図９−２に示す例とで、中央線２０を挟んで対称となるようにＡＤＤ端子を配置してもよい。ＡＤＤ端子の両側には、Ｉ／０端子が並べて設けられている。Ｉ／０端子は、境界辺１ｃを通って第１面と垂直となる中央線２０を挟んで対称に配置される。なお、Ｉ／０端子はイネーブル端子の両側に対称に配置されるので、その個数は偶数個となる。
Ｉ／Ｏ端子の両側には、電源端子としてのＶＳＳ端子およびＶＤＤ端子が並べて設けられている。ＶＳＳ端子およびＶＤＤ端子は、境界辺１ｃを通って第１面と垂直となる中央線２０を挟んで対称に配置される。本実施の形態では、ＶＳＳ端子がＶＤＤ端子の内側に配置されているが、イネーブル端子の両側に対称に配置されてさえいれば、どちらが内側に配置されていてもよいし、ＶＳＳ端子とＶＤＤ端子の個数も１個ずつに限られない。なお、ＶＳＳ端子とＶＤＤ端子はイネーブル端子の両側に対称に配置されるので、その個数は偶数個となる。ＡＤＤ端子と同様に、図９−１に示す例と、図９−２に示す例とで、ＶＳＳ端子とＶＤＤ端子の配置に違いはない。
以上説明したように、第１面１ａが同じ方向を向くように半導体装置５０（５１）を並べる場合には、図９−１に示す例または図９−２に示す例のどちらか一方の半導体装置５０（５１）を用意すればよいし、第１面１ａ同士が対向するように半導体装置５０（５１）を並べる場合には、図９−１に示す例および図９−２に示す例の両方の半導体装置５０（５１）を用意すればよい。
＜半導体装置の製造手順＞
次に、第１の実施の形態にかかる半導体装置５０の製造手順を説明する。図１０は、半導体装置５０を個片化する前の半導体ウエハの平面図である。図１１−１〜１４−１は、半導体装置５０の製造手順を説明するための図であって、図１０に示すＡ−Ａ線に沿った矢視断面図である。図１１−２〜１４−２は、半導体装置５０の製造手順を説明するための図であって、図１０に示すＢ−Ｂ線に沿った矢視断面図である。
半導体装置５０は、図１０に示すように複数の半導体装置５０が形成された１枚の半導体ウエハ６０を個片化することで得られる。
まず、内部配線層２が形成されたシリコン基板１上にパッド電極６を含む外部配線３が形成され、パッド電極６を覆うように絶縁層４が形成される。パッド電極６は、内部配線層２と電気的に接続されている。そして、パッド電極６の一部が露出するように、絶縁層４の一部がエッチングされる（図１１−１,１１−２を参照）。
次に、絶縁層４のエッチングされた部分に金属メッキが施されメッキ部８が形成される（図１２−１，１２−２を参照）。次に、メッキ部８を覆うように、さらに絶縁層４が形成されることで半導体ウエハ６０が得られる（図１３−１，１３−２を参照）。そして、ダイシングライン９に沿って半導体ウエハ６０がダイシングされることで、個片化された半導体装置５０が得られる（図１４−１，１４−２を参照）。ここで、ダイシングライン９をメッキ部８に重ねることで、半導体装置５０の側面からメッキ部８が露出し、これがチップ側接続端子５となる。
なお、図１２−１，１２−２に示すようにメッキ部８が半導体装置５０の絶縁層４側に露出されている状態で、メッキ部８を通して半導体装置５０のテストを行うことが好ましい。図１４−１，１４−２に示すような個片化された半導体装置５０では、側面（第２面１ｂ）の面積が小さいため、そこから露出するチップ側接続端子５も小さくなる。そのため、チップ側接続端子５を通してテストのために導通を確保するのが難しい場合がある。一方、半導体装置５０の絶縁層４側（第１面１ａ側）となる面は側面よりも面積が大きいため、半導体装置５０の絶縁層４側であればメッキ部８を大きく露出させやすく、テストのために導通を十分に確保しやすくなる。
次に、半導体装置５０の製造手順の他の例を説明する。図１５〜２１は、半導体装置５０の製造手順の他の例を説明するための断面図である。まず、内部配線層２が形成されたシリコン基板１（図１５を参照）の一部がエッチングされ、エッチングした部分に金属材料が充填される（図１６を参照）。この充填された金属材料が、最終的に側面から露出してチップ側接続端子５となる。
次に、内部配線層２と電気的に接続させるようにパッド電極６を含む外部配線３が形成されるとともに、パッド電極６を覆うように絶縁層４が形成される。そして、パッド電極６の一部が露出するように絶縁層４の一部がエッチングされる（図１７を参照）。そして、露出されたパッド電極６上にテスト用電極１６が形成される（図１８を参照）。図２２は、テスト用電極１６を形成した状態の半導体ウエハ６０の平面図である。テスト用電極１６には、例えば有機溶剤にメタルを溶かしたものを塗布してキュアする塗布電極を用いてもよい。
この状態で、テスト用電極１６を通して半導体装置５０のテストが行われる。次に、テスト用電極１６が除去され、さらに絶縁層４が形成される（図１９を参照）。例えば、溶剤によってテスト用電極１６を溶かすことで、テスト用電極１６の除去が行われる。
次に、ダイシングライン９に沿って半導体ウエハ６０がダイシングされることで、個片化された半導体装置５０が得られる（図２０を参照）。ここで、ダイシングライン９をチップ側接続端子５に重ねることで、半導体装置５０の側面からチップ側接続端子５を露出させることができる。次に、チップ側接続端子５上に半田２６が形成される（図２１を参照）。
次に、半導体装置５０の製造手順のさらに他の例を説明する。図２３は、テスト用電極１６が形成された状態の半導体ウエハ６０の平面図である。図２３に示すように、複数の半導体装置５０の電極同士が向き合うように半導体ウエハ６０を製造してもよい。図２４は、図２３に示すＣ−Ｃ線に沿った矢視断面図である。このように、テスト用電極１６も向き合わせて形成することを除いては、絶縁層４の形成やダイシングライン９の位置等は、図１５〜図２２を用いて説明した手順と同様の手順である。
次に、複数の半導体装置５０を電極同士が向き合うように半導体ウエハ６０を製造する場合の製造手順の他の例を説明する。図２５は、半導体ウエハ６０の平面図である。図２６−１〜３０−１は、図２５に示すＤ−Ｄ線に沿った矢視断面図である。図２６−２〜３０−２は、図２５に示すＥ−Ｅ線に沿った矢視断面図である。
まず、内部配線層２が形成されたシリコン基板１上にパッド電極６が形成される。そして、パッド電極６を覆うように絶縁層４が形成される。そして、パッド電極６の一部が露出するように、絶縁層４の一部がエッチングされ、さらに絶縁層４が形成される（図２６−１，２６−２を参照）。次に、向かい合ったパッド電極６間の絶縁層４やシリコン基板１がエッチングされる。そして、エッチングされた側の面に金属メッキが施されてメッキ部１７が形成される（図２７−１，２７−２を参照）。
次に、メッキ部１７がエッチングされる（図２８−１，２８−２を参照）。エッチング後に残ったメッキ部１７を通して半導体装置５０のテストが行われる。すなわち、エッチング後に残ったメッキ部１７は、テスト用電極として機能する。
次に、さらに絶縁層４が形成され（図２９−１，２９−２を参照）、ダイシングライン９に沿ってダイシングされることで、半導体装置５０が個片化される（図３０−１，３０−２を参照）。ダイシングライン９をメッキ部１７に重ねることで、半導体装置５０の側面からメッキ部１７が露出し、これがチップ側接続端子５となる。なお、この状態または個片化前の状態から、絶縁層４側から研磨を行い、メッキ部１７を露出させれば、図３で示した半導体装置５１を得ることができる。この場合には、絶縁層４を研磨して第１面１ａ側から露出したメッキ部をテスト用電極として半導体装置５１のテストを行うことができる。
＜半導体モジュール１００等の構成例＞
図３１は、半導体モジュール１００の他の構成例を示す図である。図３２は、図３１に示す半導体モジュール１００が備える半導体装置５０をチップ側接続端子５側から見た図である。図３１に示すように、大きさの異なる半導体装置５０を並べて半導体モジュール１００を構成してもよい。ここで、半導体装置５０の並ぶ方向に同列に並ぶチップ側接続端子５同士の機能を揃えることで、図６−１に示したような帯状の表面電極１３が形成されたプリント基板１１を用いることができる。
図３３は、並べて設けられた半導体装置５０の他の構成例を示す図であって、チップ側接続端子５側から見た図である。図３３に示すように、チップ側接続端子５の位置が異なる半導体装置５０を並べて構成してもよい。
図３４は、並べて設けられた半導体装置５０のさらに他の構成例を示す図であって、チップ側接続端子５側から見た図である。図３４に示すように、チップ側接続端子５の位置および大きさが異なる半導体装置５０同士を並べて構成してもよい。
１ シリコン基板、１ｃ 境界辺、１ａ 第１面、１ｂ 第２面、２ 内部配線層（第１の配線層）、３ 外部配線、４ 絶縁層、５ チップ側接続端子、６ パッド電極、８ メッキ部、９ ダイシングライン、１１ プリント基板、１１ａ 実装面、１１ｂ 裏面、１２ モールド部、１３ 表面電極、１４ 基板内配線、１５ ボール電極、１６ テスト用電極、１７ メッキ部、２５ ビア、２６ 半田、２０ 中央線、２１ プリント基板、２２ プリント基板、２２ ボール電極、２３ 囲み壁、５０ 半導体装置、５１ 半導体装置、６０ 半導体ウエハ、１００ 半導体モジュール。

Claims (10)

  1. 内部に第１の配線層が形成されたシリコン基板と、前記シリコン基板の表面のうち前記第１の配線層と略平行な第１面に積層された絶縁膜と、前記配線層と電気的に接続されて前記第１面から略垂直に連続する第２面側に露出された複数のチップ側接続端子と、を有する半導体装置と、
    前記半導体装置が実装される実装面を有し、内部に第２の配線層が形成されるとともに前記配線層と電気的に接続された基板側接続端子が前記実装面から露出されたプリント基板と、
    前記実装面に前記第２面を対向させて実装された複数の前記半導体装置と、を備え、
    複数の前記半導体装置同士は互いに密着して前記第１面同士を対向させて並べられ、
    複数の前記チップ側接続端子は、前記第１面と前記第２面との境界となる境界辺と平行に並べて形成され、
    前記チップ側接続端子には、複数のイネーブル端子、アドレス端子および偶数個の電源端子が含まれ、
    前記イネーブル端子は、並べて形成された前記チップ側接続端子の中央部分に配設され、
    前記イネーブル端子には、チップイネーブル端子、ライトイネーブル端子、およびアウトプットイネーブル端子が含まれ、
    前記アドレス端子は、前記イネーブル端子を挟んだ両側に配設され、
    前記電源端子は、前記境界辺を通り前記第１面と垂直となる中央線を挟んで対称に配設され、
    前記プリント基板には、前記実装面に実装された前記半導体装置を囲む囲み壁が形成されている半導体モジュール。
  2. 内部に第１の配線層が形成されたシリコン基板と、
    前記シリコン基板の表面のうち前記第１の配線層と略平行な第１面に積層された絶縁膜と、
    前記配線層と電気的に接続されて前記第１面から略垂直に連続する第２面側に露出された複数のチップ側接続端子と、を備える半導体装置。
  3. 前記接続端子は、前記絶縁膜側にも露出されている請求項２に記載の半導体装置。
  4. 請求項２または３に記載の半導体装置が実装される実装面を有し、内部に第２の配線層が形成されるとともに前記配線層と電気的に接続された基板側接続端子が前記実装面から露出されたプリント基板と、
    前記実装面に前記第２面を対向させて実装された複数の前記半導体装置と、を備え、
    複数の前記半導体装置同士は互いに密着して並べられる半導体モジュール。
  5. 複数の前記半導体装置は、前記第１面同士を対向させて配置される請求項４に記載の半導体モジュール。
  6. 複数の前記チップ側接続端子は、前記第１面と前記第２面との境界となる境界辺と平行に並べて形成され、
    前記チップ側接続端子には、複数のイネーブル端子が含まれ、
    前記イネーブル端子は、並べて形成された前記チップ側接続端子の中央部分に配設される請求項５に記載の半導体モジュール。
  7. 前記イネーブル端子には、前記チップイネーブル端子、前記ライトイネーブル端子、および前記アウトプットイネーブル端子が含まれる請求項６に記載の半導体モジュール。
  8. 前記チップ側接続端子には、アドレス端子が含まれ、
    前記アドレス端子は、前記イネーブル端子を挟んだ両側に配設される請求項５に記載の半導体モジュール。
  9. 前記チップ側接続端子には、偶数個の電源端子が含まれ、
    前記電源端子は、前記境界辺を通り前記第１面と垂直となる中央線を挟んで対称に配設される請求項５〜８のいずれか１つに記載された半導体モジュール。
  10. 前記プリント基板には、前記実装面に実装された前記半導体装置を囲む囲み壁が形成されている請求項４〜９のいずれか１つに記載の半導体モジュール。
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