KR20130047056A - 반도체 집적회로 - Google Patents

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Abstract

복수의 반도체 칩이 적층된 반도체 집적회로에 관한 것으로, 반도체 칩; 반도체 칩을 수직으로 관통하는 복수의 노말용 칩관통비아; 반도체 칩을 수직으로 관통하는 복수의 리페어용 칩관통비아; 리페어용 칩관통비아와 노말용 칩관통비아가 반도체 칩의 표면과 평행한 제1 방향으로 예정된 간격을 두고 교대로 배치되는 복수의 제1 영역; 및 복수의 노말용 칩관통비아 중 일부가 제1 방향으로 예정된 간격을 두고 배치되는 복수의 제2 영역을 포함하며, 복수의 제1 및 제2 영역은 제2 방향 - 반도체 칩의 표면과 평행하며 제1 방향과 수직인 방향임 - 으로 교대로 배치되는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 TSV(Through Silicon Via)를 이용한 3D(3 Dimensional) 적층 구조의 반도체 집적회로에 관한 것이며, 특히 TSV의 배치 기술에 관한 것이다.
최근에는 반도체 집적회로의 집적도를 높이기 위하여 단일 패키지 내에 복수의 반도체 칩을 적층하고 패키징하는 방식의 3D(3 Dimensional) 적층 구조를 채택하고 있다. 이때, 적층된 복수의 반도체 칩은 관통 실리콘 비아(Through Silicon Via : TSV)를 통해 전기적으로 연결되며, 적층된 복수의 반도체 칩은 복수의 관통 실리콘 비아(TSV)를 통해 다양한 신호 또는 전원을 인터페이스한다.
한편, 관통 실리콘 비아(TSV)는 다양한 불량이 발생할 수 있다. 예컨대, 관통 실리콘 비아(TSV) 형성 공정시 관통 실리콘 비아(TSV) 내부에 전도물질이 완전히 채워지지 못해 발생하는 보이드(Void) 불량, 반도체 칩이 휘어지거나 범프(Bump) 물질이 이동하여 발생하는 범프 컨택트 페일(Bump Contact Fail) 불량, TSV 자체의 균열(Crack) 불량 등이 있다.
앞서 살펴본 바와 같이, 관통 실리콘 비아(TSV)는 복수의 반도체 칩을 전기적으로 연결하기 위한 매개체 역할을 수행하므로, 상기와 같은 불량이 발생하게 되면 관통 실리콘 비아(TSV)로서 기능을 정상적으로 발휘하지 못한다. 따라서, 이러한 경우를 대비하여 불량이 발생한 관통 실리콘 비아(TSV)를 정상적인 관통 실리콘 비아(TSV)로 대체하기 위한 리페어(repair) 기술이 필요하다.
도 1에는 종래기술에 따른 반도체 집적회로의 구성도가 도시되어 있다. 이때, 설명의 편의를 위하여 하나의 반도체 칩을 수직으로 관통하는 복수의 관통 실리콘 비아(TSV)를 예로 들어 설명한다.
도 1을 참조하면, 반도체 집적회로는 반도체 칩을 수직으로 관통하며 각종 신호 또는 전원을 인터페이스하기 위한 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5)와, 위한 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5)와 각각 전기적으로 연결되는 제1 내지 제5 도전라인(LINE1 ~ LINE5)과, 반도체 칩을 수직으로 관통하며 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5) 중 불량이 발생한 어느 하나를 대체하기 위한 하나의 리페어용 관통 실리콘 비아(RTSV)를 포함한다.
여기서, 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5)와 하나의 리페어용 관통 실리콘 비아(RTSV)는 열방향(또는 횡방향)으로 소정 간격 이격되어 배치되되, 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5)는 나란히 이웃하여 배치되고, 리페어용 관통 실리콘 비아(RTSV)는 제5 노말용 관통 실리콘 비아(TSV5)에 이웃하여 배치된다.
참고로, 상기와 같이 배치되는 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5)와 하나의 리페어용 관통 실리콘 비아(RTSV)는 하나의 세트(set)를 이루며, 도면에는 잘 도시되지 않았지만, 상기의 세트가 반복되어 배치된다. 그리고, 하나의 세트당 5개의 노말용 관통 실리콘 비아와 1개의 리페어용 관통 실리콘 비아를 포함하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 다양한 개수를 포함할 수 있다. 단, 앞서 설명한 바와 같이 노말용 관통 실리콘 비아끼리 나란히 이웃하여 배치되고 리페어용 관통 실리콘 비아끼리 나란히 이웃하여 배치되는 구조에는 변함이 없다.
이하, 상기와 같은 구성을 가지는 반도체 집적회로의 리페어 동작을 설명한다.
제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5) 중 어느 하나에 불량이 발생하면, 불량이 발생한 노말용 관통 실리콘 비아를 대신하여 리페어용 관통 실리콘 비아(RTSV)를 사용하게 된다.
이를 위하여 불량이 발생한 노말용 관통 실리콘 비아에 연결된 도전라인을 리페어용 관통 실리콘 비아(RTSV) 방향으로 한 단씩 쉬프팅하여 연결한다. 예컨대, 도 2에 도시된 바와 같이 제3 노말용 관통 실리콘 비아(TSV3)에 불량이 발생한 경우에는 제3 노말용 관통 실리콘 비아(TSV3)와 제3 도전라인(LINE3)과의 연결을 끊고 제3 도전라인(LINE3)을 제4 노말용 관통 실리콘 비아(TSV4)로 쉬프팅하여 연결하고, 제4 도전라인(LINE4)을 제5 노말용 관통 실리콘 비아(TSV5)로 쉬프팅하여 연결하고, 제5 도전라인(LINE5)을 리페이용 관통 실리콘 비아(RTSV)로 쉬프팅하여 연결한다.
따라서, 제1 내지 제5 노말용 관통 실리콘 비아(TSV1 ~ TSV5) 중 어느 하나에 불량이 발생하더라도 리페어용 관통 실리콘 비아(RTSV)로 대체가 가능하여 신호 또는 전원이 정상적으로 인터페이스된다.
그러나, 종래기술에 따른 반도체 집적회로는 다음과 같은 문제점이 있다.
하나의 세트에는 하나의 리페어용 관통 실리콘 비아(RTSV)가 배치되기 때문에, 하나의 세트당 둘 이상의 노말용 관통 실리콘 비아에 불량이 발생할 경우에는 대처 불가능한 문제점이 있다.
한편, 하나의 세트당 둘 이상의 리페어용 관통 실리콘 비아(RTSV)를 배치하거나 또는 노말용 관통 실리콘 비아의 개수를 줄이게 되면, 상기의 문제점을 해결할 수 있으나 하나의 세트당 면적이 증가하는 문제점이 있다. 이러한 경우 넷다이(net die)의 손해를 보게 된다.
본 발명은 리페어용 관통 실리콘 비아의 효율적인 배치를 통해 면적을 최소화하면서도 하나의 세트당 복수의 관통 실리콘 비아에 불량이 발생하더라도 대처가 가능한 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 칩; 반도체 칩을 수직으로 관통하는 복수의 노말용 칩관통비아; 반도체 칩을 수직으로 관통하는 복수의 리페어용 칩관통비아; 리페어용 칩관통비아와 노말용 칩관통비아가 반도체 칩의 표면과 평행한 제1 방향으로 예정된 간격을 두고 교대로 배치되는 복수의 제1 영역; 및 복수의 노말용 칩관통비아 중 일부가 제1 방향으로 예정된 간격을 두고 배치되는 복수의 제2 영역을 포함하며, 복수의 제1 및 제2 영역은 제2 방향 - 반도체 칩의 표면과 평행하며 제1 방향과 수직인 방향임 - 으로 교대로 배치된다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 칩; 및 반도체 칩을 수직으로 관통하며 일정한 범위마다 예정된 패턴으로 배치되는 복수의 칩관통비아를 포함하고, 일정한 범위 각각에는, 중앙부분에 배치되는 적어도 하나 이상의 리페어용 칩관통비아; 및 중앙부분 이외의 주변부분에 배치되는 복수의 노말용 칩관통비아가 포함된다.
리페어용 관통 실리콘 비아의 효율적인 배치를 통해 하나의 세트당 복수의 관통 실리콘 비아에 불량이 발생하더라도 이웃하는 세트에 배치된 리페어용 관통 실리콘 비아로 대체할 수 있으므로, 면적을 최소화하면서도 리페어가 용이한 효과가 있다.
도 1은 종래기술에 따른 반도체 집적회로의 구성도이다.
도 2는 도 1에 도시된 복수의 노말용 관통 실리콘 비아 중 불량이 발생한 어느 하나를 리페어용 관통 실리콘 비아로 대체하는 동작을 설명하기 위한 구성도이다.
도 3은 본 발명의 제1 실시예에 따른 관통 실리콘 비아의 기본 배치 구조를 설명하기 위한 구성도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 집적회로의 평면도이다.
도 5는 도 4에 도시된 노말용 관통 실리콘 비아에 불량이 발생한 경우 대체되는 모습을 보인 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 집적회로의 평면도이다.
도 7은 도 6에 도시된 노말용 관통 실리콘 비아에 불량이 발생한 경우 대체되는 모습을 보인 평면도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 집적회로의 평면도이다.
도 9은 도 8에 도시된 노말용 관통 실리콘 비아에 불량이 발생한 경우 대체되는 모습을 보인 평면도이다.
도 10은 본 발명의 제4 실시예에 따른 관통 실리콘 비아의 기본 배치 구조를 설명하기 위한 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에 따른 반도체 집적회로는 설명의 편의를 위해 복수의 관통 실리콘 비아(Through Silicon Via : TSV)가 수직으로 관통하는 하나의 반도체 칩을 예로 들어 설명하기로 한다.
그리고, 본 발명의 실시예에서 설명되는 노말용 관통 실리콘 비아는 적층된 반도체 칩 간에 신호 또는 전원을 인터페이스하기 위한 관통 실리콘 비아를 말하며, 리페어용 관통 실리콘 비아는 불량이 발생한 노말용 관통 실리콘 비아를 대신하여 신호 또는 전원을 인터페이스하기 위한 관통 실리콘 비아를 말한다.
도 3에는 본 발명의 제1 실시예에 따른 관통 실리콘 비아의 기본 배치 구조를 설명하기 위한 구성도가 도시되어 있다.
도 3을 참조하면, 하나의 세트(set)당 배치되는 관통 실리콘 비아(TSV)의 기본 배치 구조는 중앙에 1개의 리페어용 관통 실리콘 비아(RTSV)가 배치되고, 1개의 리페어용 관통 실리콘 비아(RTSV)의 주위를 둘러 8개의 노말용 관통 실리콘 비아(TSV1 ~ TSV8)가 배치된다.
도 4에는 도 3에 도시된 기본 배치 구조가 적용된 반도체 집적회로의 평면도가 도시되어 있다.
도 4를 참조하면, 반도체 집적회로는 반도체 칩(CHIP1)과, 반도체 칩(CHIP1)을 수직으로 관통하는 복수의 노말용 칩관통비아(TSVn)와, 반도체 칩(CHIP1)을 수직으로 관통하는 복수의 리페어용 칩관통비아(RTSV)와, 복수의 노말용 칩관통비아(TSVn) 중 일부가 세로 방향으로 예정된 간격을 두고 배치되는 복수의 제1 영역(A1)과, 리페어용 칩관통비아(RTSV)와 노말용 칩관통비아(TSVn)가 세로 방향으로 예정된 간격을 두고 교대로 배치되는 복수의 제2 영역(A2)을 포함하며, 복수의 제1 및 제2 영역(A1, A2)은 가로 방향으로 교대로 배치된다.
이와 같이 배치되면, 기본 배치 구조를 이루는 하나의 세트(S)마다 일부의 노말용 관통 실리콘 비아(T1, T2)가 이웃하는 세트(S)와 겹치게 된다. 그 중에서 리페어용 관통 실리콘 비아(RTSV)의 사이에 배치되는 노말용 관통 실리콘 비아(T2)는 양쪽에 배치된 2개의 리페어용 관통 실리콘 비아(RTSV)에 의하여 대체될 수 있고, 그 이외에 배치되는 노말용 관통 실리콘 비아(T2)는 주위에 배치된 4개의 리페어용 관통 실리콘 비아(RTSV)에 의하여 대체될 수 있다. 따라서, 리페어용 관통 실리콘 비아(RTSV)는 자신이 속한 세트(S) 내에 배치되는 노말용 관통 실리콘 비아(TSVn) 이외에도 이웃하는 세트(S) 내에 배치되는 일부의 노말용 관통 실리콘 비아(TSVn)를 대체할 수 있다.
한편, 노말용 관통 실리콘 비아(TSVn)를 리페어용 관통 실리콘 비아(RTSV)로 대체하기 위한 리페어 회로(도면에 미도시)가 구비되어야 마땅하나 이는 공지공용의 기술이며 본 발명의 요지를 흐트러뜨리지 않기 위하여 그에 대한 설명은 생략하도록 한다. 참고로, 리페어 회로는 트랜지스터, 멀티플렉서(MUX), 퓨즈 등을 이용하여 구현될 수 있으며, 노말용 관통 실리콘 비아(TSVn) 중에서 불량이 발생한 노말용 관통 실리콘 비아에 연결된 도전라인(도면에 미도시)을 끊고 리페어용 관통 실리콘 비아(RTSV)로 연결하는 동작을 수행한다.
이하, 상기와 같이 구성되는 본 발명의 제1 실시예에 따른 반도체 집적회로의 동작을 도 5를 참조하여 설명한다.
도 5에는 도 4에 도시된 복수의 노말용 관통 실리콘 비아(TSVn) 중에서 불량이 발생한 노말용 관통 실리콘 비아(TSVn)를 리페어용 관통 실리콘 비아(RTSV)로 대체하는 모습을 보인 평면도가 도시되어 있다. 특히, 도 5에는 하나의 세트(S)에 배치된 8개의 노말용 관통 실리콘 비아(FTSV)가 모두 불량이 발생한 극단적인 경우를 보여준다.
도 5를 설명하면, 하나의 세트(S)에 배치된 8개의 노말용 관통 실리콘 비아(FTSV)가 모두 불량이 발생한 경우에는 8개의 불량 관통 실리콘 비아(FTSV) 중 어느 하나만이 해당 세트(S)에 배치된 리페어용 관통 실리콘 비아(RTSV)로 대체되고 나머지 7개의 불량 관통 실리콘 비아(FTSV)는 이웃하는 다른 세트들에 배치된 리페어용 관통 실리콘 비아(RTSV)들로 대체된다. 즉, 임의의 세트(S)에서 모서리에 배치된 4개의 불량 관통 실리콘 비아(FTSV)들은 대각선 방향으로 가장 인접한 리페어용 관통 실리콘 비아(RTSV)로 대체되고, 나머지 4개의 불량 관통 실리콘 비아(FTSV)는 세로 방향 또는 가로 방향으로 가장 인접한 리페어용 관통 실리콘 비아(RTSV)로 대체된다.
도 6에는 본 발명의 제2 실시예에 따른 반도체 집적회로의 평면도가 도시되어 있고, 도 7에는 도 6에 도시된 노말용 관통 실리콘 비아에 불량이 발생한 경우 대체되는 모습을 보인 평면도가 도시되어 있다.
도 6을 참조하면, 반도체 집적회로는 반도체 칩(CHIP2)과, 반도체 칩(CHIP2)을 수직으로 관통하며 일정한 범위(A11)마다 예정된 패턴으로 배치되는 복수의 관통 실리콘 비아(TSVn, RTSV)를 포함한다. 여기서, 일정한 범위(A11) 각각에는 하나의 리페어용 관통 실리콘 비아(RTSV)가 중앙부분에 배치되고 중앙부분 이외의 주변부분에 8개의 노말용 관통 실리콘 비아(TSVn)가 배치된다. 즉, 본 발명의 제2 실시예에서는 하나의 리페어용 관통 실리콘 비아(RTSV)가 중앙에 배치되고, 리페어용 관통 실리콘 비아(RTSV)의 주위를 둘러 8개의 노말용 관통 실리콘 비아(TSVn)가 소정 간격으로 이격 배치되는 패턴을 반복적으로 가진다.
한편, 본 발명의 제2 실시예에서는 하나의 리페어용 관통 실리콘 비아(RTSV)와 하나의 리페어용 관통 실리콘 비아(RTSV)를 둘러 2단으로 배치된 24개의 노말용 관통 실리콘 비아(TSVn)를 포함하여 하나의 세트(S)를 구성한다. 즉, 도 7에 도시된 바와 같이 하나의 세트(S)마다 하나의 리페어용 관통 실리콘 비아(RTSV)가 24개의 노말용 관통 실리콘 비아(TSVn)를 대체하도록 설계되며, 임의의 세트(S)마다 일부의 노말용 관통 실리콘 비아(TSVn)가 이웃하는 세트와 겹치면서 각각의 노말용 관통 실리콘 비아(TSVn)는 최소한 2개의 리페어용 관통 실리콘 비아(RTSV)로 대체 가능하다.
이하, 본 발명의 제2 실시예에 따른 반도체 집적회로의 동작은 본 발명의 제1 실시예와 동일하므로 생략하도록 한다(도 5 참조).
도 8에는 본 발명의 제3 실시예에 따른 반도체 집적회로의 평면도가 도시되어 있고, 도 9에는 도 8에 도시된 노말용 관통 실리콘 비아에 불량이 발생한 경우 대체되는 모습을 보인 평면도가 도시되어 있다.
도 8을 참조하면, 반도체 집적회로는 반도체 칩(CHIP3)과, 반도체 칩(CHIP3)을 수직으로 관통하며 일정한 범위(A21)마다 예정된 패턴으로 배치되는 복수의 관통 실리콘 비아(TSVn, RTSV)를 포함한다. 여기서, 일정한 범위(A21) 각각에는 4개의 리페어용 관통 실리콘 비아(RTSV)가 중앙부분에 배치되고 중앙부분 이외의 주변부분에 12개의 노말용 관통 실리콘 비아(TSVn)가 배치된다. 즉, 본 발명의 제3 실시예에서는 4개의 리페어용 관통 실리콘 비아(RTSV)가 격자 형태로 중앙에 배치되고, 리페어용 관통 실리콘 비아(RTSV)의 주위를 둘러 12개의 노말용 관통 실리콘 비아(TSVn)가 소정 간격으로 이격 배치되는 패턴을 반복적으로 가진다.
한편, 본 발명의 제3 실시예에서는 일정한 범위(A21) 내에 배치된 4개의 리페어용 관통 실리콘 비아(RTSV)와 4개의 리페어용 관통 실리콘 비아(RTSV)의 주위를 둘러 배치된 12개의 노말용 관통 실리콘 비아(TSVn)가 하나의 세트(S)를 구성한다. 즉, 본 발명의 제3 실시예는 본 발명의 제1 및 제2 실시예와 같이 임의의 세트와 이웃하는 세트가 일부의 노말용 관통 실리콘 비아(TSVn)를 서로 공유하는 형태와 달리, 도 9에 도시된 바와 같이 4개의 리페어용 관통 실리콘 비아(RTSV)가 자신이 속한 세트(S) 내에 배치된 12개의 노말용 관통 실리콘 비아(TSVn)를 대체하도록 설계할 수 있다. 그러나, 본 발명의 제3 실시예는 반드시 이에 한정되는 것은 아니며, 본 발명의 제1 및 제2 실시예와 같이 임의의 세트와 이웃하는 세트가 일부의 노말용 관통 실리콘 비아(TSVn)를 공유하는 형태로 설계할 수도 있다.
이하, 본 발명의 제3 실시예에 따른 반도체 집적회로의 동작은 본 발명의 제1 실시예와 동일하므로 생략하도록 한다(도 5 참조).
한편, 본 발명의 제1 내지 제3 실시예에서는 노말용 관통 실리콘 비아(TSVn)와 리페어용 관통 실리콘 비아(RTSV)가 격자 형태로 배치되는 구조를 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 도 10에 도시된 바와 같이 십자 형태로 배치되는 구조에도 본 발명이 적용될 수 있음은 당연하다. 즉, 하나의 리페어용 관통 실리콘 비아(RTSV)를 중심으로 십자 형태로 복수의 노말용 관통 실리콘 비아(TSVn)가 소정 간격 이격되어 배치되는 것이다.
이와 같은 본 발명의 실시예에 따르면, 최소한의 리페어용 관통 실리콘 비아(RTSV)를 이용하여 최대한의 불량 관통 실리콘 비아(FTSV)를 대체할 수 있으므로, 리페어용 관통 실리콘 비아(RTSV)가 차지하는 면적을 최소화하면서도 리페어율을 극대화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CHIP1 : 반도체 칩 TSVn : 노말용 관통 실리콘 비아
RTSV : 리페어용 관통 실리콘 비아 FTSV : 불량 관통 실리콘 비아
S : 임의의 세트

Claims (5)

  1. 반도체 칩;
    상기 반도체 칩을 수직으로 관통하는 복수의 노말용 칩관통비아;
    상기 반도체 칩을 수직으로 관통하는 복수의 리페어용 칩관통비아;
    상기 리페어용 칩관통비아와 상기 노말용 칩관통비아가 상기 반도체 칩의 표면과 평행한 제1 방향으로 예정된 간격을 두고 교대로 배치되는 복수의 제1 영역; 및
    상기 복수의 노말용 칩관통비아 중 일부가 상기 제1 방향으로 상기 예정된 간격을 두고 배치되는 복수의 제2 영역을 포함하며,
    상기 복수의 제1 및 제2 영역은 제2 방향 - 상기 반도체 칩의 표면과 평행하며 상기 제1 방향과 수직인 방향임 - 으로 교대로 배치되는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 리페어용 칩관통비아는 자신의 주위를 둘러 배치된 복수의 노말용 칩관통비아 중 불량이 발생한 어느 하나를 대체하는 반도체 집적회로.
  3. 반도체 칩; 및
    상기 반도체 칩을 수직으로 관통하며 일정한 범위마다 예정된 패턴으로 배치되는 복수의 칩관통비아를 포함하고,
    상기 일정한 범위 각각에는,
    중앙부분에 배치되는 적어도 하나 이상의 리페어용 칩관통비아; 및
    상기 중앙부분 이외의 주변부분에 배치되는 복수의 노말용 칩관통비아가 포함되는 반도체 집적회로.
  4. 제3항에 있어서,
    상기 복수의 노말용 칩관통비아는 상기 중앙부분을 둘러 소정 간격으로 이격 배치되는 반도체 집적회로.
  5. 제3항 또는 제4항에 있어서,
    상기 복수의 노말용 칩관통비아는 상기 리페어용 칩관통비아를 중심으로 십자형태로 배치되는 반도체 집적회로.
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