JPWO2020092361A5 - - Google Patents
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- 3次元(3D)集積回路(IC)であって、
基板表面を有する基板と、
前記基板に設けられた電力レールと、
前記基板に設けられ、前記基板表面に対して実質的に垂直な前記基板の厚さ方向に沿って、前記電力レールの上に配置された半導体素子の第1段と、
前記基板に設けられ、前記厚さ方向に沿って、前記半導体素子の第1段の上に配置された配線段であって、各々が前記基板表面に沿った方向に延在する複数の独立した配線トラックを有する少なくとも一つの配線レベルを有する、配線段と、
前記基板に設けられ、前記厚さ方向に沿って、前記配線段の上に配置された半導体素子の第2段であって、前記配線段が前記半導体素子の第1段と第2段の間に配置されるように、前記厚さ方向において前記半導体素子の第1段に積層されている、半導体素子の第2段と、
前記厚さ方向に沿って、前記複数の独立した配線トラックの第1のトラックから、前記半導体素子の第1段に下向きに延在し、前記第1のトラックを前記半導体素子の第1段内の素子に電気的に接続する、第1の垂直相互接続構造と、
前記厚さ方向に沿って、前記複数の独立した配線トラックの第2のトラックから、前記半導体素子の第2段に下向きに延在し、前記第2のトラックを前記半導体素子の第2段内の素子に電気的に接続する、第2の垂直相互接続構造と、
を有する、3D IC。 - 前記配線段は、前記基板の厚さ方向に沿って相互に上部に配置された複数の配線レベルを有し、
前記複数の配線レベルは、前記少なくとも1つの配線レベルを有する、請求項1に記載の3D IC。 - さらに、前記基板に設けられ、前記基板の前記厚さ方向に沿って、前記電力レール上に配置された中間電力レールを有する、請求項1に記載の3D IC。
- さらに、前記基板に設けられ、前記厚さ方向において、前記半導体素子の第2段に積層された、半導体素子の第3の段を有する、請求項1に記載の3D IC。
- さらに、前記基板に設けられ、前記半導体素子の第2段の上に配置された中間電力レールを有し、前記中間電力レールは、前記厚さ方向に沿って、前記半導体素子の第2段と第3段の間に配置される、請求項4に記載の3D IC。
- さらに、
前記厚さ方向に沿って、前記電力レールから前記半導体素子の第1段に上方に延在し、前記半導体素子の第1段に前記電力レールを電気的に接続する、第1のパワー接続構造と、
前記厚さ方向に沿って、前記中間電力レールから前記半導体素子の第2段に下方に延在し、前記中間電力レールを前記半導体素子の第2段内の素子に電気的に接続する、第2のパワー接続構造と、
前記厚さ方向に沿って、前記中間電力レールから前記半導体素子の第3段に上方に延在し、前記中間電力レールを前記半導体素子の第3段内の素子に電気的に接続する、第3のパワー接続構造と、
を有する、請求項5に記載の3D IC。 - 前記半導体素子の第1段は、共通ゲート構造を共有する第1の積層された相補型電界効果トランジスタの組を有し、
前記半導体素子の第2段は、共通ゲート構造を共有する第2の積層された相補型電界効果トランジスタの組を有し、
前記半導体素子の第3段は、共通ゲート構造を共有する第3の積層された相補型電界効果トランジスタの組と、前記第3の相補型電界効果トランジスタの積層された組の上に積層された、追加のトランジスタと、を有し、
前記第1、第2、および第3の積層された相補型電界効果トランジスタの組は、互いに関連して積層される、請求項4に記載の3D IC。 - 前記第1の積層された相補型電界効果トランジスタの組は、n-pの向きを有し、
前記第2の積層された相補型電界効果トランジスタの組は、p-nの向きを有し、
前記第3の積層された相補型電界効果トランジスタの組は、n-pの向きを有する、請求項7に記載の3D IC。 - 前記半導体素子の第3段は、さらに、前記第3の積層された相補型電界効果トランジスタの組の上に積層された、n型電界効果トランジスタを有する、請求項8に記載の3D IC。
- 前記半導体素子の第1段は、第1の論理回路を有し、前記半導体素子の第2段は、第2の論理回路を有し、前記半導体素子の第3段は、メモリ回路を有する、請求項9に記載の3D IC。
- 前記第1の論理回路は、And-Or反転(AOI)回路であり、前記第2の論理回路は、排他的論理和(XOR)回路であり、前記メモリ回路は、SRAM回路である、請求項10に記載の3D IC。
- 3次元(3D)集積回路(IC)であって、
基板表面を有する基板と、
前記基板に設けられた電力レールと、
前記基板に設けられ、前記基板表面に対して実質的に垂直な前記基板の厚さ方向に沿って、前記電力レールの上に配置された半導体素子の第1段と、
前記基板に設けられ、前記厚さ方向に沿って前記半導体素子の第1段の上に配置された配線段と、
前記基板に設けられ、前記厚さ方向に沿って前記配線段の上に配置された半導体素子の第2段であって、前記厚さ方向に沿って前記半導体素子の第1段の上に積層され、前記配線段は、前記半導体素子の前記第1段と前記第2段の間に介在する、半導体素子の第2段と、
前記厚さ方向に沿って、前記配線層から前記半導体素子の第1段に下方に延在し、前記配線段を、前記前記半導体素子の前記第1段内の素子に電気的に接続する、第1の垂直相互接続構造と、
前記厚さ方向に沿って、前記配線層から前記半導体素子の第2の段に上方に延在し、前記配線層を、前記半導体素子の第2段内の素子に電気的に接続する、第2の垂直相互接続構造と、
を有し、
前記半導体素子の第1段は、互いに積層されたn型トランジスタおよびp型トランジスタを含む第1のトランジスタの組を有し、
前記半導体素子の第2段は、互いに積層されたn型トランジスタおよびp型トランジスタを含む第2のトランジスタの組を有する、3D IC。 - 前記第1のトランジスタの組と前記第2のトランジスタの組は、交互スタック配向に構成される、請求項12に記載の3D IC。
- 前記第1のトランジスタの組は、さらに、第1の共通ゲート構造を有し、前記第2のトランジスタの組は、さらに、第2の共通ゲート構造を有する、請求項12に記載の3D IC。
- 3次元(3D)集積回路(IC)であって、
基板表面を有する基板と、
前記基板に設けられた電力レールと、
前記基板に設けられ、前記基板表面に対して実質的に垂直な前記基板の厚さ方向に沿って、前記電力レールの上に配置された、半導体素子の第1段と、
前記基板に設けられ、前記厚さ方向に沿って前記半導体素子の第1段の上に配置された配線段と、
前記基板に設けられ、前記厚さ方向に沿って前記配線段の上に配置された半導体素子の第2段であって、前記厚さ方向に沿って前記半導体素子の第1段の上に積層され、前記配線段は、前記半導体素子の前記第1段と前記第2段の間に介在される、半導体素子の第2段と、
前記厚さ方向に沿って、前記配線段から前記半導体素子の第1段に下方に延在し、前記配線段を前記半導体素子の前記第1段内の素子に電気的に接続する、第1の垂直相互接続構造と、
前記厚さ方向に沿って、前記配線段から前記半導体素子の前記第2段に上方に延在し、前記配線段を前記半導体素子の前記第2段内の素子に電気的に接続する、第2の垂直相互接続構造と、
を有し、
前記半導体素子の第1段および第2段の各々内の素子は、前記厚さ方向に沿って直線状に積層され、能動素子列を定め、
前記第1および第2の垂直相互接続は、前記能動素子列の外側に設けられる、請求項12に記載の3D IC。 - 前記能動素子列は、前記基板の前記基板表面に沿って延在し、前記基板表面の能動素子領域を定め、
前記配線段は、前記基板表面の前記能動素子領域を実質的に取り囲む、複数の配線トラックを有する、請求項15に記載の3D IC。 - 前記複数の配線トラックは、前記能動素子領域のソース-ドレイン領域内に設けられた第1の配線トラックを有し、
該第1の配線トラックは、前記能動素子領域のゲート領域に対して実質的に平行に、前記基板表面に沿って延在する、請求項16に記載の3D IC。 - 前記複数の配線トラックは、さらに、第2の配線トラックを有し、該第2の配線トラックは、前記能動素子領域の前記ゲート領域に対して実質的に垂直に、前記基板表面に沿って延在する、請求項17に記載の3D IC。
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