TWI629762B - 具有ｔｓｖ互連的半導體封裝元件 - Google Patents

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Abstract

本發明提供了一種具有TSV互連的半導體封裝元件。所述半導體封裝元件包括安裝在基底上的第一半導體晶粒。第一半導體晶粒包括半導體襯底。TSV互連的第一陣列和TSV互連的第二陣列由半導體襯底形成，其中TSV互連的第一陣列和第二陣列被間隔區域分隔開。第一接地TSV互連位於間隔區域內。第二半導體晶粒安裝在第一半導體晶粒上，其上具有接地襯墊。第一半導體晶粒的第一接地TSV互連具有耦接到第二半導體晶粒的接地襯墊上的第一端子以及耦接到位於半導體襯底的正面上的互連結構上的第二端子。本發明通過以上技術方案可以有效地增加集成度。

Description

具有TSV互連的半導體封裝元件
本發明涉及一種半導體封裝元件，具體涉及具有TSV互連的半導體封裝元件。
在電子工程上，矽通孔技術(Through Silicon Via，簡稱TSV)是一種完全穿過矽晶圓或晶粒的垂直電氣連接。與例如堆疊封裝這樣的可替代方案相比，TSV是由高性能技術構成的。TSV被用於創建三維(3D)半導體封裝和3D積體電路。由於連接長度更短，通過TSV的密度大幅度高於可替代方案的密度。
對於增加了集成度等級、以及提高了性能、頻寬、延遲期、功率、重量和形狀因素的記憶體應用，信號墊與地線墊的比例對於提高耦合效果變得重要。
因此，需要一種新的3D半導體封裝。
有鑑於此，本發明提供以下技術方案：提供了一種用矽通孔技術(TSV)互連的半導體封裝元件。用TSV互連的半導體封裝元件的典型實施例包括安裝在基底上的第一半導體晶粒。第一半導體晶粒包括半導體襯底。TSV互連的第一陣列和TSV互連的第二陣列由半導體襯底 形成，其中TSV互連的第一陣列和第二陣列被間隔區域分隔開。第一接地TSV互連位於間隔區域內。第二半導體晶粒安裝在第一半導體晶粒上，所述第二半導體晶粒上具有接地襯墊。 第一半導體晶粒的第一接地TSV互連具有耦接到第二半導體晶粒的接地襯墊上的第一端子和耦接到位於半導體襯底正面的互連結構上的第二端子。
用TSV互連的半導體封裝元件的另一個實施例包括安裝在基底上的第一半導體晶粒。第一半導體晶粒包括半導體襯底。TSV互連的第一陣列和TSV互連的第二陣列由半導體襯底形成。TSV互連的第一陣列和第二陣列被間隔區域分隔開。第一接地TSV互連設置在間隔區域內，所述第一接地TSV互連耦接到設置在半導體襯底正面的互連結構上。導電層圖案設置在半導體襯底的背面，與到第一半導體晶粒的TSV互連的第一陣列的第一接地TSV互連和第二接地TSV互連相連，或與到第一半導體晶粒的TSV互連的第二陣列的第一接地TSV互連和第二接地TSV互連相連。
用TSV互連的半導體封裝元件的另一個典型實施例包括安裝在基底上的第一半導體晶粒。第一半導體晶粒包括半導體襯底。TSV互連的第一陣列和TSV互連的第二陣列由半導體襯底形成。其中TSV互連的第一陣列和第二陣列被間隔區域分隔開。第一接地TSV互連設置在間隔區域內。第一半導體晶粒的第一接地TSV互連具有耦接到TSV互連的第一陣列的第二接地TSV互連的或耦接到第一半導體晶粒的TSV互連的第二陣列的第一端子，以及耦接到輸入信號地線(Vss)的第二端 子。第一接地TSV互連以第一距離與TSV互連的第一陣列分隔開，所述第一距離大於TSV互連的第一陣列的節距。
本發明通過以上技術方案可以有效地增加集成度。
500‧‧‧半導體封裝元件
200‧‧‧基底
300‧‧‧第一半導體晶粒
400‧‧‧第二半導體晶粒
302‧‧‧半導體襯底
306‧‧‧正面
308‧‧‧背面
304‧‧‧介電層層疊結構
318、320、322、324‧‧‧互連結構
310a、310b、314、316、414‧‧‧TSV互連
346‧‧‧間隔區域
309a、311a、309b、311b、317、319、313、315‧‧‧端子
334a、334b、336、338、330、326a、326b、328‧‧‧導電凸塊
342‧‧‧導電層圖案
402、406、404‧‧‧襯墊
346‧‧‧間隔區域
410、420‧‧‧方向
360‧‧‧區域
344-A、344-B、344-C、344D‧‧‧TSV陣列區域
416a、416b、418a、418b、418c、418d、420a、420b、420c、420d、420e、420f、422a1、422a2、422b1、422b2、424c1、424c2、422d1、422d2、422a1、422a2、422b1、422b2、42c1、42c2、422d1、422d2、422e、422f、426a、426b‧‧‧接地TSV互連
第1圖是根據本發明的一些實施例的用矽通孔技術互連的半導體封裝元件的剖視圖。
第2圖是根據本發明的一些實施例的用矽通孔技術互連的半導體封裝元件的半導體晶粒的仰視圖，其示出了半導體封裝的TSV陣列區域的設置。
第3A至3G圖是根據本發明的一些實施例的第2圖的放大圖，其示出了位於TSV陣列之間的間隔區域內的接地TSV互連的設置。
下面的描述是執行本發明的最佳預期模式。該描述是為了說明本發明的一般原理並且不應理解為是對其的限制。參考附加的權利要求以確定本發明的範圍。
將針對幾個特殊的實施例並結合特定附圖對本發明進行描述，但本發明並不受限於此而僅受限於權利要求。所描述的附圖僅僅是示意性和非限制性的。在這些附圖中，為了說明的目的一些元件的尺寸可能被放大和未按比例繪製。尺寸和相對尺寸不對應本發明實踐中的實際尺寸。
第1圖是根據本發明的一些實施例的具有TSV互連 的半導體封裝元件500的剖視圖。在一些實施例中，半導體封裝元件500可以充當三維(3D)半導體封裝元件500。在一些實施例中，3D半導體封裝元件500包括至少兩個垂直堆疊的半導體晶粒。在這個實施例中，3D半導體封裝元件500包括片上系統(SOC)晶粒，例如直接堆疊在SOC晶粒上的邏輯晶粒、記憶體晶粒，所述記憶體晶粒例如動態隨機存取記憶體(DRAM)封裝。如第1圖所示，3D半導體封裝元件500包括安裝在基底200上的第一半導體晶粒300，和堆疊在第一半導體晶粒300上的第二半導體晶粒400。在一些實施例中，第一半導體晶粒300是通過TSV技術製造的。而直接堆疊在第一半導體晶粒300上且與其耦接的第二半導體晶粒400，靠近第一半導體晶粒300的背面形成多個TSV互連。靠近結合在基底200上的第一半導體晶粒300的正面形成多個導電凸塊。
如第1圖所示，第一半導體晶粒300可以包括半導體襯底302，根據本發明的一些實施例所述襯底具有正面306和與正面306相對的背面308。在一個實施例中，半導體襯底302可以包含矽。在可選的實施例中，鍺化矽、塊狀半導體、應變半導體、複合半導體、絕緣矽(SOI)和其他通用的半導體襯底能夠用於作為半導體襯底302。通過在半導體襯底302中植入p型或者n型的雜質可以使其具有期望的導電類型。在一些實施例中，在半導體襯底302的正面306上形成積體電路裝置(未示出)，例如電晶體。在半導體襯底302的正面306上、在介電層層疊結構304中形成多個互連結構(包括互連結構318、320、322和324)。在一個實施例中，互連結構322可以由觸體、通孔 和金屬層圖案構成，並且所述金屬層圖案垂直地設置在觸體與通孔和/或不同層級中的多個通孔之間。金屬層圖案的數量取決於第一半導體晶粒300的設計，而本發明的範圍並不受限於此。
一些如第1圖所示的實施例中，第一半導體晶粒300可以進一步包括成型為從半導體襯底302的背面308穿過半導體襯底302的TSV互連310a、310b、314和316。如第1圖所示，TSV互連310a被設置為具有節距P1的第一陣列。而且，TSV互連310b被設置為具有節距P2的第二陣列。在一些實施例中，第一陣列的節距P1可以設計為與第二陣列的節距P2相等。在一些實施例中，TSV互連310a的第一陣列和TSV互連310b的第二陣列用於從第二半導體晶粒400將輸入/輸出(I/O)、接地或功率信號傳輸至基底200。在一些實施例中，TSV互連310a的第一陣列和TSV互連310b的第二陣列被間隔區域346分隔開以遵循安裝在其上的第二半導體晶粒400的引腳分配規則(例如JEDECWide I/O記憶體規格)。在一些實施例中，間隔區域346可以具有比TSV互連310a的第一陣列的節距P1和TSV互連310b第二陣列的節距P2大的寬度W。應該注意的是，陣列中的TSV互連的數量是由安裝在其上的第一半導體晶粒300和第二半導體晶粒400的設計來限定的，並且本發明的範圍並不受限於此。而且，TSV互連的第一陣列和第二陣列的TSV互連數量是由安裝在其上的第一半導體晶粒300和第二半導體晶粒400的設計來限定的，並且本發明的範圍並不受限於此。
在一些如第1圖所示的實施例中，TSV互連的第一 陣列的每個TSV互連310a具有兩個端子309a和311a。端子309a與半導體襯底302的背面308對齊，而端子311a靠近(或對齊)半導體襯底302的正面306。類似地，根據本發明的一些實施例，TSV互連的第二陣列的每個TSV互連310b具有兩個端子309b和311b。端子309b與半導體襯底302的背面308對齊，而端子311b靠近(或對齊)半導體襯底302的正面306。在一些如第1圖所示的實施例中，TSV互連的第一陣列的每個TSV互連310a的端子311a可以與互連結構318的第一層金屬圖案(M1)相連。而且，互連結構318分別對應于TSV互連的第一陣列的每個TSV互連310a。在一些如第1圖所示的實施例中，TSV互連的第二陣列的每個TSV互連310b的端子311b可以與互連結構322的第一層金屬圖案(M1)相連。而且，互連結構322分別對應于TSV互連的第二陣列的TSV互連310b。
在一些如第1圖所示的實施例中，導電凸塊334a、334b、336、338位於第一半導體晶粒300的互連結構318、320和324上並且與基底200相接觸。導電凸塊334a、334b、336、338可以通過在介電層層疊結構304上形成的再分配層(RDL)圖案與互連結構318、320、322和324耦接。導電凸塊334a設置為對應于TSV互連310a的第一陣列的陣列並且連接到相應的TSV互連310a上。而且，導電凸塊334b設置為對應於導電凸塊326b的第二陣列的陣列。
在一些如第1圖所示的實施例中，第二半導體晶粒400安裝在第一半導體晶粒300上。在一些實施例中，第二半導體晶粒400可以包括記憶體晶粒，例如，動態隨機存取記憶體 (DRAM)晶粒，所述第二半導體晶粒400上帶有一些襯墊402、404和406以傳輸其中的積體電路裝置和/或電路所產生的輸入/輸出、接地或功率信號。如第1圖所示，第二半導體晶粒400的襯墊402設置在陣列上，襯墊406也設置在另一個陣列上。襯墊402的陣列和襯墊406的陣列由間隔區域(對應於間隔區域346)相互分隔開以遵循針腳分配規則(例如JEDECWide I/O記憶體規格)。如第1圖所示，第一半導體晶粒300的TSV互連310a的第一陣列對應於襯墊402的陣列設置。而且，第一半導體晶粒300的TSV互連310b的第二陣列對應於襯墊406的陣列設置。第二半導體晶粒400的襯墊402通過設置在TSV互連310a的端子309a上的導電凸塊326a耦接到第一半導體晶粒300的TSV互連310a上。導電凸塊326a與第二半導體晶粒400的襯墊402以及第一半導體晶粒300的TSV互連310a相接觸。第二半導體晶粒400的襯墊406通過位於TSV互連310b的端子309b上的導電凸塊326b耦接到第一半導體晶粒300的TSV互連310b上。導電凸塊326b與第二半導體晶粒400的襯墊406以及第一半導體晶粒300的TSV互連310b相接觸。應該注意的是導電凸塊326a和326b的尺寸(例如寬度)設計為比導電凸塊334a、334b、336和338的尺寸(例如寬度)小。
第2圖是如第1圖所示的半導體封裝元件500的第一半導體晶粒300的仰視圖。第2圖示出了來自半導體襯底302背面308的TSV陣列區域的設置。為了描述TSV陣列區域344-A、344-B、344-C和344-D之間的耦合效果，此處沒有對TSV互連314和316進行描述。在一些實施例中，四個陣列區域，例 如TVS陣列區域344-A、344-B、344-C和344-D，設置在第一半導體晶粒300的半導體襯底302內。陣列區域344-A、344-B、344-C和344-D中的每一個提供位於其內部的TSV互連陣列(例如，如第1圖所示的TSV互連310a的第一陣列或TSV互連310b的第二陣列)。位於TSV陣列區域344-A、344-B、344-C和344-D內的TSV互連陣列用於將輸入/輸出(I/O)、接地或功率信號從記憶體晶粒(例如，第二半導體晶粒400)傳輸至基底200。而且，TSV陣列區域344-A、344-B、344-C和344-D由間隔區域346相互分隔開。在一些實施例中，間隔區域346是十字形的並且沿著相互垂直的方向410和420延伸。應該注意的是，TSV互連陣列的數量由安裝在其上的第一半導體晶粒300和第二半導體晶粒400的設計限定，並且本發明的範圍並不受限於此。相應地，間隔區域346可以具有對應於TSV陣列區域而設置的各種形狀，並且本發明的範圍並不受限於此。
如第2圖所示，到設置在TSV陣列區域344-A、344-B、344-C和344-D內的且靠近沿著方向410的間隔區域346的接地TSV信號互連的比例可以不同於到靠近沿著方向420的間隔區域346的接地TSV信號互連的比例。例如，為了遵循JEDECWide I/O記憶體規格，到靠近沿著方向410的間隔區域346的接地TSV信號互連的比例小於到靠近沿著方向420的間隔區域346的接地TSV信號互連的比例。因此，TSV陣列區域344-A和344-B之間的耦合效應可以不同於TSV陣列區域344-A和344-D之間(或TSV陣列區域344-A內部)的耦合效應。例如，TSV陣列區域344-A和344-B之間的耦合遠遠小於TSV陣列區域 344-A和344-D之間(或TSV陣列區域344-A內部)的耦合。
在一些如第1圖所示的實施例中，半導體封裝元件500的第一半導體晶粒300可以具有一個或多個接地TSV互連，例如，接地TSV互連314和/或316，其設置在間隔區域346內。接地TSV互連314和/或316設計為用於提供附加的接地通路以平衡沿著不同方向(例如，方向410和420)的多個TSV陣列區域(344-A至344-D)之間的耦合效應。在一些實施例中，接地TSV互連314具有與半導體襯底302的背面308對齊的第一端子313和與第一端子313相對的第二端子315。TSV接地結構314的第一端子313設計為耦接到第二半導體晶粒400的附加接地襯墊404上。在一些實施例中，第二半導體晶粒400的附加接地襯墊404也提供附加的接地通路以平衡襯墊(例如，襯墊402和406)的陣列區域之間的耦合效應。而且，接地TSV互連314的第二端子315設計為耦接到位於半導體襯底300的正面306上的附加互連結構324上。在一些實施例中，接地TSV互連314的第二端子315可以通過互連結構324耦接到輸入信號地線(Vss)。而且，互連結構324通過導電凸塊336耦接到基底200上。如第1圖所示，接地TSV互連314分別以第一距離A1和第二距離A2與TSV互連310a的第一陣列和TSV互連310b的第二陣列分隔開。在一些實施例中，第一距離A1和第二距離A2中至少一個設計為大於TSV互連310a第一陣列的節距P1或TSV互連310b第二陣列的節距P2。
如第1圖所示，接地TSV互連316具有與半導體襯底302的背面308對齊的第一端子317和與第一端子317相對的第 二端子319。在一些實施例中，導電層圖案342，例如再分配層(RDL)圖案342，設計為位於半導體襯底302的背面308上。導電層圖案342與接地TSV互連316的第一端子317相連，並且與TSV互連的第一陣列的接地TSV互連或第一半導體晶粒300的TSV互連的第二陣列相連。例如，如第1圖所示，導電層圖案342與接地TSV互連316的第一端子317和接地TSV互連的第一端子309b相連，所述第一端子309b屬於TSV互連310b的第二陣列。接地TSV互連316還可以通過位於屬於互連310b的第二陣列的接地TSV互連上的導電凸塊330耦接到第二半導體晶粒400的接地襯墊(襯墊406中的一個)上。在一些實施例中，接地TSV互連316的第二端子319可以通過位於半導體襯底300的正面306上的互連結構320耦接到輸入信號地線(Vss)上。而且，互連結構320通過導電凸塊338耦接到基底200上。如第1圖所示，接地TSV互連316分別以第一距離B1和第二距離B2與TSV互連310a的第一陣列和TSV互連310b的第二陣列分隔開。在一些實施例中，第一距離B1和第二距離B2中的至少一個設計為大於TSV互連310a第一陣列的節距P1或TSV互連310b第二陣列的節距P2。於是，第一半導體晶粒300的附加接地TSV互連314和/或316可以用於平衡沿著不同方向(例如，方向410和420)的第二半導體晶粒400的襯墊402和406的陣列之間的耦合效應。
第3A至3G圖是第2圖中的區域360的放大視圖，其示出了根據本發明一些實施例的在TSV陣列區域344-A至344-D之間的位於間隔區域346內的接地TSV互連的各種設 置。如圖3A至3G所示，元件G以TSV陣列區域344-A至344-D充當接地TSV互連。元件S/P以TSV陣列區域344-A至344-D充當信號或功率TSV互連。在一些實施例中，如圖3A所示，僅一個接地TSV互連414可以位於間隔區域346內。接地TSV互連414可以配置為靠近沿著方向420的部分用於平衡沿著不同方向(例如，方向410和420)的TSV陣列區域344-A至344-D之間的耦合效應。圖3B至3G示出了設置在間隔區域346內的雙接地TSV互連(接地TSV互連416a和416b)、四TSV互連(接地TSV互連418a至418b)、六TSV互連(接地TSV互連420a至420f)、八TSV互連(接地TSV互連422a1、422a2、422b1、422b2、42c1、42c2、422d1和422d2)、十TSV互連(接地TSV互連422a1、422a2、422b1、422b2、424c1、424c2、422d1、422d2、422e和422f)，和二十接地TSV互連(例如沿著420方向設置為一排的十個接地TSV互連426a和另一排十個接地TSV互連426b)。類似地，在圖3B至3G示出的接地TSV互連可以設置在間隔區域346內。接地TSV互連414可以配置為靠近沿著方向420的部分用於平衡沿著不同方向(例如，方向410和420)的TSV陣列區域344-A至344-D之間的耦合效應。
如第1圖至第3G圖所示的實施例提供了多種用於三維(3D)半導體封裝元件500的接地TSV互連設置。3D半導體封裝元件500包括第一半導體晶粒300，例如邏輯晶粒，其位於基底200上並且提供給第二半導體晶粒400，例如直接堆疊的DRAM晶粒。至少一個接地TSV互連314和/或316設計為位於用於使半導體晶粒300的TSV陣列區域344-A至344-D分隔開的間 隔區域內。附加接地TSV互連314和/或316設計為提供附加的接地通路用於平衡沿著不同方向(例如，方向410和420)的TSV陣列區域344-A至344-D之間的耦合效應。位於間隔區域346內的附加接地TSV互連具有第一端子和第二端子。第一端子和第二端子分別耦接到第二半導體晶粒400的接地襯墊和位於半導體襯底300的正面306上的互連結構上。在一些實施例中，第一端子與第一半導體晶粒300的背面對齊並且通過位於其上的導電凸塊耦接到第二半導體晶粒400的接地襯墊上。在一些其他的實施例中，與第一半導體晶粒300的背面對齊的第一端子通過導電層圖案342，例如再分配層(RDL)圖案，耦接到TSV互連310a第一陣列的至少一個接地TSV互連上或耦接到第一半導體晶粒300的TSV互連310b的第二陣列上。在一些實施例中，附加接地TSV互連的第二端子可以通過位於其上的互連結構耦接到輸入信號地線(Vss)上。於是，第一半導體晶粒300的附加接地TSV互連可以用於平衡沿著不同方向(例如，方向410和420)的第二半導體晶粒400的襯墊402和406陣列之間的耦合效應。
當通過舉例以及根據優選實施例對本發明進行描述時，其應被理解為本發明不受限於公開的實施例。相反，其適用於覆蓋多種變體和相似的設置(對本領域的技術人員是顯而易見的)。因此，附加的權利要求的範圍應當符合包括所有的這些變體和相似的設置的最寬泛的解釋。

Claims (18)

  1. 一種具有TSV互連的半導體封裝元件，其特徵在於，包括：安裝在基底上的第一半導體晶粒，所述第一半導體晶粒包括：半導體襯底；位於所述半導體襯底背面上的導電層圖案；通過所述半導體襯底形成的TSV互連的第一陣列和TSV互連的第二陣列，其中所述TSV互連的第一陣列和第二陣列被間隔區域分隔開；以及位於所述間隔區域內的第一接地TSV互連；以及安裝在所述第一半導體晶粒上的第二半導體晶粒，所述第二半導體晶粒具有接地襯墊，所述接地襯墊對應於所述TSV互連第一陣列或所述TSV互連第二陣列的第二接地TSV互連，其中所述第一半導體晶粒的所述第一接地TSV互連具有耦接到所述第二半導體晶粒的所述接地襯墊上的第一端子和耦接到位於所述半導體襯底正面的互連結構上的第二端子，以及其中所述導電層圖案與所述第一接地TSV互連和所述第二接地TSV互連的第一端子相連。
  2. 如申請範圍第1項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第一端子靠近與所述正面相對的所述半導體襯底的背面。
  3. 如申請範圍第1項所述的用TSV互連的半導體封裝元件，其 特徵在於，所述第二端子與所述半導體襯底的所述正面對齊。
  4. 如申請範圍第1項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第二端子與所述互連結構的第一層金屬圖案相連。
  5. 如申請範圍第1項所述的用TSV互連的半導體封裝元件，其特徵在於，所述間隔區域具有比所述TSV互連第一陣列的節距和所述TSV互連第二陣列的節距大的寬度。
  6. 如申請範圍第1項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第二端子耦接到輸入信號地線上。
  7. 如申請範圍第1項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第一半導體晶粒進一步包括：位於所述第一半導體晶粒上且與所述基底相連的導電凸塊的第一陣列和第二陣列，其中所述導電凸塊的第一陣列對應於所述TSV互連的第一陣列，所述導電凸塊的第二陣列對應於所述TSV互連的第二陣列。
  8. 如申請範圍第7項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第一半導體晶粒進一步包括：位於所述第一半導體晶粒上的所述間隔區域內且與所述基底相連的第一接地導電凸塊，其中所述第一接地導電凸塊耦接到所述第一接地TSV互連上。
  9. 一種具有TSV互連的半導體封裝元件，其特徵在於，包括：位於基底上的第一半導體晶粒，所述第一半導體晶粒包括：半導體襯底； 通過所述半導體襯底形成的TSV互連的第一陣列和TSV互連的第二陣列，其中所述TSV互連的第一陣列和第二陣列被間隔區域分隔開；和位於所述間隔區域內的第一接地TSV互連，耦接到位於所述半導體襯底正面的互連結構上；和位於所述半導體襯底背面的導電層圖案，與所述第一半導體晶粒的所述TSV互連的第一陣列或第二陣列的第一接地TSV互連和第二接地TSV互連相連。
  10. 如申請範圍第9項所述的用TSV互連的半導體封裝元件，其特徵在於，其進一步包括：安裝在所述第一半導體晶粒上的第二半導體晶粒，所述第二半導體晶粒上具有接地襯墊，其中所述第一半導體晶粒的所述導電層圖案耦接到所述第二半導體晶粒的所述接地襯墊上。
  11. 如申請範圍第9項所述的用TSV互連的半導體封裝元件，其特徵在於，所述間隔區域具有比所述TSV互連第一陣列的節距和所述TSV互連第二陣列的節距大的寬度。
  12. 如申請範圍第9項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第一半導體晶粒進一步包括：位於所述第一半導體晶粒上並且與所述基底相連的導電凸塊的第一陣列和第二陣列，其中所述導電凸塊的第一陣列對應於所述TSV互連的第一陣列，所述導電凸塊的第二陣列對應於所述TSV互連的第二陣列。
  13. 如申請範圍第12項所述的用TSV互連的半導體封裝元件，其 特徵在於，所述第一半導體晶粒進一步包括：位於所述第一半導體晶粒上的所述間隔區域內且與所述基底相連的第一接地對導電凸塊，其中所述第一接地導電凸塊耦接到所述第一接地TSV互連上。
  14. 一種具有TSV互連的半導體封裝元件，其特徵在於，包括：安裝在基底上的第一半導體晶粒，所述第一半導體晶粒包括：半導體襯底；通過所述半導體襯底形成的TSV互連的第一陣列和TSV互連的第二陣列，其中所述TSV互連的第一陣列和第二陣列被間隔區域分隔開；和位於所述間隔區域內的第一接地TSV互連，其中所述第一半導體晶粒的所述第一接地TSV互連具有耦接到所述第一半導體晶粒的所述TSV互連第一陣列或第二陣列的第二接地TSV互連上的第一端子和耦接到輸入信號地線上的第二端子，並且，其中所述第一接地TSV互連以第一距離與所述TSV互連的第一陣列分隔開，所述第一距離大於所述TSV互連第一陣列的節距。
  15. 如申請範圍第14項所述的帶有TSV互連的半導體封裝元件，其特徵在於，所述第一半導體晶粒進一步包括：位於所述半導體襯底背面上的導電層圖案，與所述第一接地TSV互連和所述第二接地TSV互連的第一端子相連。
  16. 如申請範圍第15項所述的用TSV互連的半導體封裝元件，其特徵在於，進一步包括： 安裝在所述第一半導體晶粒上的第二半導體晶粒，所述第二半導體晶粒上具有接地襯墊，其中所述第一半導體晶粒的所述導電層圖案耦接到所述第二半導體晶粒的接地襯墊上。
  17. 如申請範圍第14項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第一半導體晶粒進一步包括：位於所述第一半導體晶粒上並且與所述基底相連的導電凸塊的第一陣列和第二陣列，其中所述導電凸塊的第一陣列對應於所述TSV互連的第一陣列，所述導電凸塊的第二陣列對應於所述TSV互連的第二陣列。
  18. 如申請範圍第14項所述的用TSV互連的半導體封裝元件，其特徵在於，所述第一半導體晶粒進一步包括：位於所述第一半導體晶粒上的所述間隔區域內且與所述基底相連的第一接地導電凸塊，其中所述第一接地導電凸塊耦接到所述第一接地TSV互連上。
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